KR101001763B1 - 유전체 재료 내부로 개구부를 형성하는 방법 - Google Patents

유전체 재료 내부로 개구부를 형성하는 방법 Download PDF

Info

Publication number
KR101001763B1
KR101001763B1 KR1020087007290A KR20087007290A KR101001763B1 KR 101001763 B1 KR101001763 B1 KR 101001763B1 KR 1020087007290 A KR1020087007290 A KR 1020087007290A KR 20087007290 A KR20087007290 A KR 20087007290A KR 101001763 B1 KR101001763 B1 KR 101001763B1
Authority
KR
South Korea
Prior art keywords
delete delete
opening
electrically conductive
dielectric material
conductive material
Prior art date
Application number
KR1020087007290A
Other languages
English (en)
Other versions
KR20080049070A (ko
Inventor
토마스 엠. 그래팅거
존 케이. 자허락
셰인 제이. 트랩
토마스 아서 휘거라
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20080049070A publication Critical patent/KR20080049070A/ko
Application granted granted Critical
Publication of KR101001763B1 publication Critical patent/KR101001763B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 유전제 내부로 개구부를 형성하는 방법을 포함한다. 일 실시상태에서, 개구부는 유전체 재료를 통해 부분적으로 에칭되고, 상기 개구부는 유전체 재료의 최저 지점 및 마주보는 측벽을 포함한다. 개구부 내의 상기 마주보는 측벽의 적어도 각각의 부분은 전기적 도전성 재료로 라이닝 된다. 상기 개구부 내의 상기 각각의 부분 상부의 상기 전기적 도전성 재료에 의해, 상기 유전체 재료 내에 상기 개구부가 더 깊이 연장되도록 상기 개구부의 유전체 재료의 최저 지점으로, 그리고 최저 지점을 통하여 플라즈마 에칭이 실시된다. 다른 측면 및 실시상태가 예상될 수 있다.

Description

유전체 재료 내부로 개구부를 형성하는 방법{METHODS OF FORMING OPENINGS INTO DIELECTRIC MATERIAL}
본 발명은 유전체 재료 내부로 개구부를 형성하는 방법에 관한 것이다.
집적회로는 항상 더 작은 장치를 제조하려는 경향을 유지하면서, 일반적으로 반도체 기재 내에 또는 그 상부에 제조되고 있다. 커패시터(capacitor)는 집적회로, 예를 들어, DRAM 회로의 제조시에 통상 사용되는 일종의 구성요소이다. 전형적인 커패시터는 비도전성 유전체 영역에 의해 나눠지는 2개의 도전성 전극으로 구성된다. 집적회로의 밀도가 증가함에 따라, 일반적으로 커패시터 면적을 줄임에도 불구하고 충분히 높은 저장 용량을 유지하기 위한 도전이 계속되고 있다. 집적회로의 밀도의 증가는 일반적으로 커패시터의 수직 치수에 비해 수평 치수에 있어서 더 큰 감소를 초래해 왔다. 많은 예에서, 커패시터의 수직 치수가 증가되어 왔다.
커패시터를 형성하는 일 방법은, 초기에 절연 재료를 형성하고, 그 내부에 커패시터의 스토리지 노드 전극이 형성되도록 하는 것이다. 예를 들어, 개별의 커패시터에 대한 일련의 커패시터 전극 개구부는 일반적으로 상기 절연성 커패시터 전극-형성 재료 내에 제조되고, 전형적인 절연성 전극-형성 재료는 인 및 붕소 중의 하나 또는 양자로 도핑된 이산화규소이다. 상기 커패시터 전극 개구부는 일반적 으로 에칭에 의해 형성된다. 그러나, 상기 절연 재료 내에, 특히 상기 개구부가 깊은 경우에 상기 커패시터 전극 개구부를 에칭하는 것은 어려울 수 있다.
커패시터 개구부, 접촉 개구부나 기타 개구부 여부에 상관없이 유전체 재료 내에 개구부를 에칭하는 일 방법은 플라즈마 에칭을 포함한다. 이 경우, 충격 종(bombarding species)은 일반적으로 마스크 개구부를 통해 유전체 재료와 물리적 또는 화학적 상호작용 중의 하나 또는 둘 모두를 하는 전자를 일반적으로 포함하여 마스크 개구부의 패턴을 유전체 재료로 전사한다. 그러나, 어떤 경우, 특히 개구부의 깊이가 가장 좁은 폭의 20배 이상 되는 경우에서 연속적인 플라즈마 에칭은 현저하게 감소된 속도에서 이루어질 수 있거나, 또는 에칭 작용의 방향이 직각에서 기재방향으로 향하게 할 수 있다. 상기 현상은, 부분적으로, 에칭 종으로부터 양이온이 에칭되는 개구부의 최저 지점 내에 응집하는 것에 기인할 수 있다.
본 발명은 상기한 바와 같은 문제에 접근하면서 동기부여되었지만, 절대 그에 한정되는 것은 아니다. 본 발명은 해석적으로 또는 기타 제한적인 참조가 아닌 문자 그대로 표현되어 수반되는 청구항 및 균등론에 의해 한정될 뿐이다.
본 발명은 유전체 재료 내로 개구부를 형성하는 방법을 포함한다. 한 실시상태에 있어서, 개구부는 부분적으로 유전체 재료를 통해 에칭되고, 상기 개구부는 상기 유전체 재료의 최저 지점 및 마주보는 측벽을 포함한다. 상기 개구부 내의 마주보는 측벽의 적어도 각각의 부분은 전기적 도전성 재료로 라이닝된다. 상기 개구부 내의 상기 각각의 부분위의 전기적 도전성 재료로, 플라즈마 에칭이 개구부의 유전체 재료의 최저 지점으로 및 최저 지점을 통해 실시되어, 상기 개구부가 상기 유전체 재료 내에 더 깊이 연장된다.
본 발명의 일 실시상태에서, 유전체 재료 내에 개구부를 형성하는 방법은 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 것을 포함한다. 제1 에칭 중에, 상기 패턴화된 마스크 재료를 마스크로 사용하여 개구부가 유전체 재료 내에 부분적으로 에칭된다. 상기 개구부는 마주보는 측벽을 포함한다. 상기 제1 에칭 후, 상기 개구부에 적어도 인접한 기재로부터 상기 패턴화된 마스크 재료의 일부만이 제거된다. 상기 제거 후, 전기적 도전성 재료를 남아있는 패턴화된 마스크 재료 상부에 그리고 상기 개구부 내의 상기 마주보는 측벽의 적어도 각각의 부분 상부에 도포하였다. 상기 개구부 내의 각각의 부분 상의 상기 전기적 도전성 재료에 의해, 유전체 재료 내에 상기 개구부가 더 깊게 연장하기 위한 상기 유전체 재료의 제2 에칭이 실시되며, 여기서 상기 제2 에칭은 플라즈마 에칭을 포함한다.
본 발명의 일 실시상태에서, 유전체 재료 내에 개구부를 형성하는 방법은 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 것을 포함한다. 제1 에칭 중에, 상기 패턴화된 마스크 재료를 마스크로 사용하여 개구부가 유전체 재료내에 부분적으로 에칭된다. 상기 개구부는 최저 지점 및 마주보는 측벽을 포함한다. 상기 제1 에칭 후, 전기적 도전성 재료를 패턴화된 마스크 재료 상부에 그리고 상기 개구부 내의 상기 마주보는 측벽의 적어도 각각의 부분 및 개구부 최저 지점 상부에 도포하였다. 상기 도포 후, 상기 도전성 재료는 상기 개구부 최저 지점을 노출하기에 효과적으로 에칭된다. 상기 도전성 재료를 에칭한 후, 상기 개구부 내의 각각의 부분 상의 상기 전기적 도전성 재료에 의해, 유전체 재료 내에 상기 개구부가 더 깊게 연장하기 위한 상기 유전체 재료의 제2 에칭이 실시되며, 여기서 상기 제2 에칭은 플라즈마 에칭을 포함한다.
다른 측면 및 실시상태가 예시될 수 있다.
본 발명의 바람직한 구현예는 하기 수반되는 도면을 참조로 하여 이하에 기재된다.
도 1은 본 발명의 일면에 따른 공정 중에서 반도체 웨이퍼 단편의 개략적인 횡단면도이다.
도 2는 도 1로 표시되는 공정 후의 공정 지점에서의 도 1의 웨이퍼 단편을 나타낸 것이다.
도 3은 도 2로 표시되는 공정 후의 공정 지점에서의 도 2의 웨이퍼 단편을 나타낸 것이다.
도 4는 도 3으로 표시되는 공정 후의 공정 지점에서의 도 3의 웨이퍼 단편을 나타낸 것이다.
도 5는 도 4로 표시되는 공정 후의 공정 지점에서의 도 4의 웨이퍼 단편을 나타낸 것이다.
도 6은 도 5로 표시되는 공정 후의 공정 지점에서의 도 5의 웨이퍼 단편을 나타낸 것이다.
도 7은 도 6으로 표시되는 공정 후의 공정 지점에서의 도 6의 웨이퍼 단편을 나타낸 것이다.
도 8은 도 7로 표시되는 공정 후의 공정 지점에서의 도 7의 웨이퍼 단편을 나타낸 것이다.
도 9는 도 8로 표시되는 공정 후의 공정 지점에서의 도 8의 웨이퍼 단편을 나타낸 것이다.
도 10은 본 발명의 일면에 따른 공정 중에서 반도체 웨이퍼 단편의 개략적인 횡단면도이다.
도 11은 본 발명의 다른 일면에 따른 공정 중에서 반도체 웨이퍼 단편의 개략적인 횡단면도이다.
도 12는 본 발명의 또 다른 일면에 따른 가공 중에서 반도체 웨이퍼 단편의 개략적인 횡단면도이다.
도 13은 도 12로 표시되는 공정 후의 공정 지점에서의 도 12의 웨이퍼 단편을 나타낸 것이다.
도 14는 도 13으로 표시되는 공정 후의 공정 지점에서의 도 13의 웨이퍼 단편을 나타낸 것이다.
도 15는 도 14로 표시되는 공정 후의 공정 지점에서의 도 14의 웨이퍼 단편을 나타낸 것이다.
도 16은 본 발명의 일면에 따른 공정 중에서 반도체 웨이퍼 단편의 개략적인 횡단면도이다.
도 17은 본 발명의 예시적인 적용을 나타내는 컴퓨터의 개략도이다.
도 18은 도 17 컴퓨터의 마더보드(motherboard)의 특별한 특징을 보여주는 블록 다이어그램이다.
도 19는 본 발명의 예시적인 일면에 따른 전자 시스템의 고수준 블럭 다이어그램이다.
도 20은 본 발명의 일면에 따른 예시적인 전자 시스템의 단순화된 블럭 다이어그램이다.
미국 특허법 " 과학 및 유용한 기술의 발전을 촉진하기 위해"(제1조제8항)라는 입법 목적에 따라 본 발명의 본 명세서는 제출된다.
유전체 재료에 개구부를 형성하는 예시적인 바람직한 방법은 도 1 내지 15를 참조하여 기재된다. 도 1과 관련하여, 기재 단편은 일반적으로 참조번호 10으로 표시된다. 반도체 기재는 바람직하기는, 예를 들어, 그 상부에 수용된 유전체 재료(14)를 갖는 벌크(bulk) 단결정 규소 기재(12)를 포함한다. 본 명세서의 기재에 있어서, "반도체 기재" 또는 "반도전성 기재"라는 용어는, 한정하는 것은 아니지만, 반도전성 웨이퍼(단독 또는 그 상부에 다른 재료를 포함하는 조합) 및 반도전성 재료 층(단독 또는 다른 재료를 포함하는 조합)과 같은 벌크 반도전성 재료를 비롯한 반도전성 재료를 포함하는 임의의 구조체를 의미하는 것으로 정의된다. "기재"라는 용어는, 특별히 한정하는 것은 아니지만, 상기 반도전성 기재를 비롯한 임의의 지지 구조를 의미한다. 예시적인 재료(12)는 반도체 물성에 상관없는 다른 기재뿐만 아니라, 세미컨덕터-온-인슐레이터 기재도 생각될 수 있지만, 약간 도핑된 단결정성 규소를 포함한다. 예시적인 바람직한 재료(14)는 예를 들어 바람직하게는 15,000 내지 40,000 Å 의 두께인 보로포스포실리케이트 유리 (borophosphosilicate glass, BPSG)를 포함한다. 단지 예시로서, 다른 예시적인 재료(14)로는 탄소 도핑된 이산화규소, 질화규소, 탄화규소, 규소 산화질화물(silicon oxynitride), 산화알루미늄, 산화하프늄, 산화게르마늄, 포스포실리케이트 유리, 예를 들어, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate)의 분해에 의해 도포된 도핑되지 않은 이산화규소, 및 스핀-온-글래스(spin-on-glass)를 포함한다.
마스크 재료(16)는 기재(10)의 유전체 재료(14) 상부(over)에 수용된다. 바람직하게는 재료(14) 상에 형성되며, 본 기재에서 "상(on)"은 상기 재료와 적어도 일부의 직접적인 물리적 접촉을 의미한다. 마스크 재료(16)는 두께를 통하여 실질적으로 균일한 조성이거나, 아니면 상이한 조성물 재료의 둘 이상의 층을 포함할 수 있다. 도 1은 상이한 조성물 재료의 단지 두 층, 즉, 내층(18) 및 외층(20)으로 필수적으로 이루어지는 마스크 재료(16)를 도시하고 있다. 둘 중 하나의 층이 전기 도전성, 전기 절연성 또는 반도전성일 수 있다. 단지 예시로서, 층(18)을 위한 예시적인 바람직한 전기 절연성 재료로는 무정형 탄소를 포함하고, 예시적인 도전성 재료로는 도전성 있게 도핑된 폴리실리콘, 질화타이타늄, 알루미늄 및/또는 텅스텐을 포함한다. 층(20)은 바람직하게는, 포토 이미지 형성가능한 재료, 예를 들어, 포토레지스트를 포함한다. 층(18)의 예시적인 바람직한 두께 범위는 1,000 내지 20,000 Å 이고, 층(20)의 두께 범위는 1,000 내지 10,000 Å 이다.
도 2와 관련하여, 개구부(22)는 마스크 재료(16) 내에, 바람직하기는 완전히 그것을 통해 유전체 재료(14)에 형성되어 있다. 단지 예시로서, 그것은 본 발명의 특정 측면에 따라 상기 유전체 재료 내로 개구부를 형성하는 방법 중에 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 방법이다. 임의의 다른 종래 또는 지금까지 개발되어 온 기재의 유전체 재료의 상부에 패턴화된 마스크 재료를 형성하는 방법은, 포토리소그래피의 사용유무에 상관없이 물론 예상될 수 있다. 도 2의 구조체를 생산하는 전형적인 방법으로는, 처음에는 바람직한 단단한 마스크 재료(18)로 연장하고 나서, 포토레지스트 재료(20)에 비해 실질적으로 선택적으로 재료(18)를 에칭하여 개구부(22)를 형성하기 위한 바람직한 포토레지스트 층(20)을 광패턴화하는 것일 수 있다.
도 3과 관련하여, 개구부(24)는 패턴화된 마스크 재료(16)를 마스크로 사용하여 유전체 재료(14) 내로 부분적으로 에칭되어 있다. 그러나, 본 발명의 일면으로 마스크의 사용과 관계없이 유전체 재료(14)를 통해 개구부(24)를 부분적으로 에칭하는 것이 예시될 수 있다. 그럼에도 불구하고, 도 3의 개구부(24)를 형성하기 위한 바람직한 에칭의 방법은 플라즈마 에칭에 의한다. 재료(20)는 포토레지스트를 포함하고, 재료(18)는 무정형 탄소를 포함하고, 재료(14)는 BPSG를 포함하는 예시적인 바람직한 방법으로 플루오르화탄소 화합물(chemistry)을 사용하는 것이 포함되어 있다. C4F8, C4F6, O2 및 CF3(상기 화합물들의 조합을 포함하고, Ar 및 Xe 같은 불활성 가스 존재 또는 비존재 하)가 예시적인 화합물이다. 다중-주파수 매체 또는 고밀도 플라즈마, 평행판 및 RIE가 예시적인 반응기 유형이다. 일 예시적인 구현예에서, 유전체 재료(14) 내에 부분적으로 에칭되는 개구부(24)는 최저 지점(26) 및 마주보는 측벽(28)을 포함하는 것으로 생각될 수 있다. 최저 지점(26)은 일반적으로 수평하게 배향된 기재이고, 마주보는 측벽은 도시된 바와 같이 실질적으로 평행일 수 있다. 다른 예시로서, 최저 지점(26)은 곡면, 물결 및/또는 울퉁불퉁한 기저로 형성될 수 있다. 또 다른 예시로서, 마주보는 측벽(28)의 일부 또는 전부는 최저 지점(26)을 복수의 점 위치 또는 칼날-모서리 선형으로 형성하기 위하여 서로 각을 형성할 수 있다. 또 다른 예시로서, 마주보는 측벽(28)의 일부 또는 전부는 서로 서로 멀어지는 각을 형성할 수 있다.
그럼에도 불구하고, 일 실시상태에서, 그리고 본 발명의 동기가 된 배경기술에 기재된 문제를 극복하기 위해, 개구부(24)는 바람직하게는 예를 들어, 재료(14)의 에칭 방향 및 에칭 속도가 절충되지 않기 위해, 20:1 이하 또는 30:1 이하의 종횡비를 갖도록 에칭된다. 또한 바람직하게는, 부분적으로 에칭된 개구부(24)는 적어도 10:1의 종횡비, 더욱 바람직하게는 적어도 15:1의 종횡비를 갖는다. 단지 예시로서, 재료(14) 내에 부분적으로 에칭된 개구부(24)의 전형적인 깊이는 10,000 내지 20,000 Å 이고, 개구부(24)의 예시적인 최소 최외곽 폭은 500 내지 2,000 Å이다.
도 4와 관련하여, 패턴화된 마스크 재료(16)의 일부 및 단지 일부만이 개구부(24)와 적어도 인접한 기재(10)로부터 제거된다. 한 바람직한 실시상태에서, 개구부(24)와 적어도 인접한 기재(10)로부터 대부분의 마스크 재료(16)가 제거되고, 일 예시 및 도시화된 구현예에는 상이한 조성물 재료인 2층(18 및 20)의 외층(20) 전부가 제거된다. 재료(20)가 포토레지스트를 포함하는 예의 경우, 예시적인 바람직한 제거 방법은 산소 플라즈마 애싱(ashing)을 포함한다.
도 5와 관련하여, 전기적 도전성 재료(30)는 남아있는 패턴화된 마스크 재료(16) 상부에 그리고 개구부(24)의 마주보는 측벽(28)의 적어도 각각의 부분의 상부에 도포된다. 도시된 바람직한 구현예에서, 도전성 재료(30)는 전기적 도전성 재료로 마주보는 측벽(28) 전부를 라이닝 하거나, 또는 그 상부에 수용되고, 일 실시상태에서 개구부 최저 지점(26)의 상부에 또한 수용될 수 있다. 상기한 바는 전기적 도전성 재료로 개구부(24) 내의 마주보는 측벽(28)의 적어도 각각의 부분을 라이닝하는 단지 하나의 예시적인 바람직한 구현예를 제공하는 것으로, 패턴화된 마스크 재료의 사용유무에 상관 없고, 그리고 사용한다면 도전성 재료(30)를 도포하기 전에 상기 마스크 재료가 전혀 제거되지 않거나 일부 또는 전부가 제거되는 것과 상관없다. 단지 예시로서, 예시적인 바람직한 도전성 재료에는 질화타이타늄, 알루미늄, 텅스텐 및 도전성있게 도핑된 폴리실리콘이 포함된다.
바람직한 일 실시 상태에서, 전기적 도전성 재료(30)는 마주보는 측벽 부분(28) 상부의 측면 두께 "A"가 재료(30)의 도포 이전의 재료(14) 내의 개구부(24)의 최외곽 부분의 최소 개방 치수의 0.1% 내지 40%, 더욱 바람직하게는 상기 최소 개방 치수의 3% 내지 10 %를 갖는다. 바람직한 다른 일 실시 상태에서, 전기적 도전성 재료(30)는 마주보는 측벽 부분(28) 상부에 100Å 이하의 측면 두께 "A"를 갖는다.
도 6과 관련하여, 단지 예시적인 바람직한 일 구현예에서, 도전성 재료(30)가 유전체 재료(14)의 개구부 최저 지점(26)을 노출하기에 효과적으로 에칭되어 있다. 재료(30)가 도전성 있게 도핑된 폴리실리콘 또는 질화티타늄을 포함하고, 마스크 재료(18)는 무정형 탄소를 포함하며 유전체 재료(14)가 BPSG를 포함하는 예시적인 바람직한 에칭 화합물에는 염소(Cl2) 및 헬륨이 포함된다.
도 7과 관련하여, 개구부(24) 내의 마주보는 측벽(28)의 각각의 부분의 상부에 수용된 전기적 도전성 재료(30)로, 유전체 재료(14)는 개구부(24)가 유전체 재료(14)내에 더 깊이 연장되도록 에칭되고, 상기 에칭은 플라즈마 에칭을 포함하며, 예를 들어 플라즈마 에칭은 상기한 바와 같다. 도 4의 에칭은 재료(14)의 제1 에칭으로 간주되는 반면, 도 7의 재료(14)의 에칭은 제2 에칭으로 간주될 수 있다. 그러나, 본 명세서의 문맥에서 "제1" 및 "제2" 사용은 서로에 대하여 상대적인 각각의 에칭의 일시적 관계를 나타내고, 재료(14)의 개구부의 반드시 첫번째 또는 두번째 에칭(또는 그 반대)은 아니다. 그럼에도 불구하고, 단지 예시로서, 도전성 재료(30)는 재료(14) 내에 개구부(24)를 더 깊이 연장시키는 플라즈마 에칭 방법에서 에칭 종의 양이온에 도전성 흐름경로를 제공하여 개구부의 외부로 흐르게 하고, 이로 인해 에칭 속도의 감소 또는 에칭 방향에 있어서 변화를 감소 또는 방지할 수 있도록 기능할 수 있다.
도전성 재료(30)는 도 7의 플라즈마 에칭 후, 연장된 개구부로부터 제거될 수 있거나, 또는 최종 집적 회로 구조물의 일부로서 남을 수 있다. 예를 들어, 단지 예로서, 도 8은 각각의 측벽 부분(28)을 라이닝하는 전기적 도전성 재료(30) 상부의 개구부(24) 내에 추가의 전기적 도전성 재료(34)의 도포를 도시한 것이다. 이러한 추가적인 도전성 재료(34)는 전기적 도전성 재료(30)의 조성과 동일한 조성일 수 있거나, 또는 상이한 조성일 수도 있다. 또한, 재료(34)는 절연성 또는 반도전성일 수 있고, 따라서 또 다른(상이한 조성) 재료일 수 있다. 재료(34)가 도전성인 일 실시상태에 있어서, 재료(30 및 34)의 적어도 부분이 집적 회로의 궁극적인 제조에 사용될 수 있고, 따라서 그것의 도전성 성분을 제공할 수 있다. 예를 들어, 단지 예로서, 도 8의 기재는 층(18)의 외부로 재료(34)를 제거하기 위해 연마될 수 있고 또는 다른 방법으로, 유전체 재료(14) 방향으로 연마되고), 따라서 유전체 재료(14)에 대하여 콘테이너 커패시터 스토리지 노드, 예를 들어 DRAM 회로를 형성한다. 도 9는 상기한 바를 도시하고, 재료(30 및 34)를 이용하여 연장된 개구부(24) 내에 적어도 부분적으로 수용된 커패시터 전극을 형성하여 커패시터를 형성하는, 그 다음 커패시터 유전체 층(31) 및 외부 커패시터 전극(33)의 제조를 나타낸다. 다른 방법으로, 단지 예시로서, 재료(34)는 개구부(24)의 나머지 부피를 완전히 충진하기에 적합한 두께로 도포될 수도 있다.
도 7은 또한, 바람직한 예시적인 일 구현예에서, 도시된 제2 에칭 후 적어도 일부의 마스크 재료(16)가 기재(10) 상부에 남아있는 것을 도시하고 있다. 상기 예시된 남아있는 재료(16)는(예를 들어 층(18)) 도 7의 제2 에칭 후 기재(10)로부터 완전히 제거될 수 있거나, 제조된 최종 집적회로의 도전성, 반도전성 또는 유전체 부분으로 잔류할 수 있다. 다른 예시로서, 유전체 재료(14) 내에 개구부(24)가 더 연장되도록 하는 에칭의 실시 중에 남아있는 마스크 재료(16) 전부가 완전히 에칭될 수 있다.
예시로서, 도 10은 다른 예시적인 구현예로 기재 단편(10a)을 도시하고 있다. 접미사 "a"로 표시되는 차이가 있지만 적당한 곳에 첫번째로 기재된 구현예와 유사한 번호가 사용되고 있다. 도 10은 유전체 재료(14) 내에 개구부(24)의 연장에 상응하는 또는 에칭 후 제거되는 마스크 재료(16)(나타내지 않음) 전부가 제거되는 것을 도시하고 있다. 이로 인해, 예시 재료(34a)는 유전체 재료(14)의 최외곽 표면상부에 수용되는 것으로 나타내어진다.
또한, 예시로서, 도 11은 또 다른 예시적인 대체 구현예로서 기재 단편(10b)을 예시하고 있다. 접미사 "b"로 표시되는 차이가 있지만 적당한 곳에 첫번째로 기재된 구현예와 유사한 번호가 사용되고 있다. 도 11은 도 10의 구조물과 유사하지만, 도전성 재료(30)(도시하지 않음)가 제2 에칭 후 그리고 예시적인 재료(34b)의 도포 이전에 제거되어 있다.
상기한 예시적인 바람직한 구현예는 개구부(24)를 유전체 재료(14)를 통해 완전히 연장시키는 도 7의 플라즈마 에칭을 도시하고 있다. 그러나, 본 발명의 일면은 이에 한정되지 않고, 예를 들어, 차후 에칭 단계의 전조로서 또는 완전히 유전체 재료를 통한 연장없이 유전체 재료(14) 내에 회로 구성성분(component)의 제조시에, 유전체 재료(14) 내에 개구부를 단지 부분적으로 더 깊이 연장하는 것이 바람직하다.
예를 들어, 도 12는 다른 예시적인 기재 단편(10c)을 예시하고 있다. 접미사 "c"로 표시되는 차이가 있지만 적당한 곳에 첫번째로 기재된 구현예와 유사한 번호가 사용되고 있다. 도 12는 개구부(24c)가 유전체 재료(14)를 통해 완전히 에칭되지 않는 것으로 도시하고 있다는 점에서 도 7과 상이하다. 따라서, 도전성, 반도전성 및/또는 절연성 구조/성분(component)이 기재(12)의 어느 부분과 도전성 접촉을 할 필요없이 개구부(24c) 내에 형성될 수 있다.
또한, 그럼에도 불구하고, 상기한 바와 같은 공정이 반복될 수 있다. 예를 들어, 도 13은 연장된 개구부(24c)의 측벽의 최저 부분을 전기적 도전성 재료(34c)로 라이닝하는 것이 도시되어 있다. 도 14 및 도 15는 유전체 재료(14) 내에 개구부(24c)를 더 깊이 더욱 연장하기 위한 차후의 유전체 재료(14)의 플라즈마 에칭을 도시하고 있고, 여기서, 유전체 재료(14)를 통해 상기 개구부를 다시 완전히 연장하거나, 연장하지 않을 수 있다. 따라서, 상기 공정은 두 단계 이상의 에칭으로 유전체 재료 내에 개구부를 에칭하는데 있어서 원한다면 부분적으로 또는 전체적으로 반복될 수 있다.
본 발명의 일면으로서, 임의의 회로 또는 서브-회로를 포함할 수 있는 집적 회로의 제조를 포함한다. 또한, 메모리 회로, 예를 들어 DRAM 회로가 예시적으로 포함될 수 있다. 예를 들어, 도 16은 DRAM 메로리 셀에 포함되는 전계 효과 트랜지스터(70)를 도시하고 있다. 구체적으로, 트랜지스터(70)는 그 사이에서 작동되도록 수용된 게이트 구조물(75)을 갖는, 마주보는 소스/드레인 영역(72 및 74)을 포함하는 것으로 도시되어 있다. 게이트 구조물(75)은 전기적 도전성 부분(78), 게이트 유전체(80), 절연성 캡(82) 및 절연성 측벽 스페이서(84)를 포함하는 것으로 도시 되어 있다. 전계 효과 트랜지스터 구조물(70)은 물론 예시일 뿐이고, 임의의 다른 구조물(존재하거나 또는 지금까지 개발된), 예를 들어, 수직 및/또는 오목한 구조물이 예상될 수 있다. 소스/드레인 영역(72)은 스토리지 장치(150)와 전기적으로 연결되고, 소스/드레인 영역(74)은 비트라인(bitline, 152)과 전기적으로 연결되어 있다. 게이트 구조물(75)의 전기적 도전성 부분(78)은 게이트 컨트롤 콘택트(153)와 전기적으로 연결되어 있다. 스토리지 장치(150)는 예를 들어, 커패시터를 포함한 임의의 적합한 장치 및 상기한 콘테이너 커패시터 스토리지 노드를 포함하는 것도 포함할 수 있다. 비트라인(152)은 임의의 적합한 구조물을 포함할 수 있다. 전계 효과 트랜지스터는 집적 회로, 예를 들어 상기한 DRAM 집적회로의 일부로 간주될 수 있다.
도 17은, 한정하는 것은 아니고 단지 예시로서, 본 발명의 일 면에 따른 컴퓨터 시스템(400)의 구현예를 일반적으로 예시한 것이다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 단위, 및 적어도 하나의 메모리 장치(408)를 수반할 수 있다. 메모리 장치(408)는 예를 들어, 하나 이상의 워드라인, 비트라인 및 DRAM 단위 셀을 포함하여 상기한 본 발명의 다양한 면을 포함할 수 있다. 메모리 장치(408)는 일 군(array)의 메모리 셀을 포함할 수 있고, 상기 일 군은 그 군의 개별적인 메모리 셀에 접근하기 위한 어드레스(address) 회로와 연결될 수 있다. 또한, 메모리 셀 군은 메모리 셀로부터 데이터를 해독하기 위한 해독 회로와 연결될 수 있다. 상기 어드레스 및 해독 회로는 메모리 장치(408) 및 프로세서(406) 사이에 정보를 운반하는데 사용될 수 있다. 상기한 바는 도 18에 나타낸 마더보드(404)의 블록 다이어그램내에 예시되어 있다. 상기 블록 다이어그램에서, 어드레스 회로는 410으로 해독 회로는 412로 예시되어 있다.
본 발명의 구체적인 일면에서, 메모리 장치(408)는 메모리 모듈에 해당할 수 있다. 예를 들어, 단일 인-라인 메모리 모듈(SIMMs) 및 이중 인-라인 메모리 모듈(DIMMs)이 본 발명이 시사한 바를 사용한 실시상태에서 사용될 수 있다. 메모리 장치는 장치의 메모리 셀로부터 해독하고 메모리 셀에 쓰는 다른 방법을 제공하는 다양한 임의의 디자인에 혼입될 수 있다. 상기 방법 중의 하나가 페이지 모드 작동이다. DRAM에서 페이지 모드 작동은 메모리 셀 군의 행에 접근하는 방법 및 셀 군의 상이한 칼럼(column)에 무작위로 접근하는 방법으로 정의된다. 로우(row) 및 칼럼의 교차점에 저장된 데이터는 칼럼에 접근되는 동안 해독 및 출력될 수 있다.
다른 유형의 장치로 메모리 군 어드레스에 저장된 데이터를, 접근된 칼럼이 폐쇠된 후 출력으로서 얻을 수 있게 하는 확장된 데이터 출력(extended data output, EDO) 메모리가 있다. 상기 메모리는 메모리 출력 데이터가 메모리 버스(bus) 상에서 얻어질 수 있는 시간의 감소 없이 더 짧은 접근 신호를 허용함에 의해 일정 통신 속도를 증가시킬 수 있다. 기타 다른 유형의 장치로는 예시적으로 SDRAM, DDR SDRAM, SLDRAM, VRAM 및 Direct RDRAM 뿐만 아니라, SRAM 또는 플래시 메모리 같은 기타의 것들을 포함한다.
도 19는 본 발명의 예시적인 전자 시스템(700)의 다양한 구현예의 고수준 구 조의 단순화된 블록 다이어그램을 예시한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 공정 제어 시스템 또는 프로세서 및 관련 메모리를 채용할 수 있는 기타 다른 시스템에 해당할 수 있다. 전자 시스템(700)은 프로세서 또는 산술/논리 단위(ALU, 702), 제어 유닛(704), 메모리 장치 유닛(706) 및 입력/출력(I/O) 장치(708)를 포함하는 기능적 요소를 갖는다. 일반적으로, 전자 시스템(700)은 프로세서(702)에 의한, 그리고 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치(708)간의 상호 작용에 의한 데이터 상에서 작업이 수행되도록 구체화하는 내재된 일련의 명령을 갖는다. 제어 유닛(704)은 프로세서(702), 메모리 장치(706) 및 I/O 장치(708)의 모든 조작을, 명령어를 메모리 장치(706)로부터 가져와서 실행하도록 하는 일련의 조작을 통한 연속적인 순환에 의해 조정한다. 다양한 구현예에서, 메모리 장치(706)는, 한정되는 것은 아니지만, 랜덤 억세스 메모리(random access memory, RAM) 장치, 리드-온리 메모리(read-only memory, ROM) 장치 및 플로피 디스크 장치와 콤팩트 디스크 CD-ROM 드라이브 같은 주변 장치를 포함한다. 당 기술분야의 통상적인 기술자는 본 명세서에 개시된 바를 읽고 이해하면 임의의 예시된 전기적 구성성분이 본 발명의 다양한 측면에 부합하는 DRAM 셀, 워드라인 및 비트라인을 포함하도록 제조될 수 있다는 것을 이해할 것이다.
도 20은 본 발명의 예시적인 전자 시스템(800)의 다양한 구현예의 고수준 구조의 단순화된 블록 다이어그램을 예시한다. 상기 시스템(800)은 일군의 메모리 셀(804), 어드레스 디코더(806), 로우 접근 회로(808), 칼럼 접근 회로(810), 작업 제어용 판독/기입 조절 회로(812) 및 입력/출력 회로(814)를 갖는 메모리 장 치(802)를 포함한다. 메모리 장치(802)는 파워 회로(816), 및 메모리 셀이 저한계(low-threshold) 실행 상태 또는 고한계(high-threshold) 실행 상태에 있는지를 결정하는 전류 센서와 같은 센서(820)를 추가로 포함한다. 상기 예시된 파워 회로(816)는 전력 공급 회로(880), 기준 전압을 제공하는 회로(882), 제1 워드라인에 펄스를 제공하는 회로(884), 제2 워드라인에 펄스를 제공하는 회로(886) 및 비트라인에 펄스를 제공하는 회로(888)를 포함한다. 시스템(800)은 또한 프로세서(822) 또는 메모리 접근용 메모리 콘트롤러를 포함한다.
메모리 장치(802)는 배선 또는 금속화 선을 통해 프로세서(822)로부터 콘트롤 신호(824)를 받는다. 메모리 장치(802)는 I/O 라인을 경유하여 접근된 데이터를 저장하는 데 사용된다. 추가적인 회로 및 콘트롤 신호가 제공될 수 있고, 메모리 장치(802)는 본 발명에 초점을 맞추기 위해 단순화 될 수 있다는 것을 기술분야의 숙련된 사람들은 이해할 수 있을 것이다. 적어도 하나의 프로세서(822) 또는 메모리 장치(802)가 본 명세서에 앞서 기재된 유형의 DRAM 셀을 포함할 수 있다.
본 명세서에 기재된 상기 다양한 예시된 시스템은 본 발명의 회로 및 구조에 대한 다양한 적용의 일반적 이해를 제공하는 것이고, 본 발명의 일면에 따른 메모리 셀을 사용한 전자 시스템의 모든 구성요소 및 특징에 대한 완성된 개시로 제공하고자 의도하는 것은 아니다. 기술분야의 당업자는 프로세서 및 메모리 장치 간의 통신 시간을 감소시키기 위해, 다양한 전자 시스템이 단일-패키지 처리 단위 또는 심지어 단일 반도체 칩 상에서 제조될 수 있다는 것을 이해할 것이다.
메모리 셀, 워드라인 및 비트라인에 대한 적용에는 메모리 모듈, 장치 드라 이버, 파워 모듈, 통신 모뎀, 프로세서 모듈 및 적용-특화 모듈에서 사용하기 위한 전자 시스템을 포함할 수 있고, 다층, 멀티칩 모듈을 포함할 수 있다. 상기 회로는 또한 시계, 텔레비젼, 핸드폰, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 비행기 및 기타 다양한 전자 시스템의 서브컴포넌트(subcomponent)일 수 있다.
규칙에 따라, 본 발명은 구조적 및 방법적 특징에 대해 다소 구체적인 언어로 기재되었다. 그러나, 본 발명에 개시된 수단은 본 발명을 실시하기 위한 바람직한 형태이므로, 본 발명은 예시하고 개시된 구체적인 특징에 한정되지 않는다는 것이 이해될 것이다. 따라서, 본 발명은 균등론에 따라 적절하게 해석되는 첨부된 청구범위 내에서 그 형태 또는 응용을 주장할 수 있다.

Claims (65)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 단계로서, 여기서 상기 마스크 재료는 상이한 조성물 재료인 외층 및 내층을 포함하는 것인 단계;
    상기 패턴화된 마스크 재료를 마스크로 사용하여 상기 유전체 재료 내부로 개구부를 부분적으로 제1 에칭하는 단계로서, 여기서 상기 개구부는 마주보는 측벽을 포함하는 것인 단계;
    상기 제1 에칭 후, 상기 개구부와 적어도 인접한 상기 내층의 적어도 일부를 남겨두고 상기 외층 전부를 제거하는 단계;
    상기 제거 후, 상기 내층의 남아 있는 부분 상부에 그리고 상기 개구부 내부의 상기 마주보는 측벽의 적어도 각각의 부분 상부에 그리고 상기 개구부를 덜 채우도록 전기적 도전성 재료를 도포하는 단계;
    상기 전기적 도전성 재료가 상기 개구부 내의 상기 마주보는 측벽의 상기 각각의 부분 상에 있으며 그리고 상기 개구부를 덜 채우고, 상기 유전체 재료 내부로 상기 개구부가 더 깊게 연장되도록 상기 유전체 재료를 제2 에칭하는 단계로서, 여기서 상기 제2 에칭은 플라즈마 에칭을 포함하는 것인 단계; 및
    상기 플라즈마 에칭 후 상기 개구부 내 상기 각각의 측벽 부분을 라이닝한 전기적 도전성 재료 상부에 또 다른 재료를 도포하는 단계로서, 집적 회로를 형성하는 단계를 포함하며, 상기 또 다른 재료 및 상기 각각의 측벽 부분을 라이닝한 상기 전기적 도전성 재료는 상기 집적회로의 부분을 포함하는 것인 단계를 포함하는 유전체 재료 내부로 개구부를 형성하는 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 단계로서, 여기서 상기 마스크 재료는 상이한 조성물 재료인 외층 및 내층을 포함하는 것인 단계;
    상기 패턴화된 마스크 재료를 마스크로 사용하여 상기 유전체 재료 내부로 개구부를 부분적으로 제1 에칭하는 단계로서, 여기서 상기 개구부는 마주보는 측벽을 포함하는 것인 단계;
    상기 제1 에칭 후, 상기 개구부와 적어도 인접한 상기 내층의 적어도 일부를 남겨두고 상기 외층 전부를 제거하는 단계;
    상기 제거 후, 상기 내층의 남아 있는 부분 상부에 그리고 상기 개구부 내부의 상기 마주보는 측벽의 적어도 각각의 부분 상부에 그리고 상기 개구부를 덜 채우도록 전기적 도전성 재료를 도포하는 단계;
    상기 전기적 도전성 재료가 상기 개구부 내의 상기 마주보는 측벽의 상기 각각의 부분 상에 있으며 그리고 상기 개구부를 덜 채우고, 상기 유전체 재료 내부로 상기 개구부가 더 깊게 연장되도록 상기 유전체 재료를 제2 에칭하는 단계로서, 여기서 상기 제2 에칭은 플라즈마 에칭을 포함하는 것인 단계; 및
    상기 제2 에칭 후 상기 개구부 내 상기 각각의 측벽 부분 상부에 수용된 전기적 도전성 재료 상부에 추가적인 전기적 도전성 재료를 도포하는 단계로서, 집적 회로를 형성하는 단계를 포함하며, 상기 추가적인 전기적 도전성 재료 및 상기 각각의 측벽 부분 상부에 수용된 상기 전기적 도전성 재료는 상기 집적회로의 부분을 포함하는 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  35. 청구항 34에 있어서, 상기 추가적인 전기적 도전성 재료는 상기 각각의 측벽 부분 상부에 수용된 전기적 도전성 재료와 동일한 조성인 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  36. 청구항 34에 있어서, 상기 추가적인 전기적 도전성 재료는 상기 각각의 측벽 부분 상부에 수용된 전기적 도전성 재료와 상이한 조성인 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  37. 청구항 34에 있어서, 상기 추가적인 전기적 도전성 재료 및 상기 각각의 측벽 부분을 라이닝한 상기 전기적 도전성 재료를, 상기 연장된 개구부 내에 적어도 부분적으로 수용된 커패시터 전극 내부로 형성하는 것을 포함하는 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  38. 삭제
  39. 기재의 유전체 재료 상부에 패턴화된 마스크 재료를 형성하는 단계로서, 여기서 상기 마스크 재료는 상이한 조성물 재료인 외층 및 내층을 포함하는 것인 단계;
    상기 패턴화된 마스크 재료를 마스크로 사용하여 상기 유전체 재료 내부로 개구부를 부분적으로 제1 에칭하는 단계로서, 여기서 상기 개구부는 마주보는 측벽을 포함하는 것인 단계;
    상기 제1 에칭 후, 상기 개구부와 적어도 인접한 상기 내층의 적어도 일부를 남겨두고 상기 외층 전부를 제거하는 단계;
    상기 제거 후, 상기 내층의 남아 있는 부분 상부에 그리고 상기 개구부 내부의 상기 마주보는 측벽의 적어도 각각의 부분 상부에 그리고 상기 개구부를 덜 채우도록 전기적 도전성 재료를 도포하는 단계;
    상기 전기적 도전성 재료가 상기 개구부 내의 상기 마주보는 측벽의 상기 각각의 부분 상에 있으며 그리고 상기 개구부를 덜 채우고, 상기 유전체 재료 내부로 상기 개구부가 더 깊게 연장되도록 상기 유전체 재료를 제2 에칭하는 단계로서, 여기서 상기 제2 에칭은 플라즈마 에칭을 포함하고, 상기 제2 에칭은 상기 유전체 재료를 완전히 통해 상기 개구부가 연장되도록 하지 않는 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  40. 청구항 39에 있어서, 상기 제2 에칭 후, 상기 연장된 개구부 측벽의 최저 부분을 전기적 도전성 재료로 라이닝하고, 그 다음에 상기 유전체 재료 내에 상기 개구부가 더 깊이 추가로 연장되도록 상기 유전체 재료를 플라즈마 에칭하는 것을 포함하는 것을 특징으로 하는 유전체 재료 내부로 개구부를 형성하는 방법.
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
KR1020087007290A 2005-09-01 2006-08-24 유전체 재료 내부로 개구부를 형성하는 방법 KR101001763B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/217,905 US7419913B2 (en) 2005-09-01 2005-09-01 Methods of forming openings into dielectric material
US11/217,905 2005-09-01

Publications (2)

Publication Number Publication Date
KR20080049070A KR20080049070A (ko) 2008-06-03
KR101001763B1 true KR101001763B1 (ko) 2010-12-15

Family

ID=37719328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087007290A KR101001763B1 (ko) 2005-09-01 2006-08-24 유전체 재료 내부로 개구부를 형성하는 방법

Country Status (6)

Country Link
US (1) US7419913B2 (ko)
EP (1) EP1920457A2 (ko)
KR (1) KR101001763B1 (ko)
CN (1) CN101366102B (ko)
TW (1) TWI323914B (ko)
WO (1) WO2007030332A2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7419913B2 (en) 2005-09-01 2008-09-02 Micron Technology, Inc. Methods of forming openings into dielectric material
KR100865709B1 (ko) * 2007-06-27 2008-10-29 주식회사 하이닉스반도체 원통형 전하저장전극을 구비하는 캐패시터 제조 방법
DE102007035832B4 (de) * 2007-07-31 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines SOI-Halbleiterbauelements und Halbleiterbauelement mit Grabenkondensator
KR101559777B1 (ko) * 2008-11-28 2015-10-13 엘지전자 주식회사 이동 단말기 및 이것의 방송 제어 방법
US9105697B2 (en) * 2013-12-11 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Trench formation using rounded hard mask
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
CN112928070B (zh) * 2021-03-19 2023-06-06 长鑫存储技术有限公司 存储器的制作方法及存储器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US6358837B1 (en) * 1998-03-31 2002-03-19 Lsi Logic Corporation Method of electrically connecting and isolating components with vertical elements extending between interconnect layers in an integrated circuit
CN1241805A (zh) * 1998-07-13 2000-01-19 日本电气株式会社 半导体器件及其制造方法
US6258707B1 (en) 1999-01-07 2001-07-10 International Business Machines Corporation Triple damascence tungsten-copper interconnect structure
DE19935130C1 (de) * 1999-07-27 2001-02-22 Siemens Ag Verfahren zur Herstellung eines Kontaktloches für ein Halbleiterspeicherbauelement
US6730609B2 (en) 2001-10-09 2004-05-04 Micron Technology, Inc. Etch aided by electrically shorting upper and lower sidewall portions during the formation of a semiconductor device
EP1306894A1 (en) 2001-10-19 2003-05-02 Infineon Technologies AG A method of forming a silicon dioxide layer on a curved Si surface
US6969685B1 (en) * 2002-09-18 2005-11-29 Lam Research Corporation Etching a dielectric layer in an integrated circuit structure having a metal hard mask layer
US7074727B2 (en) * 2003-07-09 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving dielectric properties in low-k organosilicate dielectric material
US6933192B1 (en) 2004-05-07 2005-08-23 International Business Machines Corporation Method for fabricating a trench having a buried dielectric collar
US7419913B2 (en) 2005-09-01 2008-09-02 Micron Technology, Inc. Methods of forming openings into dielectric material

Also Published As

Publication number Publication date
CN101366102A (zh) 2009-02-11
US7419913B2 (en) 2008-09-02
WO2007030332A3 (en) 2007-04-26
WO2007030332A2 (en) 2007-03-15
TW200715399A (en) 2007-04-16
EP1920457A2 (en) 2008-05-14
TWI323914B (en) 2010-04-21
US20070049037A1 (en) 2007-03-01
CN101366102B (zh) 2010-10-06
KR20080049070A (ko) 2008-06-03

Similar Documents

Publication Publication Date Title
US7573088B2 (en) DRAM array and electronic system
KR101001763B1 (ko) 유전체 재료 내부로 개구부를 형성하는 방법
US7341909B2 (en) Methods of forming semiconductor constructions
US7736987B2 (en) Methods of forming semiconductor constructions
US7153778B2 (en) Methods of forming openings, and methods of forming container capacitors
US20160064480A1 (en) Semiconductor Constructions, Memory Arrays and Electronic Systems
US7857982B2 (en) Methods of etching features into substrates
US8470716B2 (en) Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material
US11557677B2 (en) Integrated circuit device and method of manufacturing the same
US7635623B2 (en) Methods of forming capacitors
JP2008502148A (ja) ゲート型電界効果デバイス及びその製法
KR20080032644A (ko) 상이한 절연성 측벽 스페이서들을 갖는 메모리 회로의 형성방법
JP2006203206A (ja) 半導体メモリ装置
US11469103B2 (en) Semiconductor structure formation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20191128

Year of fee payment: 10