KR100998545B1 - 고속 멀티-스트림 ｍｐｅｇ 프로세서를 제공하는 방법 및시스템 - Google Patents

고속 멀티-스트림 ｍｐｅｇ 프로세서를 제공하는 방법 및시스템 Download PDF

Info

Publication number
KR100998545B1
KR100998545B1 KR1020067000413A KR20067000413A KR100998545B1 KR 100998545 B1 KR100998545 B1 KR 100998545B1 KR 1020067000413 A KR1020067000413 A KR 1020067000413A KR 20067000413 A KR20067000413 A KR 20067000413A KR 100998545 B1 KR100998545 B1 KR 100998545B1
Authority
KR
South Korea
Prior art keywords
chip memory
frame
data
related information
processing module
Prior art date
Application number
KR1020067000413A
Other languages
English (en)
Other versions
KR20060036082A (ko
Inventor
웨이민 장
빈판 리우
종퀴앙 왕
Original Assignee
브로드로직 네트워크 테크놀로지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브로드로직 네트워크 테크놀로지스, 인크. filed Critical 브로드로직 네트워크 테크놀로지스, 인크.
Publication of KR20060036082A publication Critical patent/KR20060036082A/ko
Application granted granted Critical
Publication of KR100998545B1 publication Critical patent/KR100998545B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
    • H04N21/2362—Generation or processing of Service Information [SI]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
    • H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
    • H04N19/174—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a slice, e.g. a line of blocks or a group of blocks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/443—OS processes, e.g. booting an STB, implementing a Java virtual machine in an STB or power management in an STB

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Television Signal Processing For Recording (AREA)
  • Image Processing (AREA)

Abstract

MPEG 프로세서가 제공된다. 이 프로세서의 한 측면에 따르면, 대응하는 채널들에 대한 다수의 MPEG 데이터 스트림이 개별적으로 오프-칩 메모리에 저장된다. 이어서, 채널에 대한 대응하는 데이터가 프로세싱을 위해 오프-칩 메모리로부터 검색된다. 이어서, 검색된 데이터는 디코딩된다. 디코딩된 결과 및 관련 정보는 오프-칩 메모리에 저장된다. 차후의 데이터를 디코딩하는 데 사용될 수 있는 관련 정보의 일부 또는 그 전부는 온-칩 메모리에 저장된다. 비디오 이미지가 디스플레이될 필요가 있을 때, 그 목적을 위해 필요한 대응하는 데이터가 오프-칩 메모리로부터 검색되고 아날로그 디스플레이 장치와 호환되는 포맷으로 인코딩하기 위해 아날로그 인코더로 제공된다.
Figure R1020067000413
MPEG 프로세서, 오프-칩 메모리, 온-칩 메모리, I-프레임, B-프레임, P-프레임

Description

고속 멀티-스트림 ＭＰＥＧ 프로세서를 제공하는 방법 및 시스템{METHOD AND SYSTEM FOR PROVIDING A HIGH SPEED MULTI-STREAM MPEG PROCESSOR}
관련 출원의 상호 참조
본 출원은 2003년 7월 9일자로 출원된 발명의 명칭이 "고속 멀티-스트림 MPEG 디코더를 제공하는 방법 및 시스템(METHOD AND SYSTEM FOR PROVIDING A HIGH SPEED MULTI-STREAM MPEG DECODER)"인 WeiMin Zhang의 미국 가특허출원 제60/486,030호를 우선권 주장한다.
본 발명은 일반적으로 멀티-스트림 비디오 프로세서에 대한 칩 아키텍처에 관한 것으로서, 보다 구체적으로는 고속 멀티-스트림 MPEG 디코더에 관한 것이다.
비디오 스트림은 종래에 전송을 용이하게 하기 위해 어떤 유형의 MPEG 스트림으로 압축된다. 이름 MPEG은 동화상 전문가 그룹(Moving Picture Experts Group)의 약어이다. MPEG 표준은 다중 인터리빙된 비디오 시퀀스를 비롯하여, 동화상 또는 이미지 등의 비디오 데이터의 부호화, 관련 오디오 데이터 및 이들의 동기화를 다룬다. 예를 들어, 현재의 대부분의 셋톱 박스는 MPEG-2 비디오 포맷을 이용한다. MPEG 비디오는 NTSC 또는 PAL 등의 아날로그 비디오 포맷에 비해 고도로 압축되어 있다.
MPEG-2 비디오 시퀀스는 3가지 서로 다른 유형의 화상 프레임, 즉 I-프레임, P-프레임 및 B-프레임으로 이루어져 있다. 도 1은 일반적인 MPEG-2 부호 프레임 시퀀스를 나타낸 간략 개략도이다. I-프레임은 다른 프레임을 참조하지 않고 독립적으로 부호화되는 화면내-부호화된(intra-coded) 프레임을 말한다. I-프레임은 디코딩이 시작될 수 있는, 부호화된 비디오 시퀀스로의 접근점을 제공한다. 그렇지만, I-프레임은 단지 적절히 압축되어 있다. 다른 2개의 프레임, 즉 P-프레임 및 B-프레임은 화면간-부호화(inter-coded), 즉 비화면내-부호화(non-intra coded)된다. P-프레임은 예측 부호화된 프레임으로서, 이러한 프레임이 이전의 I-프레임 또는 P-프레임을 참조하여 움직임 보상을 사용하여 부호화된다는 것을 의미한다. P-프레임은 I-프레임보다 더 효율적으로 부호화된다. B-프레임은 양방향 예측 부호화된 프레임을 말한다. B-프레임은 비디오 시퀀스에서의 과거 및 장래의 I-프레임 또는 P-프레임을 참조하여 움직임 보상을 사용하여 부호화되며 고도로 압축된다.
종래에, MPEG 디코더는 MPEG-2 비디오 프레임 시퀀스를 디코딩하는 데 사용된다. 이어서, 디코딩 시퀀스는 아날로그 인코더로 직접 전달된다. 이어서, 아날로그 인코더는 텔레비전 등의 아날로그 디스플레이 장치가 대응하는 비디오 및 오디오 신호를 디스플레이할 수 있게 해주기 위해 호환 신호를 제공한다. 아날로그 디스플레이 장치는 일반적으로 필드 내의 스캔된 라인을 교대로 재생함으로써 비디오 이미지를 발생한다. 환언하면, 짝수번 라인이 먼저 재생되고 홀수번 라인이 그 다음에 재생되거나 그 역도 마찬가지이다. 이어서, 결과는 비디오 이미지를 생성 하기 위해 인터레이스된다.
MPEG-2 비디오 프레임 시퀀스가 순차적으로 프로세싱되고 비교적 제한된 수의 들어오는 데이터 스트림이 있는 경우, 메모리 요구사항은 상기 구성에서 그다지 문제를 야기하지 않는다. 그렇지만, 들어오는 데이터 스트림의 수가 증가함에 따라, MPEG-2 비디오 스트림 시퀀스의 프로세싱을 용이하게 해주는 데 필요한 메모리양은 심각한 장애가 되고 그에 따라 시스템의 효율에 역효과를 주게 된다.
따라서, 보다 효율적으로 비디오 프로세싱을 처리할 수 있는 개선된 MPEG 디코더를 제공하는 것이 바람직하다.
MPEG 프로세서가 제공된다. 이 프로세서의 한 측면에 따르면, 대응하는 채널들에 대한 다수의 MPEG 데이터 스트림이 개별적으로 오프-칩 메모리에 저장된다. 이어서, 채널에 대한 대응하는 데이터가 프로세싱을 위해 오프-칩 메모리로부터 검색된다. 이어서, 검색된 데이터는 디코딩된다. 디코딩된 결과 및 관련 정보는 오프-칩 메모리에 저장된다. 차후의 데이터를 디코딩하는 데 사용될 수 있는 관련 정보의 일부 또는 그 전부는 온-칩 메모리에 저장된다. 비디오 이미지가 디스플레이될 필요가 있을 때, 그 목적을 위해 필요한 대응하는 데이터가 오프-칩 메모리로부터 검색되고 아날로그 디스플레이 장치와 호환되는 포맷으로 인코딩하기 위해 아날로그 인코더로 제공된다.
일 실시예에서, MPEG 프로세서는, 다수의 채널로부터 MPEG 데이터를 수신하고 이 MPEG 데이터를 저장을 위해 오프-칩 메모리로 전달하도록 구성된 비디오 전송 엔진, 온-칩 메모리, 오프-칩 메모리로부터 채널에 대한 데이터를 검색하도록 구성된 제어 로직, 이 검색된 데이터를 디코딩하고 디코딩된 데이터 및 관련 정보를 생성하도록 구성된 디코더, 이 디코딩된 데이터 및 관련 정보를 오프-칩 메모리로 전달하고 관련 정보의 일부 또는 그 전부를 온-칩 메모리에 저장하도록 구성된 제어 로직, 및 온-칩 메모리에 저장된 관련 정보의 일부 또는 그 전부를 검색하고 이 관련 정보의 일부 또는 그 전부를 차후의 디코딩에서 사용하기 위해 상기 디코더로 전달하도록 구성된 제어 로직을 포함한다. MPEG 프로세서는 또한 오프-칩 메모리로부터 디코딩된 데이터 및 관련 정보를 검색하도록 구성된 제어 로직, 및 오프-칩 메모리로부터 검색된 디코딩된 데이터 및 관련 정보를 사용하여 인코딩된 결과를 생성하도록 구성된 인코더를 더 포함하고, 인코딩된 결과는 아날로그 디스플레이 장치에 의해 사용하기에 적합하다.
도면 및 청구범위를 비롯하여 명세서의 나머지 부분을 참조하면 본 발명의 다른 특징 및 이점이 이해될 것이다. 본 발명의 추가의 특징 및 이점은 물론 본 발명의 여러가지 실시예의 구조 및 동작에 대해 유사한 참조 번호가 동일하거나 기능상 유사한 구성요소를 나타내고 있는 첨부 도면을 참조하여 이하에서 상세히 기술된다.
도 1 은 일반적인 MPEG-2 부호 프레임 시퀀스를 나타낸 간략화된 개략도.
도 2 는 본 발명의 제 1 예시적인 실시예를 나타낸 간략화된 개략 블록도.
도 3 은 본 발명의 제 2 예시적인 실시예를 나타낸 간략화된 개략 블록도.
도 4 는 본 발명에 따른 비디오 전송 엔진의 실시예를 나타낸 간략화된 개략 블록도.
이제부터, 하나 이상의 예시적인 실시예의 형태로 되어 있는 본 발명에 대해 기술한다. 본 발명의 한 예시적인 실시예에 따르면, 멀티-스트림 비디오 데이터의 MPEG-2 비디오 디코딩을 위한 개선된 칩 아키텍처가 제공된다. 도 2는 본 발명에 따른 시스템의 제1 예시적인 실시예를 나타낸 간략화된 개략 블록도이다. 이 예시적인 실시예에서, 시스템(10)은 프로세싱 모듈(12) 및 오프-칩 메모리(26)를 비롯한 다수의 컴포넌트로 이루어져 있다. 프로세싱 모듈(12)은 또한 비디오 전송 엔진(14), 온-칩 메모리(16), 디지털 비디오/오디오 디코더(18), 다수의 직접 액세스 메모리(20a-d), 메모리 인터페이스(22), 아날로그 인코더(24) 및 이 여러가지 컴포넌트들 간의 동작을 제어하는 제어 로직을 포함한다. 한 구현에서, 프로세싱 모듈(12)은 집적 회로 칩 상에 구축된다. 본 명세서에 제공되는 개시 내용에 기초하여, 당업자라면 본 발명을 구현하는 다른 방식 및/또는 방법들을 잘 알 것이다.
시스템(10)은 다양한 채널로부터의 다중 MPEG-2 데이터 스트림을 이하의 예시적인 방식으로 처리한다. 다중 데이터 스트림은 비디오 전송 엔진(14)에 의해 수신된다. 비디오 전송 엔진(14)은 먼저 각 채널에 대한 대응하는 데이터 스트림(들)을 직접 액세스 메모리(20a)에 저장함으로써 다중 데이터 스트림을 처리한다. 각 채널이 하나 이상의 데이터 스트림과 연관될 수 있음을 잘 알 것이다. 예를 들어, 채널은 대응하는 오디오 스트림(들) 및/또는 다른 관련 스트림(들)을 갖는 하 나의 비디오 스트림을 가질 수 있다. 직접 액세스 메모리(20a)로부터의 데이터는 저장을 위해 메모리 인터페이스(22)를 통해 오프-칩 메모리(26)로 오프로드된다. 추가의 처리를 위해 채널에 대해 충분한 데이터가 저장된 경우, 그 채널에 대한 대응하는 데이터가 오프-칩 메모리(26)로부터 판독된다. 오프-칩 메모리(26)로부터의 데이터는 디지털 비디오/오디오 디코더(18)에 의한 후속 처리를 위해 직접 액세스 메모리(20b)에 저장된다. 디코더(18)는 이하에 더 기술되는 바와 같이, 한번에 한 채널씩 데이터를 처리한다. 일 실시예에서, 디코더(18)는 채널에 대한 데이터를 병렬로 처리할 수 있다.
도 4는 비디오 전송 엔진(14)의 실시예를 나타낸 간략화된 개략 블록도이다. 도 4를 참조하면, 비디오 전송 엔진(14)은 패킷 ID(PID) 필터(30), 조건부 액세스 모듈(32), 전송 스트림 프로세서(34) 및 기본 스트림 사전-프로세서(36)를 포함한다.
PID 필터(30)는 서로 다른 채널 또는 프로그램에 대응하는 다중 데이터 스트림을 수신한다. 일 실시예에서, 데이터 스트림은 패킷들로 이루어져 있다. 각각의 패킷은 188x8 비트이고 패킷 ID를 갖는다. 매크로-블록의 크기가 비교적 큰 경우(예를 들어, 패킷의 크기를 초과하는 경우), 다수의 패킷이 매크로-블록을 구성할 수 있으며, 매크로 블록의 크기는 비교적 작은 경우, 패킷은 다수의 매크로-블록을 포함할 수 있다. PID 필터(30)는 각 패킷의 패킷 ID를 판독하고 그 패킷에 대한 오프-칩 메모리(26) 내에서의 정확한 메모리 주소를 제공한다.
이어서, 패킷 및 그의 관련 메모리 주소는 조건부 액세스 모듈(32)로 전달된 다. 조건부 액세스 모듈(32)은 다중 데이터 스트림으로부터 패킷을 수신 및 처리할 수 있고, 패킷에 관한 액세스 조건을 제어한다. 예를 들어, 어떤 액세스 조건으로 인해 처리되지 않게 되는 패킷은 조건부 액세스 모듈(32)에 의해 제거된다.
이어서, 조건부 액세스 모듈(32)로부터의 출력은 전송 스트림 프로세서(34)로 전달된다. 전송 스트림 프로세서(34)는 서로 다른 데이터 스트림에 속하는 패킷들을 처리 및 프로세싱할 수 있다. 전송 스트림 프로세서(34)의 기능들 중 하나는 전송 스트림 헤더 및 기타 시스템 정보를 패킷으로부터 제거하는 것이다.
이어서, 전송 스트림 프로세서(34)로부터의 출력은 기본 스트림 프로세서(36)에 제공된다. 기본 스트림 사전-프로세서(36)는 단일 데이터 스트림 또는 다중 데이터 스트림에 속하는 패킷들을 처리 및 프로세싱할 수 있다. 기본 스트림 사전-프로세서(36)는 또한 패킷들 또는 매크로-블록들을 병렬로 처리할 수 있다. 기본 스트림 사전-프로세서(36)의 기능들 중 하나는 패킷이 오프-칩 메모리(26)으로 기록되기 전에 예를 들어 매크로-블록 헤더, 프레임 헤더 및 슬라이스 헤더, 기타 등등을 비롯한 패킷 내의 모든 헤더를 식별해내는 것이다. 이들 헤더를 식별함으로써, 다수의 매크로-블록 및/또는 슬라이스가 디코더(18)에 의해 동시에 처리될 수 있다.
MPEG-2 비디오 프레임은 일반적으로 I-프레임으로 구분된 PBB 프레임의 그룹으로 구성되어 있다. MPEG-2 비디오 프레임을 디코딩하는 2가지 방법이 있다. MPEG-2 비디오 프레임을 디코딩하는 한 방법은 다음과 같다. I-프레임의 경우, 참조 프레임이 필요하지 않기 때문에, I-프레임은 디코더(18)에 의해 처리된다. 디 코더(18)에 의해 생성된 결과는 디코딩된 데이터 및 차후에 다른 프레임을 디코딩하는 데 사용될 수 있는 정보를 포함하는 관련 정보를 포함한다. 디코딩된 데이터 및 관련 정보는 오프-칩 메모리(26)에 저장되고, 관련 정보의 일부 또는 그 전부는 액세스를 쉽게 해주고 또 디코딩 프로세스를 신속히 처리하기 위해 온-칩 메모리(26)에 저장된다. 환언하면, 온-칩 메모리(16)에 저장된 데이터는 다른 프레임의 디코딩을 용이하게 해주는 데 사용되고, 오프-칩 메모리(26)에 저장된 데이터는 차후에 디스플레이를 위해 사용된다.
P-프레임의 경우, 참조 프레임으로서 이전의 P-프레임 및 I-프레임이 필요하다. 관련 참조 프레임에 관한 정보가 이용가능한지를 판정하기 위해 온-칩 메모리(16)가 검사된다. 이러한 정보가 온-칩 메모리(16)로부터 이용가능하지 않은 경우, 그 정보는 오프-칩 메모리(26)로부터 검색된다. 검색된 정보는 이어서 차후의 사용을 위해 온-칩 메모리(16)에 저장된다. 이어서, P-프레임은 관련 참조 프레임과 관련된 정보를 사용하여 디코더(18)에 의해 처리된다. 이와 유사하게, 디코더(18)에 의해 생성된 결과는 P-프레임에 대한 디코딩된 데이터 및 관련 정보를 포함한다. P-프레임에 대한 디코딩된 결과 및 관련 정보는 오프-칩 메모리(26)에 저장되고, P-프레임에 관한 관련 정보의 일부 또는 그 전부도 역시 차후의 P-프레임 또는 B-프레임 디코딩을 위해 온-칩 메모리(16)에 저장된다.
하나 이상의 I-프레임 및/또는 P-프레임이 처리된 후에, 모든 관련 B-프레임이 그 하나 이상의 I-프레임 및/또는 P-프레임을 참조로서 사용하여 디코더(18)에 의해 처리된다. 전술한 바와 같이, 하나 이상의 I-프레임 및/또는 P-프레임에 관 한 정보는 온-칩 메모리(16)에 저장되고, 이러한 정보는 디코더(18)가 즉시 액세스할 수 있다. 이어서, 결과가 장래의 디스플레이와 관련하여 사용하기 위해 오프-칩 메모리(26)에 기록된다.
PBB 프레임의 각 그룹이 처리된 후에, 그 다음 채널에 대한 데이터가 처리를 위해 오프-칩 메모리(26)로부터 검색된다(처리를 위한 충분한 데이터가 있는 것으로 가정함). 이어서, 모든 채널에 대해 상기 프로세스가 반복된다.
MPEG-2 비디오 프레임을 디코딩하는 두번째 방법은 마지막 처리된 프레임이 I-프레임, P-프레임 또는 B-프레임인지에 상관없이, 채널이 전환되기 전에 고정된 수, n개(단, n은 2, 3, 4 또는 임의의 다른 정수일 수 있음)의 프레임을 처리하는 것이다. 디코딩 프로세스가 시작하기 전에, 이전에 저장된 참조 프레임에 관한 정보가 먼저 처리될 채널에 대한 오프-칩 메모리(26)로부터 검색되고 온-칩 메모리(16)로 로드된다. 이어서, 참조 프레임 정보는 차후에 프레임을 디코딩하기 위해 디코딩 프로세스 동안 사용된다. 다른 관련 참조 프레임은 필요한 경우 검색된 참조 프레임을 사용하여 복원된다. 이어서, I-프레임, P-프레임, 및 B-프레임이 상기한 바와 동일한 방식으로 처리된다. 채널을 전환하기 전에, 참조 프레임이 선택되고 다음에 그 동일 채널이 처리될 때 참조점으로서 사용되기 위해 오프-칩 메모리(16)에 저장된다. 참조 프레임에 관한 정보를 저장하는 데 오프-칩 메모리(26)를 사용함으로써, 프로세싱 모듈(12)의 데이터 처리용량이 향상된다.
비디오 이미지가 디스플레이될 필요가 있을 때, 대응하는 데이터가 오프-칩 메모리(26)로부터 검색되고 아날로그 디스플레이 장치와 호환되는 포맷으로 인코딩 하기 위해 아날로그 인코더(24)로 전달된다. 아날로그 인코더(24)로부터의 출력은 이어서 아날로그 디스플레이 장치에서 사용하기에 적합한 아날로그 신호로의 변환을 위해 디지털-아날로그 변환기(도시 생략)로 전달된다.
도 3은 본 발명에 따른 시스템의 제2 실시예를 나타낸 간략화된 개략 블록도이다. 이 실시예에서, 차후의 디스플레이를 위해 필요한 데이터가 처리를 위해 아날로그 인코더(24)로 전달된다. 아날로그 인코더(24)로부터의 출력은 이어서 오프-칩 메모리(26)에 저장된다. 비디오 이미지가 디스플레이될 필요가 있을 때, 오프-칩 메모리(26)로부터 대응하는 아날로그 인코더 출력이 검색되고 아날로그 디스플레이 장치에서 사용하기에 적합한 아날로그 신호로의 변환을 위해 디지털-아날로그 변환기(도시 생략)으로 전달된다. 이 실시예에서, 아날로그 인코더(24)로부터의 출력을 오프-칩 메모리(26)에 저장함으로써, 프로세싱 모듈(12)의 메모리 처리용량이 향상된다.
전술한 바와 같이, 오프-칩 메모리(26)는 예를 들어 MPEG 데이터 스트림에 대한 버퍼 및 처리된 프레임에 대한 버퍼를 비롯하여, 여러가지 목적으로 사용될 수 있다.
한 예시적인 응용에서, 본 발명은 케이블 헤드 엔드로부터 신호를 수신하도록 구성된 셋톱 박스 또는 신호 게이트웨이에 설치된다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자라면 본 발명을 설치하는 다른 방식 및/또는 방법을 잘 알 것이다.
상기 설명이 MPEG 표준의 관점에서 제공되어 있지만, 본 발명이 이와 유사하 게 MPEG2, MPEG4, H.264 및 Window Media(윈도우 미디어) 등의 다른 비디오 표준에도 역시 적용될 수 있음을 잘 알 것이다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자라면 본 발명을 적용하는 다른 방식 및/또는 방법을 잘 알 것이다.
또한 본 발명이 소프트웨어, 하드웨어, 또는 이들의 조합을 사용하여 구현될 수 있음을 잘 알 것이다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자라면 본 발명을 구현하는 다른 방식 및/또는 방법을 잘 알 것이다.
본 명세서에 기술된 예 및 실시예가 단지 예시적인 것에 불과하며 이를 바탕으로 한 여러가지 수정 또는 변경이 당업자에게 암시되고 또 본 발명의 정신 및 범위 및 청구된 청구항의 범위 내에 포함되어야 함을 잘 알 것이다. 본 명세서에 인용된 모든 간행물, 특허, 및 특허 출원은 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다.

Claims (54)

  1. MPEG 신호 처리용 시스템에 있어서,
    오프-칩 메모리; 및
    온-칩 메모리를 갖는 프로세싱 모듈을 포함하며,
    상기 프로세싱 모듈은,
    복수의 채널로부터 데이터를 수신하고 이 데이터를 저장을 위해 상기 오프-칩 메모리로 전달하고,
    채널에 대한 데이터가 미리 정해진 용량(capacity)에 도달하면 상기 채널에 대한 데이터를 상기 오프-칩 메모리로부터 검색하고,
    상기 오프-칩 메모리로부터 검색된 상기 데이터를 디코딩하고,
    상기 디코딩된 데이터 및 관련 정보를 상기 오프-칩 메모리에 저장하고 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리에 저장하되, 상기 온-칩 메모리에 저장된 상기 관련 정보의 일부 또는 그 전부를 차후의 디코딩을 위해 사용하고,
    상기 오프-칩 메모리로부터 상기 디코딩된 데이터 및 상기 관련 정보를 검색하고 이 검색된 데이터를 인코딩하고,
    상기 인코딩된 데이터를 디스플레이 장치로 전달하도록 구성되고,
    상기 채널에 대한 데이터는 적어도 I-프레임 시퀀스 및 PBB 프레임 시퀀스를 포함하는 것인 MPEG 신호 처리용 시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 I-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 I-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 I-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  4. 제3항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임 또는 이전의 P-프레임에 대한 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 P-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 P-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 P-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 P-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  5. 제4항에 있어서, 상기 프로세싱 모듈은,
    상기 P-프레임, 상기 I-프레임, 또는 상기 P-프레임 및 I-프레임에 대한 상기 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 B-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 B-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 저장을 위해 상기 오프-칩 메모리로 전달하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  6. 제1항에 있어서, 상기 프로세싱 모듈은,
    상기 복수의 채널로부터 상기 데이터를 수신하도록 구성된 비디오 전송 엔진(video transport engine);
    상기 오프-칩 메모리로부터 검색된 상기 데이터를 디코딩하도록 구성된 디코더; 및
    상기 오프-칩 메모리로부터의 상기 검색된 데이터를 인코딩하도록 구성된 인코더를 포함하는 것인 MPEG 신호 처리용 시스템.
  7. 제1항에 있어서, 상기 채널에 대한 상기 데이터는 고정된 수의 프레임을 포 함하는 것인 MPEG 신호 처리용 시스템.
  8. 제7항에 있어서, 상기 프로세싱 모듈이 상기 채널에 대한 상기 고정된 수의 프레임을 처리하기 전에, 그 동일 채널에 대해 이전에 저장된 참조 프레임에 관련된 정보가 상기 오프-칩 메모리로부터 검색된 다음에 상기 온-칩 메모리로 로드되는 것인 MPEG 신호 처리용 시스템.
  9. 제8항에 있어서, 상기 프로세싱 모듈은 상기 참조 프레임에 관련된 상기 검색된 정보를 사용하여 하나 이상의 부가의 참조 프레임을 복원하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  10. 제7항에 있어서, 상기 프로세싱 모듈이 다른 채널로 전환하기 전에, 참조 프레임과 관련된 정보가 다음에 그 동일 채널이 프로세싱될 때의 참조를 위해 상기 오프-칩 메모리에 저장되는 것인 MPEG 신호 처리용 시스템.
  11. 제1항에 있어서, 상기 프로세싱 모듈은 집적 회로 칩 상에 구축되는 것인 MPEG 신호 처리용 시스템.
  12. 제1항에 기재된 시스템을 포함하는 셋톱 박스.
  13. MPEG 신호 처리용 시스템에 있어서,
    오프-칩 메모리; 및
    온-칩 메모리를 갖는 프로세싱 모듈을 포함하며,
    상기 프로세싱 모듈은,
    복수의 채널로부터 MPEG 데이터를 수신하고 이 MPEG 데이터를 저장을 위해 상기 오프-칩 메모리로 전달하고,
    상기 복수의 채널에 대응하는 상기 MPEG 데이터를 채널별로 검색 및 디코딩하고,
    상기 MPEG 데이터에 대응하는 디코딩된 데이터 및 관련 정보를 상기 오프-칩 메모리에 저장하고,
    상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리에 저장하되, 상기 관련 정보의 일부 또는 그 전부를 상기 MPEG 데이터의 디코딩을 용이하게 하기 위해 사용하고,
    상기 오프-칩 메모리로부터 상기 디코딩된 데이터 및 관련 정보를 검색하고 상기 검색된 디코딩된 데이터 및 관련 정보를 사용하여 인코딩된 결과를 생성하도록 구성되어 있으며,
    상기 인코딩된 결과는 아날로그 디스플레이 장치에 의해 대응하는 이미지를 생성하는 데 사용하기에 적합한 것이고,
    상기 MPEG 데이터는 적어도 I-프레임 시퀀스 및 PBB 프레임 시퀀스를 포함하는 것인 MPEG 신호 처리용 시스템.
  14. 삭제
  15. 제13항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임을 디코딩하고 대응하는 디코딩 결과 및 관련 정보를 생성하고,
    상기 I-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 I-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 I-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  16. 제15항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임 또는 이전의 P-프레임에 대한 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 P-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 P-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 P-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 P-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  17. 제16항에 있어서, 상기 프로세싱 모듈은,
    상기 P-프레임, 상기 I-프레임, 또는 상기 P-프레임 및 I-프레임에 대한 상기 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 B-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 B-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 저장을 위해 상기 오프-칩 메모리로 전달하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  18. 제13항에 있어서, 상기 프로세싱 모듈은,
    상기 복수의 채널로부터 상기 MPEG 데이터를 수신하도록 구성된 비디오 전송 엔진(video transport engine);
    상기 오프-칩 메모리로부터 검색된 상기 MPEG 데이터를 채널별로 디코딩하도록 구성된 디코더; 및
    상기 검색된 디코딩된 데이터 및 관련 정보를 사용하여 인코딩된 결과를 생성하도록 구성된 인코더를 포함하는 것인 MPEG 신호 처리용 시스템.
  19. 제18항에 있어서, 상기 비디오 전송 엔진은,
    상기 MPEG 데이터를 필터링하고 상기 MPEG 데이터를 상기 오프-칩 메모리에 저장할 때 사용될 대응하는 메모리 주소를 제공하도록 구성된 패킷 ID 필터;
    상기 패킷 ID 필터로부터 수신된 상기 필터링된 MPEG 데이터로부터 전송 스트림 헤더 및 다른 시스템 정보를 제거하도록 구성된 전송 스트림 프로세서(transport stream processor); 및
    상기 전송 스트림 프로세서로부터의 출력을 수신하고 이 출력에서 헤더를 식별하도록 구성된 기본 스트림 사전-프로세서(elementary stream pre-processor)를 포함하는 것인 MPEG 신호 처리용 시스템.
  20. 제19항에 있어서, 상기 디코더는 상기 식별된 헤더를 사용하여 다수의 매크로-블록, 슬라이스, 또는 다수의 매크로 블록 및 슬라이스를 병렬로 디코딩하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  21. 제13항에 있어서, 프로세싱될 채널에 대한 상기 MPEG 데이터는 고정된 수의 프레임을 포함하는 것인 MPEG 신호 처리용 시스템.
  22. 제13항에 있어서, 상기 프로세싱 모듈이 채널에 대한 고정된 수의 프레임을 처리하기 전에, 그 동일 채널에 대해 이전에 저장된 참조 프레임에 관련된 정보가 상기 오프-칩 메모리로부터 검색되어 상기 온-칩 메모리로 로드되는 것인 MPEG 신호 처리용 시스템.
  23. 제22항에 있어서, 상기 프로세싱 모듈은 상기 참조 프레임에 관련된 상기 검색된 정보를 사용하여 하나 이상의 부가의 참조 프레임을 복원하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  24. 제13항에 있어서, 상기 프로세싱 모듈이 다른 채널로 전환하기 전에, 참조 프레임과 관련된 정보가 다음에 그 동일 채널이 프로세싱될 때의 참조를 위해 상기 오프-칩 메모리에 저장되는 것인 MPEG 신호 처리용 시스템.
  25. 제13항에 있어서, 상기 프로세싱 모듈은 집적 회로 칩 상에 구축되는 것인 MPEG 신호 처리용 시스템.
  26. 제13항에 기재된 시스템을 포함하는 셋톱 박스.
  27. MPEG 프로세서에 있어서,
    복수의 채널로부터 MPEG 데이터를 수신하고 이 MPEG 데이터를 저장을 위해 오프-칩 메모리로 전달하도록 구성된 비디오 전송 엔진;
    온-칩 메모리;
    상기 오프-칩 메모리로부터 채널에 대한 데이터를 검색하도록 구성된 제어 로직;
    상기 검색된 데이터를 디코딩하고 디코딩된 데이터 및 관련 정보를 생성하도록 구성된 디코더;
    상기 디코딩된 데이터 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리에 저장하도록 구성된 제어 로직; 및
    상기 온-칩 메모리에 저장된 상기 관련 정보의 일부 또는 그 전부를 검색하고 상기 관련 정보의 일부 또는 그 전부를 차후의 디코딩에서 사용하기 위해 상기 디코더로 전달하도록 구성된 제어 로직을 포함하고,
    상기 채널에 대한 데이터는 적어도 I-프레임 시퀀스 및 PBB 프레임 시퀀스를 포함하는 것인 MPEG 프로세서.
  28. 제27항에 있어서, 상기 오프-칩 메모리로부터 상기 디코딩된 데이터 및 관련 정보를 검색하도록 구성된 제어 로직; 및
    상기 오프-칩 메모리로부터 검색된 상기 디코딩된 데이터 및 관련 정보를 사용하여 인코딩된 결과를 생성하도록 구성된 인코더를 더 포함하고,
    상기 인코딩된 결과는 아날로그 디스플레이 장치에 의해 사용하기에 적합한 것인 MPEG 프로세서.
  29. 제27항에 있어서, 상기 비디오 전송 엔진은,
    상기 MPEG 데이터를 필터링하고 상기 MPEG 데이터를 상기 오프-칩 메모리에 저장할 때 사용될 대응하는 메모리 주소를 제공하도록 구성된 패킷 ID 필터;
    상기 패킷 ID 필터로부터 수신된 상기 필터링된 MPEG 데이터로부터 전송 스트림 헤더 및 다른 시스템 정보를 제거하도록 구성된 전송 스트림 프로세서; 및
    상기 전송 스트림 프로세서로부터의 출력을 수신하고 이 출력에서 헤더를 식 별하도록 구성된 기본 스트림 사전-프로세서를 포함하는 것인 MPEG 프로세서.
  30. 제29항에 있어서, 상기 디코더는 상기 식별된 헤더를 사용하여 다수의 매크로-블록, 슬라이스, 또는 다수의 매크로 블록 및 슬라이스를 병렬로 디코딩하도록 추가적으로 구성되어 있는 것인 MPEG 프로세서.
  31. 삭제
  32. 제27항에 있어서, 상기 디코더는,
    상기 I-프레임을 디코딩하고 대응하는 디코딩 결과 및 관련 정보를 생성하고,
    상기 I-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 I-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 I-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 프로세서.
  33. 제32항에 있어서, 상기 디코더는,
    상기 I-프레임 또는 이전의 P-프레임에 대한 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 P-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 P-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 상기 오프-칩 메모리로 전달하고 상기 P-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 P-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 프로세서.
  34. 제33항에 있어서, 상기 프로세싱 모듈은,
    상기 P-프레임, 상기 I-프레임, 또는 상기 P-프레임 및 I-프레임에 대한 상기 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 B-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 B-프레임에 대한 상기 디코딩된 결과 및 관련 정보를 저장을 위해 상기 오프-칩 메모리로 전달하도록 구성되어 있는 것인 MPEG 프로세서.
  35. 제27항에 있어서, 상기 채널에 대한 데이터는 고정된 수의 프레임을 포함하는 것인 MPEG 프로세서.
  36. 제35항에 있어서, 상기 디코더가 채널에 대한 고정된 수의 프레임을 처리하기 전에, 그 동일 채널에 대해 이전에 저장된 참조 프레임에 관련된 정보가 상기 오프-칩 메모리로부터 검색되어 상기 온-칩 메모리로 로드되는 것인 MPEG 프로세서.
  37. 제36항에 있어서, 상기 디코더는 상기 참조 프레임에 관련된 상기 검색된 정보를 사용하여 하나 이상의 부가의 참조 프레임을 복원하도록 추가적으로 구성되어 있는 것인 MPEG 프로세서.
  38. 제35항에 있어서, 상기 디코더가 다른 채널로 전환하기 전에, 참조 프레임과 관련된 정보가 다음에 그 동일 채널이 프로세싱될 때의 참조를 위해 상기 오프-칩 메모리에 저장되는 것인 MPEG 프로세서.
  39. 제38항에 있어서, 상기 프로세싱 모듈은 집적 회로 칩 상에 구축되는 것인 MPEG 프로세서.
  40. 제27항에 기재된 MPEG 프로세서를 포함하는 셋톱 박스.
  41. MPEG 신호 처리용 시스템에 있어서,
    오프-칩 메모리; 및
    온-칩 메모리를 갖는 프로세싱 모듈을 포함하며,
    상기 프로세싱 모듈은,
    복수의 채널로부터 데이터를 수신하고 이 데이터를 저장을 위해 상기 오프-칩 메모리로 전달하고,
    채널에 대한 데이터가 미리 정해진 용량에 도달한 때 상기 채널에 대한 데이터를 상기 오프-칩 메모리로부터 검색하고,
    상기 오프-칩 메모리로부터 검색된 상기 데이터를 디코딩하고,
    상기 디코딩된 데이터에 관련된 정보를 상기 온-칩 메모리에 저장하되, 상기 온-칩 메모리에 저장된 정보는 차후의 디코딩을 위해 사용하고,
    상기 디코딩된 데이터를 인코딩하고,
    상기 인코딩된 데이터를 저장을 위해 상기 오프-칩 메모리로 전달하도록 구성되고,
    상기 채널에 대한 데이터는 적어도 I-프레임 및 PBB 프레임 시퀀스를 포함하는 것인 MPEG 신호 처리용 시스템.
  42. 제41항에 있어서, 상기 프로세싱 모듈은,
    상기 오프-칩 메모리로부터 상기 인코딩된 데이터를 검색하고,
    상기 검색된 인코딩된 데이터를 아날로그 디스플레이 장치로 전달하는 동작을 하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  43. 삭제
  44. 제41항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임을 디코딩하고 대응하는 디코딩 결과 및 관련 정보를 생성하고,
    상기 I-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하는 동작을 하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 I-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  45. 제44항에 있어서, 상기 프로세싱 모듈은,
    상기 I-프레임 또는 이전의 P-프레임에 대한 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 P-프레임을 디코딩하고 대응하는 디코딩된 결과 및 관련 정보를 생성하고,
    상기 P-프레임에 대한 상기 관련 정보의 일부 또는 그 전부를 상기 온-칩 메모리로 전달하는 동작을 하도록 추가적으로 구성되어 있으며,
    상기 온-칩 메모리에 저장된 상기 P-프레임에 대한 상기 관련 정보는 상기 PBB 프레임 시퀀스 내의 하나 이상의 프레임을 디코딩하는 데 사용되는 것인 MPEG 신호 처리용 시스템.
  46. 제45항에 있어서, 상기 프로세싱 모듈은 또한,
    상기 P-프레임, 상기 I-프레임, 또는 상기 P-프레임 및 I-프레임에 대한 상기 관련 정보를 사용하여 상기 PBB 프레임 시퀀스 내의 B-프레임을 디코딩하도록 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  47. 제41항에 있어서, 상기 채널에 대한 데이터는 고정된 수의 프레임을 포함하는 것인 MPEG 신호 처리용 시스템.
  48. 제47항에 있어서, 상기 프로세싱 모듈이 상기 채널에 대한 상기 고정된 수의 프레임을 처리하기 전에, 그 동일 채널에 대해 이전에 저장된 참조 프레임에 관련된 정보가 상기 오프-칩 메모리로부터 검색되고 상기 온-칩 메모리로 로드되는 것인 MPEG 신호 처리용 시스템.
  49. 제48항에 있어서, 상기 프로세싱 모듈은 상기 참조 프레임에 관련된 상기 검색된 정보를 사용하여 하나 이상의 부가의 참조 프레임을 복원하도록 추가적으로 구성되어 있는 것인 MPEG 신호 처리용 시스템.
  50. 제47항에 있어서, 상기 프로세싱 모듈이 다른 채널로 전환하기 전에, 참조 프레임과 관련된 정보가 다음에 그 동일 채널이 프로세싱될 때의 참조를 위해 상기 오프-칩 메모리에 저장되는 것인 MPEG 신호 처리용 시스템.
  51. 제41항에 있어서, 상기 프로세싱 모듈은 집적 회로 칩 상에 구축되는 것인 MPEG 신호 처리용 시스템.
  52. 제41항에 기재된 시스템을 포함하는 셋톱 박스.
  53. MPEG 프로세서에 있어서,
    온-칩 메모리; 및
    프로세싱 모듈을 포함하며,
    상기 프로세싱 모듈은,
    적어도 제1 채널 및 제2 채널을 포함하는 복수의 채널로부터 MPEG 데이터를 수신하고 이 MPEG 데이터를 저장을 위해 오프-칩 메모리로 전달하고,
    상기 오프-칩 메모리로부터 상기 제1 채널에 대응하는 제1 MPEG 데이터를 검색하고,
    제1 디코딩된 데이터를 얻기 위해, 상기 오프-칩 메모리로부터 검색된 상기 제1 MPEG 데이터를 디코딩하고,
    상기 제1 디코딩된 데이터에 관련된 정보를 상기 온-칩 메모리에 저장 - 상기 온-칩 메모리에 저장된 상기 정보는 상기 제1 채널과 관련된 MPEG 데이터의 차후의 디코딩을 위해 사용됨 - 하고,
    상기 오프-칩 메모리로부터 상기 제2 채널에 대응하는 제2 MPEG 데이터를 검색하고,
    제2 디코딩된 데이터를 얻기 위해, 상기 오프-칩 메모리로부터 검색된 상기 제2 MPEG 데이터를 디코딩하고,
    상기 제2 디코딩된 데이터와 관련된 정보를 상기 온-칩 메모리에 저장 - 상기 온-칩 메모리에 저장된 상기 정보는 상기 제2 채널과 관련된 MPEG 데이터의 차후의 디코딩을 위해 사용됨 - 하고,
    상기 프로세싱 모듈에서 생성된 상기 제1 디코딩된 데이터 및 상기 제2 디코딩된 데이터를 상기 오프-칩 메모리에 저장하고,
    상기 프로세싱 모듈에서 생성된 상기 제1 디코딩된 데이터 및 상기 제2 디코딩된 데이터를 상기 오프-칩 메모리로부터 검색하고,
    상기 제1 디코딩된 데이터 및 상기 제2 디코딩된 데이터를 인코딩하도록 구성되고,
    상기 제1 디코딩된 데이터와 관련된 정보 및 상기 제2 디코딩된 데이터와 관련된 정보는 온-칩 메모리 상에 동시에 상주하는 것인, MPEG 프로세서.
  54. MPEG 신호를 처리하기 위해 프로세싱 모듈에 의해 수행되는 방법으로서, 상기 프로세싱 모듈은 온-칩 메모리를 갖는 것인 상기 방법에 있어서,
    복수의 채널로부터 오디오 데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터 - 상기 오디오 데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터는 하나 이상의 그룹의 프레임들을 포함하고, 각각의 그룹의 프레임들은 참조 프레임 및 상기 참조 프레임에 관련된 하나 이상의 프레임을 포함함 - 를 수신하고 이 오디오데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터를 저장을 위해 오프-칩 메모리로 전달하고,
    채널에 대한 오디오 데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터가 미리 정해진 용량(capacity)에 도달한 때 상기 채널에 대한 오디오 데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터를 상기 오프-칩 메모리로부터 검색하고,
    상기 오프-칩 메모리로부터 검색된 상기 채널에 대한 상기 오디오 데이터, 비디오 데이터, 또는 오디오 및 비디오 데이터로부터 제1 참조 프레임을 디코딩하고,
    상기 디코딩된 제1 참조 프레임에 관련된 정보를 상기 온-칩 메모리에 저장 - 상기 온-칩 메모리에 저장된 상기 정보는 상기 제1 참조 프레임과 관련된 프레임의 차후의 디코딩을 위해 사용됨 - 하고,
    상기 프로세싱 모듈에서 생성된 데이터를 상기 오프-칩 메모리에 저장하고,
    상기 프로세싱 모듈에서 생성된 상기 데이터를 상기 오프-칩 메모리로부터 검색하고,
    상기 디코딩된 데이터를 인코딩하는 것
    을 포함하는, MPEG 신호를 처리하기 위해 프로세싱 모듈에 의해 수행되는 방법.
KR1020067000413A 2003-07-09 2004-07-09 고속 멀티-스트림 ｍｐｅｇ 프로세서를 제공하는 방법 및시스템 KR100998545B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US48603003P 2003-07-09 2003-07-09
US60/486,030 2003-07-09

Publications (2)

Publication Number Publication Date
KR20060036082A KR20060036082A (ko) 2006-04-27
KR100998545B1 true KR100998545B1 (ko) 2010-12-07

Family

ID=34062109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067000413A KR100998545B1 (ko) 2003-07-09 2004-07-09 고속 멀티-스트림 ｍｐｅｇ 프로세서를 제공하는 방법 및시스템

Country Status (7)

Country Link
US (1) US7720147B2 (ko)
EP (1) EP1661397A4 (ko)
JP (2) JP2007529155A (ko)
KR (1) KR100998545B1 (ko)
CN (1) CN100373943C (ko)
CA (1) CA2531503C (ko)
WO (1) WO2005006404A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714096B1 (ko) 2004-12-21 2007-05-02 한국전자통신연구원 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계방법
CN101090504B (zh) * 2007-07-20 2010-06-23 清华大学 一种面向视频标准应用的编解码器
US11051026B2 (en) 2015-08-31 2021-06-29 Intel Corporation Method and system of frame re-ordering for video coding

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969768A (en) 1994-10-11 1999-10-19 Hitachi America, Ltd. Methods and apparatus for re-using decoder circuitry
US5978509A (en) 1996-10-23 1999-11-02 Texas Instruments Incorporated Low power video decoder system with block-based motion compensation
US6088047A (en) 1997-12-30 2000-07-11 Sony Corporation Motion compensated digital video decoding with buffered picture storage memory map

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0128244B1 (ko) 1992-09-23 1998-04-02 배순훈 병렬 구조를 갖는 부호 화상 데이타의 복호 장치
US5566089A (en) * 1994-10-26 1996-10-15 General Instrument Corporation Of Delaware Syntax parser for a video decompression processor
US5764293A (en) * 1995-12-26 1998-06-09 C-Cube Microsystems, Inc. Method of encoding video using master and slave encoders wherein bit budgets for frames to be encoded are based on encoded frames
US5870087A (en) * 1996-11-13 1999-02-09 Lsi Logic Corporation MPEG decoder system and method having a unified memory for transport decode and system controller functions
US5751741A (en) * 1996-11-20 1998-05-12 Motorola, Inc. Rate-adapted communication system and method for efficient buffer utilization thereof
JPH10178644A (ja) * 1996-12-18 1998-06-30 Sharp Corp 動画像復号装置
KR19980068686A (ko) * 1997-02-22 1998-10-26 구자홍 엠펙 디코더(MPEG Decoder)의 레터 박스(Letter Box) 처리방법
US6215822B1 (en) * 1997-12-30 2001-04-10 Sony Corporation Motion compensated digital video decoding and buffer memory addressing therefor
US6519286B1 (en) 1998-04-22 2003-02-11 Ati Technologies, Inc. Method and apparatus for decoding a stream of data
US9668011B2 (en) 2001-02-05 2017-05-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Single chip set-top box system
US8312490B2 (en) * 2000-03-23 2012-11-13 The Directv Group, Inc. DVR with enhanced functionality
JP4208116B2 (ja) * 2001-08-06 2009-01-14 パナソニック株式会社 復号装置，復号方法，復号プログラム，および復号プログラム記録媒体
JP2003061088A (ja) * 2001-08-08 2003-02-28 Nec Corp データ分離・復号装置
US6922739B2 (en) * 2003-02-24 2005-07-26 Broadcom Corporation System and method for dual IDE channel servicing using single multiplexed interface having first and second channel transfer over a common bus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969768A (en) 1994-10-11 1999-10-19 Hitachi America, Ltd. Methods and apparatus for re-using decoder circuitry
US5978509A (en) 1996-10-23 1999-11-02 Texas Instruments Incorporated Low power video decoder system with block-based motion compensation
US6088047A (en) 1997-12-30 2000-07-11 Sony Corporation Motion compensated digital video decoding with buffered picture storage memory map

Also Published As

Publication number Publication date
CA2531503A1 (en) 2005-01-20
EP1661397A4 (en) 2007-12-26
CN1820503A (zh) 2006-08-16
WO2005006404A2 (en) 2005-01-20
CN100373943C (zh) 2008-03-05
JP2012147457A (ja) 2012-08-02
US7720147B2 (en) 2010-05-18
CA2531503C (en) 2012-06-26
JP2007529155A (ja) 2007-10-18
US20050031042A1 (en) 2005-02-10
KR20060036082A (ko) 2006-04-27
EP1661397A2 (en) 2006-05-31
WO2005006404A3 (en) 2005-06-16

Similar Documents

Publication Publication Date Title
US10165290B2 (en) Method for encoding digital video data
US6956899B2 (en) Precise bit control apparatus with look-ahead for MPEG encoding
CN1302512A (zh) 对数字编码视频信号进行译码的可变长度译码器
KR20170101227A (ko) 고프레임율-저프레임율 전송 기술
JP2009267689A (ja) 動画像符号化装置、及び動画像符号化方法
US8971401B2 (en) Image decoding device
US7079578B2 (en) Partial bitstream transcoder system for compressed digital video bitstreams
KR100998545B1 (ko) 고속 멀티-스트림 ｍｐｅｇ 프로세서를 제공하는 방법 및시스템
US20050008077A1 (en) Video compression method and apparatus
JPH10145237A (ja) 圧縮データ復号装置
TWI439137B (zh) 重建一圖像群以在該圖像群中隨機存取之方法及裝置
US8335256B2 (en) Motion compensation in video coding
JPH11289515A (ja) 画像信号処理装置及び方法、画像信号記録装置及び方法並びに記録媒体
JPH1056641A (ja) Ｍｐｅｇデコーダ
JP2009290387A (ja) エンコーダ、デコーダ、及び記録再生装置
JP2009071802A (ja) 動画像符号化方法および装置、並びに撮像システム
KR20220160043A (ko) 혼성 nal 유닛 타입에 기반하는 영상 부호화/복호화 방법, 장치 및 비트스트림을 저장하는 기록 매체
JP2011041178A (ja) 画像符号化方式変換装置及び画像復号装置
JP2007166555A (ja) 符号化装置及び方法
JP2000299867A (ja) 動画像復号装置
JP2009111797A (ja) エンコーダ、及び記録装置
JP2001177841A (ja) 画像信号伝送方法及び装置、並びに画像信号復号化方法及び装置
JP2005151309A (ja) 復号装置
JPH11122615A (ja) 画像復号装置
JP2002077921A (ja) 動画像復号化装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161111

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171110

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191114

Year of fee payment: 10