KR100993813B1 - 데이터 인에이블 습득을 갖춘 비디오 디스플레이 드라이버 - Google Patents

Abstract

비디오 디스플레이 드라이버를 위하여 데이터 인에이블 습득이 제공된다. 연관된 수평 동기화 신호 및 수직 동기화 신호에 상응하는 신호들의 생성을 촉진하기 위해서, 디지털 비디오 신호에 대하여 연관된 수평 동기화 신호 및 수직 동기화 신호를 제외하고 데이터 인에이블 신호 및 픽셀 클럭이 이용된다.

Description

데이터 인에이블 습득을 갖춘 비디오 디스플레이 드라이버{Video display driver with data enable learning}

본 발명은 데이터 인에이블 습득을 갖춘 비디오 디스플레이 드라이버에 관련된다.

본 출원은 미국 임시출원(2007년 6월 1일에 제출된 출원 제60/932,910호)으로부터의 우선권을 주장하며, 그 출원의 내용들이 여기에 참조로서 병합된다.

액정 디스플레이(LCD: Liquid Crystal Display)들은 셀 폰(cell phone), 디지털 음악 재생기들, 개인 디지털 보조기(PDA: personal digital assistant)들, 웹 브라우징 디바이스들, 및 이러한 것들 중의 하나 이상을 단일의 휴대 장치로 결합하는 발표된 애플 I-폰(Apple I-phone)과 같은 스마트 폰들을 포함하는 다양한 제품(products)에 사용된다. 또한, 휴대 게임기들, 휴대 컴퓨터들, 및 랩탑/노트북 컴퓨터들에 사용되기도 한다. 이러한 디스플레이들은 그레이-스케일(단색) 형태 및 컬러 형태의 양쪽 모두에서 이용가능하며, 전형적으로는 교차하는 행(row)들 및 열(column)들의 메트릭스로 배열된다. 각 행과 열의 교차는 픽셀(pixel)이나 도트(dot)를 형성하고, 그것의 농도 및/또는 컬러는 액정 디스플레이의 그레이 음영(gray shade)들을 규정하기 위해 픽셀에 인가되는 전압에 따라 변할 수 있다. 이 러한 다양한 전압들은 디스플레이 상에 상이한 컬러의 음영들을 생성하고, 컬러 디스플레이의 경우에 있어서도 "그레이의 음영들(shades of gray)"이라고 일반적으로 언급된다.

스크린 상에 디스플레이되는 이미지는 한번에 디스플레이의 한 행을 개별적으로 선택하고 선택된 행의 각 열에 제어 전압들을 인가함으로써 제어될 수 있다. 각각의 그러한 행이 선택되는 구간은 "행 구동 구간(row drive period)"으로 언급될 수 있다. 이 프로세스는 스크린의 각각의 개별적인 행에 대하여 실행된다. 예를 들어, 어레이(array)에 480 행들이 있으면, 1 디스플레이 사이클에 전형적으로 480 행 구동 구간들이 있다. 어레이에서 각각의 행이 선택되는 1 디스플레이 사이클의 완료 후에, 새로운 디스플레이 사이클이 시작되고, 그러한 프로세스가 디스플레이되는 이미지를 리프레쉬(refresh) 및/또는 업데이트(update)하기 위해 반복된다. 픽셀에 저장된 전압을 리프레쉬하기 위해서 그리고 그 시간에 그 픽셀에 의해 디스플레이될 음영에서의 변화들을 반영하기 위해서, 디스플레이의 각각의 픽셀은 매초마다 여러번 주기적으로 리프레쉬 또는 업데이트된다.

컴퓨터 스크린들에 사용되는 액정 디스플레이들은 상대적으로 많은 수의 채널 드라이버 출력(channel driver output)들을 요구한다. 채널 드라이버들은 LCD의 글래스(glass) 상에 조성되는 박막 트랜지스터의 소스 단자(source terminal)에 접속된다. 카메라들, 셀 폰들 및 개인 디지털 보조기들을 포함하는 많은 작은 디스플레이 디바이스들은 디스플레이의 배향(orientation)을 감지하는 센서들을 가진다. 그러한 디바이스들은 디바이스의 배향에 따라서 세로보기 포맷(portrait format)으 로부터 가로보기 포맷(landscape format)으로 화면(view)을 바꿀 수 있다. 수직인 열(column)들이 가로보기 배향(landscape orientation) 동안에는 수평이 된다. 그러나, 그 동일한 구성(그 열)은 그것이 행의 배향을 취하더라도 여전히 구동되는 구성(driven structure)이다. 혼동을 피하기 위해서, 본 특허는 "채널 드라이버"를 언급할 것이고 그것은 박막 패스 트랜지스터의 소스 단자를 구동하기 위한 구성을 의미할 것이다.

통상적인 "단색(monochrome)" LCD 디스플레이들에 비해 컬러 디스플레이들은 전형적으로 3배 많은 채널 드라이버들을 요구한다. 그러한 컬러 디스플레이들은 일반적으로 하나의 픽셀마다 세 개의 열(column)들을 요구하며, 그 각각이 디스플레이될 세 개의 기본 색들(primary colors) 각각에 대응된다. 채널 드라이버 회로는 전형적으로 모놀리식(monolithic) 집적 회로 상에 형성된다. 집적 회로들은 액티브 메트릭스 LCD 디스플레이들을 위한 채널 드라이버들로서 기능하며 액정 디스플레이 상에 다양한 "그레이 음영들"을 규정하기 위해 상이한 출력 전압들을 생성한다. 이러한 변하는 아날로그 출력 전압들은 디스플레이 상에서 특정한 포인트 또는 픽셀에 디스플레이되는 컬러의 음영(the shade of the color)을 변화시킨다. 채널 드라이버 집적 회로는 정확한 타이밍 시퀀스에 따라 디스플레이 메트릭스의 열(column)들 상에 아날로그 전압들을 구동해야 한다.

액정 물질의 광학적 전송 특성이 인가된 전압의 크기에 따라 변하기 때문에 LCD들은 이미지들을 디스플레이할 수 있다. 그러나, 액정에 DC 전압을 과도하게 지속적으로 인가하는 것은 그것의 물리적 특성들을 영구적으로 변경시키고 저하시킬 것이다. 이러한 이유 때문에, 공통 중심점 전압 값에 대하여 교대하는 극성들의 전압들을 가지고 각각의 액정을 충전(charge)하는 구동 방안들을 이용하여 LCD들을 구동하는 것이 일반적이다. 여기 문맥에서, "교대하는 극성들의 전압들"이 반드시 접지 전위보다 큰 구동 전압들 및 접지 전위보다 작은 구동 전압들의 사용을 요구하는 것이 아니라, 단순히 소정의 중간 디스플레이 바이어스(bias) 전압보다 높은 전압들 및 소정의 중간 디스플레이 바이어스 전압보다 낮은 전압들을 가리킨다는 점을 주의하여야 한다. 일반적으로 디스플레이의 픽셀들에 교대하는 극성 전압들을 인가하는 것은 인버젼(inversion)으로 알려져 있다.

따라서, 액정 물질의 픽셀을 특정한 그레이 음영으로 구동하는 것은 중간 디스플레이 바이어스 전압에 대하여 크기가 동일하고 극성이 반대인 두 개의 전압 펄스들을 수반한다. 전형적으로 1 디스플레이 사이클에서 어느 픽셀에 대한 행 구동 구간 동안에 그 픽셀에 인가되는 구동 전압은 다음에 후속하는 디스플레이 사이클에서 그 픽셀에 대한 행 구동 구간 동안에 극성 반전된다(reversed in polarity). 픽셀은 전압의 RMS 값에 응답하고, 그 픽셀의 최종 "밝기(brightness)"는 오직 전압의 크기에 의존하며 그 극성에 의존하지는 않는다. 교대하는 극성은 불순물들에 기인한 액정 물질의 "편극화(polarization)"를 방지하기 위해 이용된다.

본 발명의 다양한 실시예들이 도면들을 참조하여 상세하게 설명될 것이다. 그 도면들에서 비슷한 참조 번호들은 몇몇의 뷰(view)들을 통해 비슷한 부분들 및 어셈블리들(assemblies)을 나타낸다. 다양한 실시예들에 대한 참조는 본 발명의 범위를 한정하지 않으며, 본 발명은 여기에 첨부된 청구항들의 범위에 의해서만 한정된다. 또한, 여기 명세서에서 제시된 어떠한 예시들은 한정을 위해 의도된 것이 아니며 단지 청구된 발명에 대한 많은 가능한 실시예들의 일부를 제시한다.

명세서 및 청구항들에 있어서, 문맥이 분명히 다르게 지시하지 않는 한, 다음의 용어들은 적어도 여기에 명백하게 연관된 의미들을 취한다. 아래에 식별된 의미들은 용어들을 한정하도록 의도된 것은 않으며, 단지 그 용어들에 대한 예시들을 제공한다. "한", "하나" 및 "그(것)"의 의미는 복수 참조를 포함하며, "내에서"의 의미는 "내에서" 및 "상에서"를 포함한다. 용어 "접속된(connected)"은 어떠한 중간 디바이스들없이 접속된 아이템들 간의 직접적인 전기적 접속을 의미하고, 용어 "연결된(coupled)"은 접속된 아이템들 간의 직접적인 전기적 접속, 또는 1 이상의 수동 또는 능동 중간 디바이스들을 통한 간접적인 연결을 의미한다. 용어 "회로(circuit)"는 단일의 컴포넌트 또는 요구되는 기능을 제공하기 위해 연결된, 능동 및/또는 수동의 다수의 컴포넌트들을 의미한다. 용어 "신호(signal)"는 전류, 전압, 전하, 온도, 데이터, 또는 다른 신호 중의 적어도 하나를 의미한다.

용어 "채널(channel)"은 디지털 데이터를 수신하고 수신된 디지털 데이터를 글래스 기판 상에서의 패드(pad) 위치들에 인가되는 아날로그 전압들로 변환하는 회로 요소들(circuit elements)을 식별한다. 패드들은 박막 트랜지스터들의 소스 단자들에 접속된다. 용어 "라인(line)"은 공통 게이트 신호(common gate signal)에 접속된 한 세트의 인접하는 채널 픽셀들을 언급한다. 어느 라인에서 인접하는 박막 트랜지스터들의 모든 게이트들은 공통 게이트 신호에 접속된다. 하나의 라인은 그 라인의 게이트 신호가 그 라인에서의 트랜지스터들을 턴 온(turn on)하는 때에 데이터를 수신하기 위해 선택된다. 디스플레이의 제 1 배향(orientation)에서, 출력 채널들(output channels)은 열들(columns)이고 라인들(lines)은 행들(rows)이다. 디스플레이가 제 2 배향으로 90도 회전되는 경우에, 열들(columns)은 행들(rows)이 되고 라인들(lines)은 열들(columns)이 된다. 다음의 텍스트는 디스플레이가 항상 제 1 배향에 있고 용어들 "열들(columns)" 및 "채널들(channels)"이 상호 교환가능하며 용어들 "라인(line)" 및 "행(row)"도 상호 교환가능하다고 가정한다. 제 2 배향에서는 "라인들(lines)"이 "출력 채널들(output channels)"이고 "열들(column)"이 게이트 드라이버에 의해 선택된다는 점을 당업자는 이해할 것이다.

또한, 아래의 설명은 다수의 용어들을 사용하며, 그 용어들에 대한 정의들이 다음과 같이 제공된다.

노멀 모드(Normal Mode): 이것은 스트리밍(streaming) 비디오 데이터가 디스플레이로 전송되는 디스플레이 모드이다. 이 모드에서, 타이밍은 비디오 인터페이스를 통해 수신되는 PCLK 및 DE 신호들로부터 도출된다. 이 모드에서는 부분적 디스플레이 메모리가 사용되지 않는다.

부분적 모드(Partial Mode): 이것은 데이터가 내부의 부분적 디스플레이 메모리로부터 판독되어 디스플레이로 전송되는 디스플레이 모드이다. 디스플레이에 대한 타이밍은 레지스터 설정(register setting)들에 의해 지정되고 내부의 발진기로부터 도출된다.

알파 모드(Alpha Mode): 이것은 부분적 디스플레이 메모리에 저장된 이미지 데이터가 유입되는 비디오 데이터와 혼합되거나(blended) 부분적 디스플레이 메모리에 저장된 이미지 데이터가 유입되는 비디오 데이터 위에 덮어지는(overlain) 디스플레이 모드이다. 타이밍은 비디오 인터페이스를 통해 수신되는 PCLK 및 DE 신호들로부터 도출된다.

부분적 디스플레이 메모리(Partial Display Memory): 부분적 디스플레이 윈도우를 위한 디스플레이 데이터를 저장하는데 사용되는 온-칩(on-chip) 메모리이다.

부분적 디스플레이 윈도우(Partial Display Window): 디바이스가 부분적 모드에서 동작하는 때에 부분적 디스플레이 메모리에 저장된 이미지 데이터로 셀프-리프레쉬되는(self-refreshed) 디스플레이 상의 사용자-지정 영역이다.

컬러 모드(Color Mode): 컬러 모드는 디스플레이로 전송되는 데이터의 비트 깊이(bit depth)를 결정하고, 몇몇의 상이한 "패킹 방안(packing scheme)들"이 주어진 컬러 모드에 대하여 사용될 수 있다는 점에서 패킹 모드와 구별된다. 예를 들어, 부분적 모드에서 BITS_PER_PIXEL 레지스터는 컬러 모드들 중의 하나를 선택하는데 이용될 수 있다.

1-비트 모드(1-Bit Mode): 각각의 픽셀이 1 비트(2 레벨들)를 이용하여 렌더링된다(rendered). 동일한 데이터 값이 적색, 녹색 및 청색 서브 픽셀(subpixel)들에 대해 사용된다. 소스 드라이버 구동 전압들은 "데이터 = 1" 조건에 대한 전경(foreground) 컬러 및 "데이터 = 0" 조건에 대한 배경(background) 컬러를 규정하도록 조정될 수 있다. 전경 컬러 및 배경 컬러가 흑/백 값들로만 한정되지는 않는다.

3-비트 모드(3-Bit Mode): 각각의 픽셀이 적색, 녹색 및 청색 서브 픽셀들 각각에 대하여 1 비트의 데이터(2 레벨들)를 이용하여 렌더링된다. 소스 드라이버 구동 전압들은 8-컬러 팔레트(8-color palette)를 규정하도록 조정될 수 있다. 8-컬러 팔레트가 통상적인 B, W, R, G, B, C, Y, M 컬러들로만 한정되지는 않는다.

3-비트 모드 LP(3-Bit Mode LP): 낮은 시스템 파워 및 감소된 LossI 기록 속도. 그 외에는 3-비트 모드와 동일하다.

12-비트 모드(12-Bit Mode): 각각의 픽셀이 적색, 녹색 및 청색 서브 픽셀들 각각에 대하여 4 비트(16 레벨들)를 이용하여 렌더링된다.

18-비트 모드(18-Bit Mode): 각각의 픽셀이 적색, 녹색 및 청색 서브 픽셀들 각각에 대하여 6 비트(64 레벨들)를 이용하여 렌더링된다.

노멀 모드에서, BITS_PER_PIXEL 레지스터의 값 또는 PM 컬러 설정 명령 상태(PM Color Set command state)에 상관없이 출력 컬러 모드는 24/28-비트이다.

패킹 모드(Packing Mode): 데이터가 직렬 인터페이스를 통해 부분적 디스플레이 메모리에 기록됨에 따라, 그것은 부분적 디스플레이 메모리 데이터(BITS_PER_PIXEL 레지스터)를 디스플레이할 때에 이용될 비트-깊이(bit-depth)에 따라 패킹된다(packed). 5가지 패킹 모드들이 제공된다(도 5 참조).

1-비트 패킹(1-Bit Packing): 직렬 인터페이스를 통해 전송되는 각각의 바이트가 6 픽셀들을 포함한다.

3-비트 패킹(3-Bit Packing): 직렬 인터페이스를 통해 전송되는 각각의 바이트가 2 픽셀들을 포함한다.

3-비트 효율적 패킹(1-Bit Efficient Packing): 직렬 인터페이스를 통해 전송되는 모든 3 바이트들이 8 픽셀들을 포함한다.

12-비트 패킹(12-Bit Packing): 직렬 인터페이스를 통해 전송되는 모든 2 바이트들이 1 픽셀을 포함한다.

18-비트 패킹(18-Bit Packing): 직렬 인터페이스를 통해 전송되는 모든 3 바이트들이 1 픽셀을 포함한다.

구성 레지스터(Configuration Register)들: 드라이버 동작에 영향을 미치는 동작 모드들과 설정들을 제어하는 레지스터들.

레지스터 액세스 모드(Register Access Mode): 이 모드는 직렬 인터페이스가 구성 레지스터 설정들을 직접적으로 액세스할 수 있도록 해준다. 이 모드에서 호스트 CPU는 구성 레지스터들의 설정들을 직접적으로 제어한다. 대안적으로, 디바이스가 명령 모드를 통해 제어될 수도 있다. 레지스터 액세스 모드는 레지스터 액세스 모드 진입 명령(Enter Register Access Mode command)을 전송함으로써 진입된다.

명령 모드(Command Mode): 이 모드는 고-레벨 동작 코드(OpCode: Operation Code)들을 이용하여 디스플레이 동작을 제어하는 방법을 제공한다. 각각의 동작 코드는 내부의 EEPROM으로부터 연관된 세트의 구성 레지스터 값들을 로딩(load)한다. 따라서, 호스트 CPU는 구성 레지스터들에 관한 지식을 가질 필요가 없다. 대안적으로, 디바이스는 레지스터 액세스 모드를 통해 제어될 수 있다. 명령 모드는 명령 모드 진입 명령(Enter Command Mode command)을 전송함으로써 또는 레지스터 어드레스 5Fh에 어떤 데이터를 기록함으로써 진입될 수 있다. 리셋 후에, FPD95120은 명령 모드에 있다.

저속 직렬 인터페이스(LoSSI: Low-Speed Serial Interface) 프로토콜들

SPI 프로토콜: 판독(Read)/기록(Write) 비트, 7-비트 어드레스 필드(address field), 및 8-비트 데이터 필드를 포함하는 전통적인 SPI와 비슷한 직렬 인터페이스 프로토콜. 명령 모드 트랜잭션(transaction)들에서 사용되면, R/W-비트와 어드레스 필드가 8-비트 명령으로 대체되고 데이터 필드(들)은 선택적(optional)이다.

TSI 프로토콜(TSI Protocol): 명령(Cmd)/데이터(Data) 비트, 8-비트 명령(또는 어드레스) 필드, 및 선택적인 8-비트 데이터 필드(들)를 포함하는 직렬 인터페이스 프로토콜.

도 1 내지 도 12 그리고 도 13 내지 도 17은 그 도면들에서 그 각각의 요소들에 대하여 독립적인 세트들의 숫자 지시자(numeric designator)들을 채용한다. 따라서, 다르게는 어떤 복사가 발생하는 것처럼 보일 수 있지만, 도면 요소들에 대한 모든 참조들은 문맥에서 판독되어야 한다.

도 1a는 본 발명의 일 실시예에 따라 호스트 프로세서로부터 메트릭스 타입의 디스플레이로의 직접적인 비디오 데이터 접속들을 보여주는 블럭도이다.

도 1b는 본 발명의 다른 실시예에 따라 모바일 픽셀 링크(MPL: Mobile Pixel Link)를 통해 호스트 프로세서로부터 디스플레이로의 직렬적으로 엔코딩된 비디오 데이터 접속을 보여주는 블럭도이다.

도 2는 본 발명의 일 실시예에 따른 디스플레이 드라이버의 블럭도이다.

도 3은 도 2의 LoSSI 인터페이스의 동작을 나타낸다.

도 4는 도 1b의 MPL 인터페이스의 블럭도이다.

도 5는 본 발명의 일 실시예에 따른 RAM 데이터의 5 가지 구성들을 나타낸다.

도 6은 본 발명의 일 실시예에 따른 도 2의 RAM에 관련된 동작들을 나타낸다.

도 7은 본 발명의 일 실시예에 따른 도 2의 DE 습득(DE Learning element) 요소에 대한 동작들을 나타낸다.

도 8은 본 발명의 일 실시예에 따른 도 2의 DE 습득 요소에 대한 동작들에 관련된 신호들의 타이밍도이다.

도 9는 본 발명의 일 실시예에 따른 도 2의 DE 습득 요소에 대한 동작들에 관련된 추가적 신호들의 타이밍도이다.

도 10은 본 발명의 일 실시예에 따른 도 2의 알파 블렌드 요소(Alpha Blend element)에 관련된 동작들을 나타낸다.

도 11은 디스플레이 드라이버가 본 발명의 일 실시예에 따른 부분적 모드에서 동작할 때에 윈도우 내의 이미지를 갖춘 디스플레이를 도시한다.

도 12는 본 발명의 일 실시예에 따른 파워 다운 모드, 비디오 모드의 종료 및 비디오를 디스플레이하기 위한 시간의 만료에 대한 동작들을 나타낸다.

도 13은 소스 드라이버 블럭의 부분적 블럭도이다.

도 14는 소스 드라이버 블럭에서의 출력 채널들의 개략도이다.

도 15a는 소스 드라이버 블럭에서의 감마(gamma) 생성 회로의 개략도이다.

도 15b는 감마 생성 회로의 대안적인 일 실시예이다.

도 15c는 감마 생성 회로의 대안적인 다른 실시예이다.

도 16은 어떻게 픽셀들이 3-비트 모드에서 패킹(pack)되는지를 보여준다.

도 17은 예시적인 감마 커브의 그래픽 도시이다.

도 18은 본 발명의 일 실시예에 따라 비디오를 디스플레이하기 위한 비디오 디스플레이 드라이버 시스템의 상업적 실시예의 블럭도이다.

도 19a 및 도 19b는 가능한 부극성(negative) 감마 극성 커브 및 정극성(positive) 감마 극성 커브를 각각 도시한다.

도 20은 본 발명의 일 실시예에 따른 감마 커브들에 대한 값들의 표이다.

도 21은 본 발명의 일 실시예에 따른 감마 커브 조정을 도시한다.

도 22는 본 발명의 일 실시예에 따른 감마 기준 아키텍처(gamma reference architecture)의 블럭도이다.

도 23은 본 발명의 일 실시예에 따른 AC V_COM 회로의 블럭도이다.

도면들에 있어서, 도 1a는 호스트 프로세서(30)로부터 디스플레이 보드(32) 로의 직접적인 비디오 데이터 접속들을 보여주는 블럭도이다. 디스플레이 보드(32)는 LCD 디스플레이와 같은 메트릭스 타입의 디스플레이(34) 및 디스플레이 드라이버(36)를 가지며, 그것은 본 발명의 일 실시예에 따라 호스트 프로세서(30)로부터 디스플레이 드라이버(36)로 이미지 데이터를 전달시킨다. 호스트 프로세서(30)에 의해 두 전원 전압들 및 접지가 버스 38의 세 라인들을 통해 디스플레이 드라이버(36)로 제공된다. 비디오 또는 RGB(적색, 녹색, 및 청색) 데이터는 버스 40의 24 라인들을 통해 제공되며, 이는 24 비트 픽셀 데이터(각 서브 픽셀마다 8 비트씩)의 병렬 전송을 가능하게 한다. 또한, 버스 42를 통해 두 신호들 Pclk 및 DE가 전송된다. 두 신호들 Pclk 및 DE는 호스트 컴퓨터(30)에 의해 비디오 데이터에 동기화된다. 버스 44의 3 또는 4 라인들은 호스트 프로세서(30)와 디스플레이 어댑터(36) 사이에 저속 직렬 인터페이스(LoSSI)를 제공한다. 일 실시예에서, 직렬 주변 인터페이스(SPI: Serial Peripheral Interface) 또는 3 와이어 직렬 인터페이스(TSI: Three wire Serial Interface)에 따라 엔코딩된다. 호스트 프로세서(30)에 의해 디스플레이 드라이버(36)를 리셋하기 위한 리셋 라인(46) 및 라인 48을 통한 디스플레이 드라이버(36)로부터 호스트 프로세서(30)로의 비디오 전송 타이밍 신호도 도 1a에 도시되어 있다. 비디오 전송 타이밍 신호는 디스플레이(34) 상에서 동시에 두 이미지들의 부분들을 디스플레이하지 않고 호스트 프로세서가 부분적 메모리 RAM 82를 업데이트할 수 있도록 디스플레이(34)에서 선택된 라인들이 기록되는 때에 하이(high) 및 로우(low) 사이에서 천이한다.

도 1b는 본 발명의 다른 실시예에 따라 모바일 픽셀 링크(MPL: Mobile Pixel Link) 인터페이스 회로(50)를 통한 호스트 프로세서(30)로부터 디스플레이 드라이버(36)로의 직렬적으로 엔코딩된 비디오 데이터 접속을 보여주는 블럭도이다. 모바일 픽셀 링크 인터페이스 회로(50)는 호스트 프로세서로부터 병렬 비디오 데이터를 수신하고, 그것을 고속 직렬 데이터로 변환하고, 그것을 3 라인의 MPL 데이터 버스(50) 상에 놓으며 MPL 파워 다운 신호를 라인 56 상에 놓는다. 3 라인의 MPL 데이터 버스(54)는 두 차동 신호 쌍(two differential signal pair)과 클럭 라인(clock line)으로 구성된다. 다른 와이어들 및 버스들(38, 44, 46, 및 48) 또한 도 1b에 도시되어 있다. 또한 MPL 인터페이스 회로(50)는 3 또는 4 와이어 저속 직렬 인터페이스(44)와 리셋 라인(46)에 접속된다.

도 2는 본 발명의 일 실시예에 따른 디스플레이 드라이버(36)의 블럭도이다. 디스플레이 드라이버(36)는 전원(70)을 포함한다. 전원(70)은 버스 38 상으로 두 전원 전압들과 접지를 수신하고 디스플레이 드라이버(36)의 나머지 요소들과 디스플레이(34)에 다양한 전원 전압들을 제공한다. 전원(70)에 의해 생성되는 전압들의 일부는 디스플레이(34)의 특성 및 도 1a와 도 1b에 도시된 호스트 프로세서(30)에 의해 설정되는 다른 동작 조건들에 의존한다. 또한 디스플레이 드라이버(36)는 디스플레이 드라이버(36)에서 사용되는 타이밍 신호들을 생성하는 타이밍 및 제어 블럭(72)을 포함한다. 타이밍 및 제어 블럭(72)은, 레지스터들(74)에서의 레지스터 설정들 및 디스플레이 드라이버(36)가 동작하고 있는 모드에 의거하여, 디스플레이 드라이버(36)의 나머지 요소들에 필요한 제어 신호들을 제공한다. 레지스터들(74)은 EEPROM(76)에 연결된다. EEPROM(76)은 디스플레이 드라이버(36)가 처음 파워 업 되고(powered up) 리셋된 후에 다양한 레지스터들(74)에 대한 설정들과 같은 특정 비휘발성 데이터를 보관한다. 또한 EEPROM(76)은 레지스터 설정들에 관한 다수의 사용자 설정 조합들을 보관하는데, 이는 각각의 요구되는 등록된 설정들로 직접 진입해야 하는 것보다 단일의 명령으로 디스플레이 드라이버(36)가 레지스터 설정들의 이러한 저장된 조합들 중의 어느 하나로 스위칭될 수 있도록 하기 위함이다. 디스플레이 드라이버(36)가 레지스터 설정들의 저장된 조합들 중의 어느 하나로 스위칭하기 위한 명령을 수신하는 때에, EEPROM(76)에 저장된 설정이 적당한 레지스터들(74)로 전송된다.

디스플레이 드라이버(36)는 버스 44 상의 데이터를 인터페이스하고 그 데이터를 아래에서 설명하는 바와 같이 처리하는 저속 직렬 인터페이스(LoSSI: low-speed serial interface. 78)를 가진다. 라인 46 상의 리셋 명령을 제외하고, 디스플레이 드라이버(36)는 그것의 모든 동작 명령들을 수신하고 LoSSI 인터페이스(78)를 통해 호스트 프로세서(30)로 데이터를 전송한다. 아래에서 좀 더 상세하게 설명되는 바와 같이, 디스플레이 드라이버(36)는 두 기본적인 동작 구성들, 즉, 명령 모드 및 레지스터 모드를 가진다. 명령 모드에서 동작하는 때에 LoSSI 인터페이스(78)에서 수신되는 명령들은 타이밍 및 제어 블럭(72)으로 전달되고, 레지스터 모드에서 동작하는 때에 레지스터 기록들이 선택된 레지스터들(74)에 대하여 행해진다.

LoSSI 인터페이스(78)는 디스플레이 드라이버(36)가 부분적 모드 또는 알파(alpha) 모드에 있는 때에 사용을 위한 이미지 데이터를 전달하는데 이용된다. 부분적 모드 또는 알파 모드는 아래에서 더 상세하게 설명된다. PM 데이터 패커(PM data packer. 80)는 LoSSI 인터페이스(78)로부터 부분적 메모리 데이터를 수신하고, 사용되지 않는 비트들의 데이터를 떼어내며(strip), 아래에서 더 상세하게 설명되는 바와 같이 나머지 데이터를 RAM(82)에게 전달한다. RAM에 저장된 이미지가 디스플레이되어야 하는 때에, 아래에서 상세하게 설명되는 바와 같이 부분적 메모리 데이터 포맷기(partial memory data formatter. 84)는 RAM에 저장된 데이터의 포맷 및 디스플레이 드라이버(36)의 동작 모드에 의거하여 데이터를 포맷한다.

버스 42 상의 클럭 타이밍 신호(Pclk) 및 데이터 인에이블 신호(DE)와 함께, 노멀 비디오 데이터는 버스 40을 통해 픽셀 데이터당 24 비트씩 디스플레이 드라이버(36)에 의해 수신될 수 있다. 대안적으로, 디스플레이 드라이버(36)는 라인 56 상의 MPL 링크 파워 다운 신호와 함께 3 와이어 고속 직렬 데이터 버스(54) 상의 MPL 규격에 따라 엔코딩된 노멀 비디오 데이터를 수신할 수 있다. 노멀 비디오 데이터를 수신하기 위해 디스플레이 드라이버(36)가 어떤 모드로 설정되는가는 도 2에서 라인 86에 의해 지시되는 바와 같이 디스플레이 보드(32) 상의 와이어 점퍼(wire jumper)에 의해 결정된다.

비디오 인터페이스(90)는 노멀 비디오 데이터를 수신하고, 비디오 데이터가 MPL 링크를 통해 전송되면 MPL 데이터를 디코딩하며, 유입되는 비디오 데이터가 18 또는 16 비트 픽셀 데이터이면 당업자에게 알려진 알고리즘에 따라 픽셀 데이터를 픽셀마다 24 비트로 변환한다. 그러면, 아래에서 더 상세하게 설명되는 바와 같이 DE 유입 신호에서 실질적으로 모든 잘못된 천이들(transition)이 정정되도록 하기 위해서, 디스플레이 드라이버(36)의 나머지 요소들을 위한 대체 DE 신호(substitute DE signal)를 생성하고 그러한 과정에서 DE 유입 신호를 기본적으로 디지털 필터링하는 DE 습득 블럭(DE learning block. 92)으로 24 비트 픽셀 데이터가 전달된다. 또한, DE 습득 블럭(92)은 오직 DE 신호 및 Pclk 신호만에 기초하여 대체 DE 신호를 생성하기 때문에, DE 습득 블럭(92)은 비디오 소스(video source)로부터 수평 동기(sync) 신호 또는 수직 동기 신호를 수신하지 않고 디스플레이 드라이버(36)가 동작하도록 하는 수직 블랭킹(blanking) 시간을 감지한다.

블럭 92에서의 DE 습득 프로세스 후에, 비디오 데이터는 48 비트 폭의 출력 버스를 필요로 하는 비디오 멀티플렉서 블럭(94)에 의해 병렬적으로 처리되는 2 픽셀들의 세트들(2-픽셀 세트들)로 멀티플렉싱된다(multiplexed). 이것은 픽셀 데이터가 유입되는 비디오의 데이터율(data rate)의 절반에서 처리될 수 있도록 한다. 그 결과, 하나의 논리 상태로부터 다른 논리 상태로의 천이들이 기본적으로 두 배로 길 수 있기 때문에, 디자인 레이아웃 요구사항들이 경감되고 디스플레이 드라이버(36)에 의해 소비되는 파워가 더 감소된다.

유입되는 데이터가 비디오 멀티플렉서(94)에 의해 2-픽셀 세트들로 조정된 후에, 각 픽셀의 24 비트 데이터는 18 비트 데이터로 변환된다. 유입되는 비디오 데이터가 픽셀당 24 비트이면, 24 비트 데이터는 업 스케일, 디더링 및/또는 절단 블럭(upscale, dithering and/or truncation block. 96)에 의해 각 컬러 채널 또는 서브 픽셀(적색, 녹색, 및 청색)의 2 LSB들(two least significant bits)을 디더링 또는 절단함으로써 18 비트로 변환될 수 있다.

디스플레이 드라이버(36)는 알파 블렌드 블럭(alpha blend block. 98)에서 비디오 데이터와 RAM(82)에 저장된 데이터를 조합할 수 있는 능력을 가지며, 그에 대해서는 아래에서 상세히 설명된다. 비디오 데이터와 RAM(82) 데이터를 혼합(blend)할 수 있는 능력을 가지는 것 외에도, 알파 블렌드 블럭(98)은 디스플레이 드라이버(36)가 각각의 유입되는 픽셀을 4 출력 픽셀들로 매핑(mapping)함으로써 유입되는 비디오의 사이즈(size)를 2 배로 하기 위한 비디오 업 스케일 모드(video upscale mode)에 있을 때에 또한 사용된다.

알파 블렌드 블럭(98)으로부터의 출력은 열 드라이버(column driver) 또는 출력 채널들(100)에 연결된다. 그것은 감마 기준(gamma reference. 102)과 조합되어 아날로그 그레이 레벨 전압들을 생성한다. 그 아날로그 그레이 레벨 전압들은 아래에서 상세하게 설명되는 바와 같이 버스 104를 통해 디스플레이(34)의 서브 픽셀들로 전달된다. LCD 타입의 디스플레이는 매우 일반적인 타입의 메트릭스 디스플레이이기 때문에, 과도하게 복잡한 설명을 피하기 위해서 아래의 설명은 LCD 타입의 디스플레이를 설명할 것이다. 그러나, 그 디스플레이 드라이버(36)는 다른 타입들의 메트릭스 디스플레이들에도 사용될 수 있음이 이해될 것이다.

산업에서 잘 알려진 바와 같이, LCD 디스플레이(34)는 폴리실리콘 트랜지스터들(미도시)의 메트릭스이다. 그것들은 그것들의 소스들[그래서, "소스 드라이버(source driver)"라는 용어가 있음]에서 아날로그 그레이 레벨 전압들을 수신하고, 일련의 순서에 따라 라인 단위로(line-by-line basis) 온 및 오프 게이팅된다(gated on and off). 이 신호들은 버스 106을 통해 타이밍 및 제어 블럭(72)으로 부터 디스플레이(34)로 전달된다. 산업에서 또한 잘 알려진 바와 같이, Vcom 전압은 도트 단위로(dot-by-dot basis), 라인 단위로(line-by-line basis), 또는 프레임 단위로(frame-by-frame basis) 액체 디스플레이 요소들(미도시)의 양단 전압 레벨을 조정하는데 사용된다. Vcom 전압은 Vcom 드라이버 블럭(108)에서 생성되며 버스 110을 통해 디스플레이(34)로 전달된다. Vcom 전압과 감마 기준 전압의 극성 스위칭을 동기화시키기 위해서, Vcom 전압의 현재 극성은 감마 기준(Gamma Reference. 102)으로 전달된다. 디스플레이(34)에 의해 요구되는 전원 전압들은 버스 112를 통해 디스플레이(34)로 전달된다.

- 디스플레이 드라이버(36) 및 MPL 엔코더(50)에서의 저속 직렬 인터페이스 프로토콜들.

일반적인 측면에서 디스플레이 드라이버(36)는 레지스터들(74)의 컨텐츠(contents)에 의해 제어되지만, 디스플레이 드라이버(36)는 저속 직렬 접속(44) 상으로 전송되는 트랜잭션(transaction)들에 의해 제어될 수도 있다. 그 트랜잭션들은 LoSSI 인터페이스(78)에 의해 직접 명령들로 또는 레지스터들(74)에 대한 기록들로 디코딩된다. 레지스터들(74)의 상태에 의거하여 또는 직접 명령에 응답하여, 디스플레이 드라이버(36)는 부분적 모드 데이터를 RAM(82)에 저장하거나 몇몇의 동작 모드들 중의 하나에 진입하거나 또는 저속 직렬 접속(44)를 통해 호스트 프로세서로 상태 데이터를 제공하는 것과 같은 다른 다양한 동작들을 실행한다.

이제 도 3을 참조한다. LoSSI 인터페이스 블럭(78)으로의 데이터의 흐름이 흐름도 120에서 보여진다. 도 3에서 보듯이, LoSSI 인터페이스 블럭(78)은 단계 122["인에이블된 칩 선택과 함께 저속 직렬 인터페이스 상에서 데이터가 수신되고 있는가?"]에서 유입되는 직렬 데이터를 감시한다. 직렬 데이터 버스가 3 와이어들(칩 선택 라인 없음)이면, 직렬 데이터는 항상 단계 124["직렬 데이터 디코더"]에서 디코딩된다. 직렬 데이터 접속이 4 와이어들(칩 선택 라인 있음)이면, 직렬 데이터가 LoSSI 인터페이스 블럭(78)에 의해 수신되는 때에 오직 칩 선택 라인이 디스플레이 드라이버(36)로 인에이블되는 경우에만 LoSSI 인터페이스 블럭은 직렬 데이터를 직렬 디코더 단계 124로 전달한다.

디스플레이 드라이버(36)는 두 상이한 프로토콜들, 즉, 직렬 주변 인터페이스(SPI: serial peripheral interface) 및 3-와이어 직렬 인터페이스(TSI: Three-Wire Serial Interface) 중의 하나에 따라 직렬 데이터를 수신할 수 있다. TSI는 기본적으로 SPI 프로토콜과 동일한 프로토콜이지만, 단일의 판독 또는 기록의 시작시에 추가적인 동기 비트(additional synchronization bit)를 가지며, 또한 다수의 기록 동작에서 연속적인 8 비트 데이터 블럭들 사이에 추가적인 1 비트를 가진다.

LoSSI 인터페이스는 디스플레이 드라이버(36)가 칩 선택 신호를 가지는 동일한 직렬 버스 44를 이용하여 다른 주변 디바이스에게도 전송될 수 있는 직렬 데이터를 수신하는 시스템에서 사용될 수 있다. 이 동작 모드에서, 디스플레이 드라이버(36)는 LoSSI 인터페이스(78)를 디스에이블(disable)하거나[잠그거나(lock)] LoSSI 인터페이스(78)를 인에이블(enable)하는[여는(unlock)] 데이터를 보관하는 LoSSI 잠김/열림 레지스터(locked/unlocked register)를 가진다. 디스플레이 드라 이버(36)로 직렬 데이터를 전송해야 하는 경우에 호스트 프로세서(30)는, 필요하다면 레지스터 블럭(74)의 LoSSI 잠김/열림 레지스터로 소정의 레지스터 기록 명령을 전송함으로써, LoSSI 인터페이스를 잠김에서 열림으로 스위칭한다. 반대로, 호스트 프로세서가 직렬 버스 44를 공유하는 다른 주변 디바이스로 직렬 데이터를 전송하려는 경우에 호스트 프로세서는, 필요하다면 다른 주변 디바이스와 통신하기 전에, LoSSI 인터페이스(78)를 잠가야 한다.

도 1b에 도시된 바와 같이, MPL 엔코더(50)는 동일한 직렬 버스 44를 디스플레이 드라이버(36)와 공유한다. 도 4는 버스 132 상의 24 RGB 라인들, 버스 134 상의 Pclk와 DE 인에이블, 및 라인 136 상의 MPL 파워 다운 신호를 수신하는 MPL 엔코더 회로(130)를 포함하는 MPL 엔코더(50)의 블럭도이다. MPL 엔코더(50)를 제어하기 위한 다양한 다른 제어 및 타이밍 신호들이 버스 138 상에 있고, 파워 및 접지가 버스 140 상에 있다. 도 1b에 도시된 바와 같이, MPL 엔코더(50)는, 다수의 라인 드라이버들 및 수신기들 142에 의해 디스플레이 드라이버(36)로 그리고 디스플레이 드라이버(36)로부터 신호들을 연결하는 3 와이어 버스 54와 MPL 파워 다운 라인 56을 통해서, 디스플레이 드라이버(36)로 접속된다. 또한, MPL 엔코더(50)는 3 또는 4 라인 저속 직렬 버스 44에 접속되는 엔코더 구성 직렬 인터페이스(encoder configuration serial interface. 144)를 포함한다. 제 4 라인(146)은 그 라인이 선택적인 라인이라는 것을 지시하는 대시 라인(dashed line)으로 도시되어 있다. 양방향 데이터 흐름을 위한 단일의 데이터 라인을 이용하는 것보다 제 4 라인(146)과 함께 별도의 데이터 인(in) 라인 및 데이터 아웃(out) 라인이 이용가 능하다. 엔코더 구성 직렬 인터페이스(144)는 MPL 엔코더(50)의 동작 파라미터들을 선택하기 위해서 MPL 엔코더 회로(130)에 의해 사용되는 레지스터들(148)에 연결된다.

호스트 프로세서(30)와 디스플레이 드라이버(36) 사이의 신호들이 플립 폰(flip phone)에서 힌지 접속(hinged connection)을 통과해야 하므로, 별도의 도선(conductor)들의 개수를 최소로 하는 것이 바람직하다. MPL 엔코더 데이터 및 3 와이어 저속 직렬 인터페이스의 사용은 별도의 도선들의 개수를 최소로 줄이는 것을 돕는다.

LoSSI 인터페이스(78)와 비슷하게 엔코더 구성 인터페이스(144)는 잠김 상태(locked state) 또는 열림 상태(unlocked state)에 있다. 잠김 상태는 레지스터들(148)에 열림 코드(unlock code)를 기록하기 위한 명령을 제외하고 모든 직렬 데이터가 무시되는 것을 의미한다. 열림 상태에서는, 칩 선택 라인(146)이 존재하고 그 칩 선택 라인(146)이 인에이블되면 모든 유입되는 직렬 데이터가 디코딩되고, 칩 선택 라인(146)이 존재하지 않으면 모든 유입되는 직렬 데이터가 항상 디코딩되어 처리된다. 간결함을 위해, 디스플레이 드라이버(36)를 위한 잠김 및 열림 제어 레지스터와 MPL 엔코더(50)는 동일한 어드레스를 가지며, 잠김/열림 코드는 호스트 프로세서가 제 1 잠김/열림 코드를 기록하도록 하는 레지스터들에서의 데이터이다. 제 1 잠김/열림 코드는 디스플레이 드라이버(36) 또는 MPL 엔코더(50) 중의 어느 하나를 열고(unlock) 또한 다른 직렬 인터페이스를 잠근다(lock). 본 발명의 일 실시예에서 두 직렬 인터페이스들 모두를 잠그는 잠김/열림 코드가 전송될 수도 있 다. 리셋 라인(46)이 활성화된 후에, 본 발명의 일 실시예에서 디스플레이 드라이버(36)는 열림 상태에 있을 것이고 MPL 엔코더(50)는 잠김 상태에 있을 것이다. 따라서, 디스플레이 드라이버(36)가 MPL 접속없이 사용되는 때에, LoSSI 인터페이스(78)는 열릴 것이고 저속 직렬 데이터 버스 44 상의 직렬 데이터를 처리할 준비를 갖추며, 호스트 프로세서(30)는 잠김/열림 레지스터에 열림 데이터를 기록해야 하지 않을 것이다.

도 3을 다시 참조한다. 단계 160["LoSSI 블럭이 잠겼는가?"]은 LoSSI 인터페이스(78)가 잠겼는지 잠기지 않았는지를 결정하고, 잠겼으면 그것이 열림 코드인지를 알기 위해 단계 162["데이터가 열림 레지스터 기록인가?"]에서 데이터가 검사된다. 데이터가 열림 코드가 아니면, LoSSI 인터페이스(78)는 직렬 데이터를 무시하고 직렬 데이터의 다음 세그먼트(next segment)를 기다린다. 데이터가 열림 코드이면, 단계 164["LoSSI 블럭을 연다(Unlock LoSSI block)"]에서 LoSSI 인터페이스(78)를 열기 위해 적당한 데이터가 잠김/열림 레지스터에 기록되고, 직렬 인터페이스(78)는 직렬 데이터의 다음 세그먼트를 기다린다.

LoSSI 인터페이스가 열렸으면, 단계 166["직렬 데이터가 RAM 데이터인가?"]에서 그것이 RAM(82)에 대한 기록인가를 결정하기 위해 직렬 데이터가 검사된다. 직렬 데이터가 RAM(82)에 대한 기록 명령이 아니면, 디스플레이 드라이버(36)가 명령 모드에 있는지 또는 레지스터 모드에 있는지에 의거하여 데이터가 명령 또는 레지스터 기록으로서 처리된다. 단계 168["디스플레이 드라이버가 명령 모드에 있는가?"]은 디스플레이 드라이버(36)가 두 모드들 중에서 어느 모드에 있는가를 결정 하고, 레지스터 모드이면 블럭 170["직렬 데이터를 어드레스된 레지스터에 놓는다(Place the serial data into the addressed register)"]에서 지시되는 바와 같이 데이터가 어드레스된 레지스터에 기록된다. 어드레스된 레지스터는 디스플레이 드라이버(36)에 대한 명령 모드 또는 레지스터 모드 구성 데이터를 저장하는 레지스터일 수 있다. 그 경우에, 직렬 데이터가 디스플레이 드라이버(36)를 명령 모드로 구성한다면, 디스플레이 드라이버(36)는 명령 모드로 스위칭될 것이고, LoSSI 인터페이스(78)는 직렬 데이터의 다음 세그먼트를 기다릴 것이다. 디스플레이 드라이버(36)가 명령 모드에 있으면, 단계 172["명령을 실행한다"]에서 명령이 실행된다. 디스플레이 드라이버(36)를 명령 모드로 스위칭하는 레지스터 기록과 비슷하게, 블럭 172에서 실행되고 있는 명령은 디스플레이 드라이버(36)를 레지스터 모드로 스위칭하기 위한 명령일 수 있다.

- RAM(82)으로의 부분적 메모리 이미지 데이터 전송.

LoSSI 인터페이스(78)로의 직렬 데이터가 RAM(82)에 기록되어야 하는 경우에, 데이터는 PM 데이터 패커(PM Data Packer)로 전송된다. PM 데이터 패커에서는 도 3의 단계 174["LoSSI 데이터의 포맷에 따라 입력 데이터를 분석하고 분석된 데이터를 RAM에 저장한다"]에서 직렬 데이터에서의 RAM 데이터의 포맷에 의거하여 직렬 데이터가 분석되어(parsed) RAM(82)으로 전송된다. 도 5는 직렬 데이터의 각 워드(word)에서 RAM 데이터의 5가지 상이한 구성들을 도시한다. 도 5에서 왼쪽 비트는 LoSSI 인터페이스(78)에 도달하기 위한 제 1 직렬 비트이다. 5가지 구성들은 픽 셀당 1-비트의 구성 180, 픽셀당 3-비트의 규격 구성 182, 픽셀당 3-비트의 효율적 패킹 구성 184, 픽셀당 12-비트의 구성 186, 및 픽셀당 18-비트의 구성 188이다. RAM(82)이 구성 180에 도시된 픽셀당 1-비트의 데이터로 채워져야 하는 때에, 처음 2 비트들은 무시되고 다음의 6 비트들이 6 픽셀들에 대한 데이터이다. RAM(82)이 픽셀당 3-비트의 데이터로 로딩되어야(loaded) 하는 때에, 픽셀 데이터는 두 구성들, 즉, 구성 182 및 효율적 패킹 구성 184 중의 어느 하나의 구성으로 디스플레이 드라이버(36)에 전송될 수 있다. 구성 182에서는 각각의 직렬 데이터 워드가 2 픽셀들에 대한 데이터를 보관한다. 효율적 패킹 구성 184에서는 3 직렬 데이터 워드들이 8 픽셀들에 대한 픽셀 데이터를 제공한다. 따라서, 효율적 패킹 구성은 구성 182보다 각각의 3 직렬 데이터 워드들마다 8 대 6의 비율로 픽셀당 3-비트의 데이터를 RAM(82)으로 더 빠르게 전송함을 제공한다. 데이터의 이러한 빠른 전송은 부분적 메모리 이미지가 더 빠르게 업데이트되도록 한다. 이것은 부분적 메모리 이미지가 3-비트 픽셀들을 RAM(82)에 놓는데 구성 182가 사용되는 경우보다 더 생동감있는(more animated) 것으로 인식되도록 할 수 있다. 픽셀당 12-비트의 구성 186은 12-비트 픽셀들을 RAM(82)에 로딩하기 위해 2 직렬 워드들을 사용하며, 픽셀당 18-비트의 구성 188은 18-비트 픽셀들을 RAM(82)에 로딩하기 위해 3 직렬 워드들을 사용한다.

- RAM(82)으로부터의 판독율(read rate).

도 6은 RAM(82)으로부터 출력 채널들(100)로의 부분적 메모리 데이터의 전송 및 비디오 입력 라인들(40, 42, 54, 및 56)로부터 출력 채널들(100)로의 비디오 또는 노멀 RGB 데이터의 전송을 나타내는 흐름도(200)이다. RAM(82)으로부터 출력 채널들(100)로의 픽셀 데이터의 흐름은 도 6의 왼편에 있다. 단계 202["디스플레이 드라이버가 부분적 모드에 있는가 또는 알파 모드에 있는가?"]에 지시된 바와 같이 디스플레이 드라이버(36)가 부분적 모드[RAM(82)에 있는 이미지가 디스플레이되어야 한다는 것을 의미함]에 있는지 또는 알파 모드[RAM(82)에 있는 이미지가 노멀 비디오 데이터와 조합되어야 한다는 것을 의미함]에 있는지에 대한 결정으로부터 시작된다. 디스플레이 드라이버(36)가 부분적 모드 또는 알파 모드에 있으면, 단계 204["RAM에 저장된 데이터의 포맷 및 디스플레이 드라이버가 노멀(normal) 파워에 있는지 또는 로우(low) 파워에 있는지에 의해 결정되는 비율로 데이터를 RAM으로부터 판독한다"]에 지시된 바와 같이 부분적 모드 구성들에 의존하는 일정한 비율로 부분적 이미지 데이터가 RAM(82)으로부터 판독된다. 부분적 모드 구성들은 디스플레이 드라이버(36)가 알파 모드에 있는지 또는 알파 모드에 있지 않은지를 포함한다. 알파 모드에 있는 경우에 RAM(82)으로부터 데이터를 판독하는 타이밍은 Pclk에 의해 설정된다. 알파 모드에 있지 않은 경우에 디스플레이 드라이버(36)의 타이밍은 대략 13.0MHz의 주파수를 가지는 내부의 발진기에 의해 설정된다. RAM 판독율(read rate)에 영향을 미치는 다른 부분적 모드 구성들은 부분적 모드 동작이 노멀 파워에 있는지 또는 로우 파워에 있는지와 이미지의 사이즈에서 2배 증가되도록 이미지가 업 스케일(upscale)되어야 하는지이다. 이러한 다른 부분적 모드 구성들은 아래에서 더 상세하게 설명된다.

- 로우 파워 부분적 모드.

도 6의 흐름도에서 부분적 모드가 노멀 파워 모드에 있는지 또는 부분적 모드에 있는지에 대한 결정이 단계 206["로우 파워 모드인가?"]에서 행해진다. 노멀 파워 모드에 있으면, 단계 208["필요하다면, 2-픽셀 그룹들을 형성하기 위해 데이터를 두 18 비트 픽셀들의 세트들로 포맷한다"]에서 RAM(82) 데이터는 필요하다면 LSB(least significant bit) 위치들에 zero들을 놓음으로써 18-비트 픽셀들로 포맷된다. RAM(82)에 있는 데이터가 픽셀당 1-비트 또는 픽셀당 3-비트인 경우에만 호스트 프로세서(30)에 의해 선택될 수 있는 로우 파워 모드에 있으면, 부분적 모드 발진기 클럭(미도시)이 4 분주(divided by 4)되어 디스플레이 드라이버(36)에 의해 소비되는 파워가 기본적으로 노멀 파워의 1/4로 감소되도록 하면서, 출력 채널들(100)로 전송되는 각각의 18-비트 데이터는 4 픽셀들에 대한 데이터를 가질 것이다. 디스플레이 드라이버(36)가 로우 파워 모드에 있는 때에, 단계 210["동일한 36 비트들을 사용하여 네 개의 2-픽셀 그룹들이 한번에 로딩되도록 어드레스 라인들을 제 1 라인 래치로 설정한다"]에 지시된 바와 같이, 18-비트 픽셀들의 두 세트들은 한번에 출력 채널들(100)로 전송되고, 8 픽셀들에 대한 데이터는 한번에 출력 채널들(100)의 4 래치(latch)들로 전송된다. 용어 "제 1 행의 래치들(First Row of Latchs)"은 이 출원에 대한 첨부물 B에서 도시되고 설명된 행의 래치들(110)을 가리킨다.

- 부분적 업 스케일 모드.

도 6에 도시된 바와 같이, 부분적 모드가 노멀 파워 모드에 있으면 부분적 메모리 RAM(82) 데이터는 단계 212["PM 데이터를 업 스케일?"]에서 업 스케일될 수 있다. 업 스케일 모드에서 각각의 픽셀이 인접 열(adjacent column)에 그리고 인접 라인(adjacent line)에 복사되기 때문에, 단계 214["두 픽셀들 모두가 동일한 데이터 값을 가지도록 제 1 라인 래치를 로딩한다"]에서 지시된 바와 같이 2-픽셀 데이터의 세트들 또는 36 픽셀 비트들이 두 픽셀 위치들 모두를 채우기 위해 복사된 1 픽셀에 대한 데이터로 구성되도록 열 래치(column latch)들로의 데이터의 로딩이 수정된다. 또한, 디스플레이의 두 인접 라인들에 동일한 픽셀 데이터를 제공하기 위해서, 단계 216["모든 2 라인들 출력마다 제 1 라인 래치를 한번 로딩한다(Load the first line latch once for every 2 lines output)"]에서 디스플레이의 모든 다른 라인이 기록된 후에 제 1 라인 래치가 로딩된다. 부분적 모드가 로우 파워 모드에 있든지 또는 업 스케일 모드에 있든지, 결과적인 부분적 데이터는 노멀 파워 부분적 데이터를 노멀 비디오 데이터와 혼합(blend)하거나 혼합하지 않는 알파 블렌드 블럭(Alpha blend. 218)으로 전달되고, 단계 220["픽셀 데이터를 소스 드라이버들로 전송한다"]에서 지시된 바와 같이 결과적인 데이터는 소스 드라이버들(100)로 전달된다. 2 픽셀 데이터가 출력 채널들(100)에 기록된 후에, 디스플레이 드라이버(36)는 도 6의 단계 222["부분적 모드에 있는가?"]에서 결정되는 바와 같이 디스플레이 드라이버(36)가 부분적 모드에 있는지 또는 노멀 모드에 있는지에 의거하여 그 사이클을 다시 시작한다.

- 노멀 비디오 모드.

노멀 비디오 모드에서는 데이터가 단계 230["디스플레이 드라이버가 RGB 비디오 모드에 있는가?"]에서 RGB 24 비트 비디오로서 또는 단계 232["디스플레이 드라이버가 MPL 모드에 있는가?"]에서 MPL 비디오로서 디스플레이 드라이버(36)로 각각 입력된다. 수신되는 노멀 비디오 데이터가 RGB 24 비트 데이터이면, 단계 234["모든 비-24 비트 입력 데이터를 24 비트/픽셀로 변환하고, DE를 지연 및 동기화한다"]에서, 그 데이터는 필요하다면 그것이 24 비트 픽셀들로 포맷되는 비디오 인터페이스(90)로 직접적으로 전송되고, DE 펄스는 지연되며, DE 펄스에서의 천이들은 Pclk와 동기화된다. 수신되는 노멀 비디오 데이터가 MPL 데이터이면, 그것은 단계 236["MPL 데이터를 디코딩한다"]에서 병렬 데이터로 디코딩된다. 노멀 비디오 데이터가 단계 234에서 프로세스들에 의해 정규화된(normalized) 후에, 노멀 비디오 데이터는 DE 습득(92)으로 전달되며 단계 238["DE 입력에서 관계없는 천이(extraneous transition)들을 제거한다"]에 지시된 바와 같이 디지털 필터링된다. DE 습득 블럭의 동작은 아래의 DE 습득 섹션에서 설명된다.

노멀 비디오 데이터가 DE 습득 블럭(92)를 통과한 후에, 도 6에서의 단계 240["2 픽셀들의 그룹을 형성하기 위해 버스 폭(bus width)을 두 배로 한다"]에서 두 노멀 비디오 픽셀들이 도 2에서의 비디오 멀티플렉싱 블럭(94)에서 36 비트의 병렬 데이터로 조정된다. 결과적인 비디오 데이터는 업 스케일, 디더링 및/또는 절단 블럭(96)으로 전달된다. 업 스케일, 디더링 및/또는 절단 블럭(96)에서는 비디 오 데이터가 업 스케일되어야 하는가에 대한 결정이 단계 242["비디오 데이터를 업 스케일하는가?"]에서 행해진다. 노멀 비디오가 업 스케일되어야 하지 않으면, 노멀 모드 프로세싱의 나머지에서의 이용을 위해 단계 244["노멀 모드 동작들의 나머지에서의 이용을 위해 PCLK 주기를 두 배로 확장한다"]에서 Pclk 주파수가 2 분주된다(divided by 2). 노멀 비디오 데이터가 업 스케일되어야 하면, 단계 246["동일한 36 비트들을 사용하여 두 개의 2-픽셀 그룹들이 한번에 로딩되도록 어드레스 라인들을 제 1 라인 래치로 설정한다"]에서, 병렬적으로 처리되고 있는 픽셀들의 두 세트들 각각이 동일하도록 각각의 24 비트 픽셀이 복사된다. 그러면 단계 248["1 입력 비디오 라인마다 두 출력 라인들이 기록되도록 디스플레이 라인 타이밍을 설정한다"]에서 비디오의 각 1 라인마다 두 출력 라인들이 기록되도록 라인 타이밍이 조정된다.

픽셀당 24 비트가 픽셀당 18 비트로 디더링되어야 하는가 아니면 각 서브 픽셀의 마지막 두 비트들이 절단되어야(truncated) 하는가에 대한 결정이 단계 250["디더링 모드(dither mode)가 인에이블되었나?"]에서 행해진다. 적용가능하다면 24 비트 데이터의 디더링이 단계 252["24 비트 데이터를 18 비트 데이터로 디더링한다"]에서 실행되고, 그렇지 않으면 24 비트 데이터는 단계 254["각 서브 픽셀의 마지막 두 비트들을 절단한다"]에서 절단된다. 그러면 단계 218에서 결과적인 픽셀당 18-비트의 데이터가 도 2에서의 알파 블렌드 블럭(98)으로 전달된다.

- DE 습득(DE Learning).

DE 습득 블럭(92)에서 DE 신호가 로우(low)인 Pclk 주기들의 개수가 각 DE 펄스 동안에 카운팅되고, 두 연속적인 카운트들이 동일하면 그 카운트는 습득된 DE 로우 카운트(Learned DE Low count)로 라벨링된다(labeled). 이 카운트는, 서로 동일하지만 이전의 습득된 DE 로우 카운트와는 상이한 후속하는 두 연속적인 DE 로우 카운트들이 있을 때까지 변하지 않는다. 동일한 주요 구조(principal)가 DE 주기에도 적용된다. 즉, DE 신호의 연속적인 하강 에지들 사이의 Pclk 주기들의 개수가 카운팅되고, 두 연속적인 DE 주기 카운트들이 동일하면 그 카운트가 습득된 DE 주기 카운트가 된다. 습득된 DE 로우 카운트 및 습득된 DE 주기 카운트를 생성함에 있어서 DE 로우 시간 또는 DE 주기에서의 한 번의 변동은 각각 습득된 DE 로우 카운트 또는 습득된 DE 주기 카운트를 변화시키지 않을 것이다. DE 펄스들은 디스플레이의 수직 블랭킹 주기(vertical blanking period) 동안에 존재하지 않고, 수직 블랭킹 주기의 시작시에 DE 펄스들의 부존재 및 DE 펄스들이 존재하다가 그들이 다시 나타날 때까지 부존재한 총 시간을 감지함으로써, 유효한 라인들의 개수 및 총 라인들의 개수가 습득될 수 있다.

도 7은 디지털 필터링된 DE 신호를 제공하기 위한 도 7에서의 원 A 및 원 B 사이의 DE 습득 프로세스에 대한 흐름도 240이다. 도 8에 도시된 바와 같이, 습득된 DE 로우 카운트 및 습득된 DE 주기 카운트는 제 1 DE 펄스들이 도 2에서의 DE 습득 블럭(92)으로 입력되는 때에 시작된다. 습득된 유효 라인들 및 습득된 총 라인들에 대한 습득은 습득된 DE 로우 카운트 및 습득된 DE 주기 카운트가 nonzero인 후에만 시작된다. 도 7에서 DE 신호의 로우 펄스 동안에 Pclk 주기들의 개수는 단 계 242["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 상승한 후에 하나의 pclk 주기를 종료하는 DE 로우 펄스에서 pclk 주기들을 카운팅한다"] 및 단계 244["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 상승한 후에 하나의 pclk 주기를 종료하는 다음의 DE 로우 펄스에서 pclk 주기들을 카운팅한다"]에서 두 번 카운팅되고, 그 두 카운트들이 단계 246["두 카운트들이 동인한가?"]에서 비교된다. 그 두 카운트들이 동일하면 습득된 DE 로우 카운트가 단계 ["DE 습득된 로우 카운트를 마지막 카운트로 설정한다"]에서 마지막 카운트로 설정된다. 그 두 카운트들이 상이하면, 추가적인 카운트가 단계 244에서 행해지고 마지막 카운트와 비교된다. 이 프로세스는 두 연속적인 카운트들이 동일하고 습득된 DE 로우 카운트가 설정될 때까지 계속된다. 카운트가 설정된 후에, 다음의 DE 펄스 동안에 DE 펄스의 로우 상태 동안의 Pclk 주기들의 개수가 단계 250["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 상승한 후에 하나의 pclk 주기를 종료하는 다음의 DE 로우 펄스에서 pclk 주기들을 카운팅한다"]에서 카운팅되고, 마지막 두 카운트들이 동일하면 단계 252["마지막 두 카운트들이 동일한가?"]에서 마지막 습득된 DE 로우 카운트가 마지막 카운트로 설정된다. 두 카운트들이 동일하지 않으면, 다음 DE 신호의 로우 상태 동안의 Pclk 주기들의 개수가 블럭 250에 지시된 바와 같이 카운팅되어 단계 252에서 마지막 카운트와 비교된다. 따라서 서로 동일하지만 현재의 습득된 DE 로우 카운트와는 상이한 두 연속적인 카운트들이 있지 않으면 습득된 DE 로우 카운트는 변하지 않는다. 이 프로세스는 DE 로우 펄스 시간을 디지털 필터링할 뿐만 아니라 디스플레이 드라이버(36)가 상이한 로우 펄스 시간을 갖춘 새로운 DE 신호로 조정하도록 한다. 반대로, 두 연속적인 DE 로우 펄스 시간들 동안에 동일하게 두 글리치들(two glitches)이 있으면, 습득된 DE 로우 카운트는 잘못 변할 것이지만 두 글리치 프리 DE 로우 펄스들(two glitch free DE low pulses)이 행(row)에서 발생하는 때에 정정될 것이다. 일 실시예에서 디스플레이 드라이버(36)는 1 초 동안에 60 번 디스플레이를 리프레쉬하기 때문에, 한 번의 글리치는 디스플레이되는 이미지에서 인식가능한 변화를 실질적으로 초래하지 않을 것이다.

습득된 DE 주기 카운트는 습득된 DE 로우 카운트가 계산되는 것과 동일한 방식으로 계산된다. 따라서 단계 254["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 다시 하강한 후에 하나의 pclk 주기를 종료하는 DE 주기에서 pclk 주기들을 카운팅한다"], 단계 256["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 다시 하강한 후에 하나의 pclk 주기를 종료하는 다음의 DE 주기에서 pclk 주기들을 카운팅한다"], 단계 258["두 카운트들이 동일한가?"], 단계 260["DE 습득된 주기 카운트를 마지막 카운트로 설정한다"], 및 단계 262["마지막 두 카운트들이 동일한가?"]에서의 프로세스들은 각각 단계 242, 단계 244, 단계 246, 단계 248, 및 단계 252에서의 프로세스들의 DE 주기 대응물(counterpart)들이다. 단계 264["DE가 하강한 후에 하나의 pclk 주기를 시작하고 DE가 다시 하강한 후에 하나의 pclk 주기를 종료하는 다음의 DE 주기에서 pclk 주기들을 카운팅하고, 그 카운트 동안의 pclk 주기들의 작동 카운트(running count)인 습득된 X 카운트 수(learned X count number)를 제공한다"]에 제시된 프로세스는 단계 250에서의 프로세스의 DE 주기 대응물을 실행하며, 더하여 주기 카운트 동안에 Pclk 주기들의 작동 카운트를 생성한 다. 이 작동 카운트는 수직 블랭킹 주기의 시작을 지시하며 DE 펄스가 없을 때를 결정하는데 이용된다.

도 8은 습득된 DE 로우 카운트, 습득된 DE 주기 카운트, 습득된 유효 라인들 카운트, 및 습득된 총 라인들 카운트를 결정하는데 이용되는 관련 신호들의 타이밍도이다. 여기 실시예에서는 대칭적인 Pclk가 도 8의 상단에 보여진다. Pclk 아래에는 도 1a에서의 라인 46으로부터 reset_n으로 라벨링된 리셋 신호가 있다. 리셋 신호 아래에는 라벨 de_d2에 의해 지시된 바와 같이 2 DE 신호 주기들만큼 지연된 버스 42 상의 DE 신호가 있다. 본 발명을 더 쉽게 설명하기 위해서, DE 신호에서 로우 펄스들의 상대적 길이 및 하이 펄스들의 상대적 길이가 도 8에서는 왜곡되었다. 전형적으로, 수평 블랭킹 주기인 로우 펄스의 폭은 하이 펄스의 폭의 5%보다 더 좁다. de_d2의 하강 에지는 de_d2의 하강 에지 상에서 시작하는 하강 에지 신호 de_fe를 생성하는데 이용된다. 하강 에지 신호 de_fe의 폭은 1 Pclk 주기와 같다. 비슷하게, de_d2의 상승 에지는 de_d2의 상승 에지 상에서 시작하는 상승 에지 신호 de_re를 생성하는데 이용된다. 상승 에지 신호 de_re의 폭도 1 Pclk 주기와 같다. de_re 펄스 신호 아래에는 de_cnt로 라벨링된 카운터가 있다. 카운터 de_cnt는 리셋이 하이로 천이되어 비활성화된 후 de_fe의 다음 하강 에지 후에 시작하고, 그 카운트는 de_fe의 다음 하강 에지[그 포인트에서 그것은 "1" 카운트로 리셋되어 카운트를 다시 시작함]까지 각 Pclk 주기마다 증가한다.

last_de_low로 라벨링된 라인에는, 디스플레이 드라이버(36)가 리셋으로부터 나온 후에 시작되며 de_fe의 하강 에지로부터 de_re의 다음 하강 에지까지 카운팅 된 Pclk 주기들의 개수가 있다. 도 7에 도시된 바와 같이 last_de_low의 제 1 카운트는 2이고, 다음의 DE 로우 펄스에 대해서도 동일하다. 그 결과 제 2 last_de_low 카운트 후에 learned_de_low가 0으로부터 2로 변한다. 비슷하게, last_de_per는 디스플레이 드라이버(36)가 리셋으로부터 나온 후에 de_fe의 제 1 하강 에지에서 카운팅을 시작하고, de_fe의 다음 하강 에지[그 포인트에서 last_de_per 카운트가 다시 시작됨]에서 카운팅을 중단한다. 서로 동일한 두 연속적인 카운트들 후에, learned_de_per는 last_de_per의 마지막 카운트로 설정된다. 습득된 DE 로우 카운트가 O이 아니고 습득된 DE 주기 카운트가 O이 아닌 후에, learned_x_cnt 카운터는 de_fe의 다음 하강 에지에서 카운팅을 시작하고, learned_de_cnt가 습득된 DE 주기 카운트와 동일한 카운트에 도달한 후에 de_fe의 다음 하강 에지 상에서 다시 카운팅(recounting)을 시작한다.

도 8에서 보듯이 DE 신호에는 3 개의 에러들(참조 번호 270, 272, 및 274)이 있다. 그 대시 라인들(dashed lines)은 옳은 DE 신호가 어떠해야 하는가를 보여준다. 이 에러들 각각은 도 8에 도시된 바와 같이 de_cnt, DE 로우 카운트, 및 DE 주기 카운트를 변화시킨다. 그러나, 이 에러들의 어느 것도 동일한 카운트를 가지는 두 연속적인 잘못된 de_cnt를 생성하지 않기 때문에, 동일한 카운트를 가지는 두 연속적인 잘못된 DE 로우 카운트들 또는 동일한 카운트를 가지는 두 연속적인 잘못된 DE 주기 카운트들, learned_x_cnt, 습득된 DE 로우 카운트, 및 습득된 DE 주기 카운트들은 변하지 않으며, 이 3 개의 에러들은 디스플레이 드라이버(36)의 나머지 요소들에 의해 사용되는 생성된 DE 신호로부터 제거된다.

도 9는 전체 프레임의 타이밍도이며, 본 발명에 대한 이해를 촉진하기 위해 8 DE 주기들 동안 지속되는 것을 보여준다. 실제로, 각각의 DE 주기는 디스플레이(34)에 기록되는 한 행(one row)에 상응하기 때문에, 각 프레임에서의 DE 주기들의 개수는 더 많고 보통 수백에 이른다. 대시 라인들로 도시된 DE 펄스들 276은 각 프레임에서의 수직 블랭킹 주기를 지시한다.

도 9와 함께 다시 도 7을 참조한다. 단계 280["습득된 DE 로우 펄스 카운트 및 습득된 DE 주기 카운트 양쪽 모두가 0보다 큰가?"]은 습득된 DE 로우 카운트 및 습득된 DE 주기 카운트 양쪽 모두가 nonzero일 때까지 습득된 유효 라인들 및 습득된 총 라인들을 결정하기 위한 프로세스가 시작되지 않는다는 것을 보여준다. 디스플레이 드라이버(36)가 리셋되는 때에 습득된 DE 로우 카운트 및 습득된 DE 주기 카운트는 zero로 설정된다. 그 조건이 충족된 후에 수직 블랭킹 라인들의 개수가 단계 282["수직 블랭킹 라인들의 개수를 카운팅한다"] 및 단계 284["다음의 DE 주기에서 2 pclk들 동안에 DE가 하이(high)인가?"]에서 카운팅된다. 단계 284는 또한 제 1 유효 라인을 찾는다. 라인 카운터는 단계 286["라인 카운터를 1로 설정한다"]에서 1로 설정되고, 수직 블랭킹의 제 1 DE 주기를 찾기 위해 단계 288["다음의 DE 주기에서 2 pclk들 동안에 DE가 하이인가?"] 및 단계 290["라인 카운터를 증가시킨다"]에서 테스트가 행해진다. 그러면 단계 292["유효 라인들이 두 번 카운팅되었는가?"]는 현재의 라인 카운트가 제 1 유효 라인 카운트인지를 결정한다. 그러하지 않으면, 습득된 유효 라인 카운트는 단계 294["습득된 유효 라인들을 마지막 유효 라인 카운트로 설정한다"]에서 현재의 라인 카운트로 설정되고, 단계 296["습득된 총 라인들을 습득된 유효 라인 카운트와 수직 블랭킹 라인들의 개수의 합으로 설정한다"]에서 습득된 총 라인 카운트는 현재의 라인 카운트와 단계 282 및 단계 284에서 결정된 수직 블랭킹 라인들의 개수의 합으로 설정된다. 그 다음에 단계 298["카운터를 증가시킨다"] 및 단계 300["다음의 DE 주기에서 2 pclk들 동안에 DE가 하이인가?"]에서 제 1 라인이 찾아진다. 단계 302["총 라인들이 두 번 카운팅되었는가?"]는 총 라인들이 두 번 카운팅되었는가를 결정하고, 그러하지 않으면 동작은 단계 286으로 이동한다. 총 라인들이 두 번 카운팅되었으면, 두 카운트들이 동일한지를 결정하기 위해 단계 304["마지막 두 총 라인 카운트들이 동일한가?"]에서 두 카운트들이 비교되고, 그러하지 않으면 동작은 다시 단계 286으로 이동한다. 두 카운트들이 동일하면, 단계 306["습득된 총 라인들을 마지막 총 라인 카운트로 설정한다"]에서 습득된 총 라인들 카운트는 마지막 라인 카운트로 설정되고, 동작은 단계 286으로 복귀한다. 단계 292에서 테스트가 유효 라인들이 두 번 카운팅되었다고 결정하면, 두 카운트들이 동일한지를 결정하기 위해 단계 308["마지막 두 유효 라인 카운트들이 동일한가?"]에서 두 카운트들이 비교되고, 그러하지 않으면 동작은 다시 단계 298로 이동한다. 두 카운트들이 동일하면, 단계 310["습득된 유효 라인들을 마지막 유효 라인 카운트로 설정한다"]에서 습득된 유효 라인들 카운트는 마지막 라인 카운트로 설정되고, 동작은 단계 286으로 복귀한다. 동작없음(NOOP: no operation) 단계들(312, 314, 및 316)은 DE 습득 절차의 프로세싱 흐름을 옳게 보여주기 위해 사용된 흐름도의 도구들이다.

습득된 DE 로우 카운트 또는 습득된 DE 주기 카운트가 DE 습득 프로세스[디 스플레이 드라이버(36)가 리셋 상태 또는 슬립(sleep) 상태에 있지 않다면 계속적으로 동작함] 동안에 변하면, DE 습득 프로세스는 다시 시작된다.

- 알파 블렌딩(Alpha Blending).

도 10은 도 2에서의 알파 블렌드 블럭(98)의 동작을 보여주는 프로세스 흐름도 320이다. 도 10에 도시된 바와 같이, 로우 파워 모드는 블렌딩 RAM(82) 데이터 및 노멀 비디오 데이터와 양립하지 않기 때문에, 디스플레이 드라이버(36)가 단계 322["로우 파워 모드에 있는가?"]에서 로우 파워 모드에 있으면, 원 C의 부분적 모드 데이터는 알파 블렌드 블럭(98)의 원 E의 출력으로 전달된다. 다음으로 단계 324["알파 블렌드 모드에 있는가?"]에서 디스플레이 드라이버(36)가 알파 블렌드 모드에 있는가에 대한 결정이 행해지고, 그러하지 않으면 부분적 모드 데이터는 원 E의 출력으로 전달된다. 다음으로 단계 326["노멀 비디오 2-픽셀 세트가 규정된 부분적 윈도우 밖에 있는가?"]에서 노멀 2-픽셀 세트가 규정된 부분적 윈도우 밖에 있는가에 대한 결정이 행해진다. 그러하면, 부분적 모드 데이터는 규정된 부분적 윈도우 안에 있는 노멀 2-픽셀 세트가 곧 처리될 때까지 보관된다. 규정된 부분적 메모리는 행(row)들을 시작 및 종료하는 부분적 메모리와 열(column)들을 시작 및 종료하는 부분적 메모리에 의해 규정된다. 그것들은 호스트 프로세서(30)가 변화시킬 수 있는 레지스터들에서 부분적 메모리 윈도우를 디스플레이(34) 상의 원하는 위치에 놓도록 설정된다. 디스플레이되는 노멀 픽셀 데이터가 적어도 부분적으로 규정된 부분적 윈도우에 있으면, 2-픽셀 세트의 각 픽셀은 알파 블렌드 블럭(98)의 출력 원 E를 통해 출력 채널들(100)로 전달되기 전에 별도로 병렬적으로 처리된 후 재조합된다.

존재한다면 노멀 비디오 데이터는 원 D에서 알파 블렌드 흐름도 320에 진입한다. 단계 328["알파 블렌드 모드에 있는가?"]에서 디스플레이 드라이버(36)가 알파 모드에 있는가에 대한 결정이 행해진다. 그러하지 않으면 노멀 비디오 데이터는 직접적으로 원 E의 출력으로 전달된다. 디스플레이 드라이버(36)가 알파 블렌드 모드에 있으면, 단계 340["노멀 비디오 2-픽셀 세트가 규정된 부분적 윈도우 밖에 있는가?"]에서 노멀 비디오 2-픽셀 세트가 규정된 부분적 윈도우 밖에 있는가에 대한 결정이 행해진다. 그러하면, 노멀 비디오 2-픽셀 세트는 원 E의 출력으로 전달된다.

2-픽셀 세트에서 두 픽셀들 각각은 별도로 동시에 동일한 방식으로 혼합된다(blended). 단계 342["디스플레이 드라이버가 투명(transparent) 모드에 있으며 PM 2-픽셀 세트의 제 1 픽셀이 0인가?"]에서 디스플레이 드라이버(36)가 투명 모드에 있는가 그리고 투명 모드에 있으면 부분적 메모리 픽셀 데이터가 모두 zero인가(즉, 3 서브 픽셀 데이터 각각이 모두 zero인가)를 결정하기 위해 부분적 메모리 픽셀이 검사된다. 두 조건들 모두가 충족되면, 부분적 메모리 픽셀은 단계 344["제 1 PM 픽셀을 무시한다"]에서 무시된다. 이 조건들 중의 하나가 충족되지 않으면, 부분적 메모리 픽셀의 개별적인 서브 픽셀들은 스케일 다운된다(scaled down). 필요하다면, 당업계에서 잘 알려진 방법들에 의해 단계 346["블렌드 레벨(blend level)에 따라 2-픽셀 세트의 제 1 픽셀의 서브 픽셀 데이터를 산술적으로 나눈 다"]에서 그들 수치(numerical value)의 75%, 50%, 25%, 또는 0%(모두 zero로 설정함)로 스케일 다운된다. 이 프로세스의 노멀 비디오 대응물(counterpart)에서는, 단계 348["디스플레이 드라이버가 투명 모드에 있으며 PM 2-픽셀 세트의 제 1 픽셀이 0인가?"]에서 디스플레이 드라이버(36)가 투명 모드에 있는가 그리고 투명 모드에 있으면 부분적 메모리 픽셀 데이터가 모두 zero인가(즉, 3 서브 픽셀 데이터 각각이 모두 zero인가)를 결정하기 위해 부분적 메모리 픽셀이 검사된다. 두 조건들 모두가 충족되면, 단계 350["제 1 비디오 픽셀을 재구성된 2-픽셀 그룹의 제 1 픽셀 위치에 놓는다"]에서 노멀 비디오 제 1 픽셀은 형성될 수정 2-픽셀 세트의 제 1 픽셀 위치에 놓인다. 이 조건들 중의 하나가 충족되지 않으면, 노멀 비디오 픽셀의 개별적인 서브 픽셀들은 스케일 다운된다. 필요하다면, 단계 352["블렌드 레벨에 따라 2-픽셀 세트의 제 1 픽셀의 서브 픽셀 데이터를 산술적으로 나눈다"]에서 그들 수치의 0%, 25%, 50%, 또는 75%로 스케일 다운되고, 단계 354["산술적으로 서브 픽셀 데이터를 함께 더한다"]에서 스케일된 부분적 메모리 서브 픽셀들 및 스케일된 노멀 비디오 서브 픽셀들이 함께 더해진다. 단계 356["제 1 혼합된 픽셀을 재구성된 2-픽셀 그룹의 제 1 픽셀 위치에 놓는다"]에서 혼합된(blended) 픽셀은 형성될 수정 2-픽셀 세트의 제 1 픽셀 위치에 놓인다.

부분적 메모리 데이터 및 노멀 비디오 데이터의 유입되는 2-픽셀 세트의 제 2 픽셀은 2-픽셀 세트의 제 1 픽셀과 동일한 방식으로 단계 362["디스플레이 드라이버가 투명 모드에 있으며 PM 2-픽셀 세트의 제 2 픽셀이 0인가?"], 단계 364["제 2 PM 픽셀을 무시한다"], 단계 366["블렌드 레벨에 따라 2-픽셀 세트의 제 2 픽셀 의 서브 픽셀 데이터를 산술적으로 나눈다"], 단계 368["디스플레이 드라이버가 투명 모드에 있으며 PM 2-픽셀 세트의 제 2 픽셀이 0인가?"], 단계 370["제 2 비디오 픽셀을 재구성된 2-픽셀 그룹의 제 2 픽셀 위치에 놓는다"], 단계 372["블렌드 레벨에 따라 2-픽셀 세트의 제 2 픽셀의 서브 픽셀 데이터를 산술적으로 나눈다"], 단계 374["산술적으로 서브 픽셀 데이터를 함께 더한다"], 및 단계 376["제 2 혼합된 픽셀을 재구성된 2-픽셀 그룹의 제 2 픽셀 위치에 놓는다"]에서 처리된다. 단계 362, 단계 364, 단계 366, 단계 368, 단계 370, 단계 372, 단계 374, 및 단계 376 각각은 단계 342, 단계 344, 단계 346, 단계 348, 단계 350, 단계 352, 단계 354, 및 단계 356 각각에 상응한다.

- 디스플레이 상에서 이미지의 위치를 제어함.

도 11에는 노멀 비디오 이미지 또는 디스플레이 드라이버(36)가 부분적 모드에 있을 때에 생성되는 이미지일 수 있는 윈도우 604에서의 디스플레이 이미지(DI: Display Image. 602)를 운반하는 디스플레이 600가 도시되어 있다. DI 602는 디스플레이 상에서 한 세트의 좌표들에 의해 규정된다. 그 좌표들은 시작 열(starting column. 606), 종료 열(ending column. 608), 시작 행(starting row. 610), 및 종료 행(ending row. 612)이다. DI 602를 둘러싸는 디스플레이 600의 밸런스(balance)는 테두리(border. 614)이다. 예를 들어, DI 602는 디바이스 자체에 연관된 또는 그 디바이스에 의해 제공되는 서비스에 연관된 상표 또는 로고(logo) 영역(618)을 둘러싸는 배경 컬러 영역(616)을 포함할 수 있다. 이미지 602는 디바이 스가 그것의 부분적 동작 모드에 진입하는 때에 자동적으로 디스플레이된다. 디바이스는 프리셋(preset) 시간 후에 어떠한 사용자 입력없이 로우 파워에 진입할 수 있다. 또한 로우 파워 모드로의 천이 및 감소된 디스플레이는 배터리 충전 상태에 한정될 수 있다.

앞서 설명된 RAM(82)은 디스플레이의 로컬 리프레쉬를 위한 이미지 데이터를 저장하는데 이용된다. 그것은 부분적 모드에서 유일한 비디오 소스(source)로서 이용될 수 있으며 그것의 컨텐츠는 알파 블렌드 모드에서 유입되는 비디오 데이터와 혼합되거나(blended) 유입되는 비디오 데이터 위에 덮어질 수 있다(overlaid). 부분적 모드에서 동작하는 동안에, 시스템 내의 비디오 컨트롤러가 정지될(shut down) 수 있기 때문에 시스템 파워는 매우 감소된다. 이 모드에서, 이미지 데이터는 RAM(82)으로부터 판독되어 디스플레이를 리프레쉬하는데 이용된다. 모든 디스플레이 리프레쉬 타이밍은 어떤 외부의 비디오 신호들도 요구되지 않도록 내부의 발진기(미도시)로부터 도출된다.

바람직한 실시예에서, RAM(82)은 230, 400 비트의 메모리를 포함한다. 이 사이즈는 3-비트 데이터의 80×320 윈도우, 또는 각 픽셀의 컬러 깊이(color depth)에 의해 곱해지는 디스플레이 윈도우(DW: display window)에 포함되는 총 픽셀들의 관점에서 동등한 사이즈를 디스플레이하기에 충분하다.

시스템 프로세서는 디바이스가 파워 다운 모드로 진입하는 때, 비디오 모드의 종료 및/또는 디스플레이 비디오 모드를 위한 시간이 만료하는 때를 감지한다. 그러면 메모리에 저장된 명령들은 디스플레이가 RAM(82)으로부터의 데이터를 디스 플레이에 로딩하도록 동작한다. 이 동작을 실행하기 위한 단계들이 도 12에 도시되어 있다.

제 1 단계 620["테두리 픽셀들을 SD 상단 행(top row)의 래치들에 놓는다"]로서, 디스플레이 드라이버(36)는 테두리 데이터를 디스플레이로 판독한다. 테두리 데이터는 모든 제 1 행의 래치들[이 출원에 대한 첨부물 B에서 참조 번호 110으로 식별됨]에 저장될 수 있다. 그것은 모든 테두리 픽셀들에 대하여 동일하다.

다음 단계 622["글래스(glass)로 전송될 다음의 라인이 부분적 디스플레이 윈도우 시작 라인보다 작은가 또는 지정된 부분적 디스플레이 윈도우 종료 라인보다 큰가?"]에서, 디스플레이 드라이버(36)는 RAM(82) 및 DI 602를 위한 레지스터들(72)에서의 데이터를 판독한다. 본 특허의 다른 부분에서 설명되는 바와 같이, RAM(82)의 출력은 한 쌍의 버스들을 통해 출력 채널들(100)로 공급된다. 데이터의 어드레스들이 검사되고, 픽셀이 DI의 좌표들 밖에 있으면, 단계 624["SD 제 1 라인 래치에서 엔코딩된 픽셀들을 디스플레이한다"]에서 그 픽셀은 테두리 픽셀이며 변화없이 유지되고, 대답은 "예(yes)"이고 래치에서의 픽셀은 동일하게 유지되며 래치에서의 픽셀들은 디스플레이(34)로 전송된다. 그러나, 픽셀이 DW 내에 있으면, 디스플레이 드라이버(36)는 다음 단계 626["다음 라인의 이미지를 부분적 디스플레이 윈도우 시작 열에 상응하는 래치에서 시작하고 부분적 디스플레이 윈도우 종료 열에 상응하는 래치에서 종료하는 SD 상단 행의 래치들에 놓는다"]로 진행한다.

그 단계에서, 비-테두리 픽셀들(non-border pixels)은 상단 래치에 로딩되어[한 번에 다수의 열들(multiple columns at a time)이 로딩됨] 한 행의 DW를 형 성한다. 다른 부분에서 설명되는 바와 같이, 디스플레이 드라이버(36)는 다수의 열들이 동시에 채워지도록 효율적인 데이터 패킹을 제공한다. 출력 채널들(100)은 한 번에 36 비트의 데이터를 수신하고, 데이터 패킹으로 인해 8 열들만큼이 1 클럭 사이클에 채워질 수 있다. 그 후에, 소스 드라이버는 앞서 설명한 바와 같이 라인의 전체 픽셀들이 제 1 행의 래치들[이 출원에 대한 첨부물 B에서 참조 번호 110으로 식별됨]에 있을 때까지 출력 채널들을 로딩한다. 로딩의 완료시에, 단계 628["SD 제 1 라인 래치에서 엔코딩된 픽셀들을 디스플레이한다"]에 제공된 바와 같이 픽셀들이 디스플레이된다.

디스플레이된 마지막 라인이 DW 종료 행(612)이면, 디스플레이 드라이버(36)는 앞서 설명된 단계들을 반복한다. 단계 630["디스플레이된 마지막 라인이 부분적 디스플레이 윈도우 종료 라인인가?"]을 참조하라. 종료 라인이 아니면, 프로세서는 디스플레이가 수직 블랭킹에 갔는지를 알기 위해 체크한다{단계 632["디스플레이가 수직 블랭킹에 갔는가?"]}. 수직 블랭킹에 갔으면, 프로세서는 단계 622로 점프하여 후속하는 단계들을 반복한다.

이와 같이 호스트 프로세서(30)는 적당한 레지스터들(78)에 디스플레이 윈도우 시작 라인, 디스플레이 윈도우 종료 라인, 디스플레이 윈도우 시작 열, 및 디스플레이 윈도우 종료 열을 로딩함으로써 디스플레이(34) 상의 이미지를 위치시킬 수 있다. 이 방법으로 이미지는 새로운 시작 라인 수 및 종료 라인 수를 로딩하기 위한 2 레지스터 기록들에 의해 위로 이동 또는 아래로 이동될 수 있고, 새로운 시작 라인 수 및 종료 라인 수를 로딩하기 위한 2 레지스터 기록들에 의해 오른쪽으로 이동 또는 왼쪽으로 이동될 수 있고, 또는 디스플레이 드라이버(36)에 대한 4 레지스터 기록들에 의해 새로운 수직 및 수평 위치로 이동될 수 있다. 따라서 이미지가 쉽게 위치되어 스크린 보호기(screen saver)로서 동작할 수 있다.

- 감마 보상(Gamma Compensation).

도 13을 참조한다. 소스 드라이버 회로(SDC: Source Driver Circuit. 100)는 패스 트랜지스터들의 소스들에 연결된 출력 채널들(200)로 디지털 이미지 데이터를 제공한다. 감마 생성기 회로(GGC: Gamma generator circuit) 블럭(300)은 입력 디지털 이미지 데이터를 글래스(glass) 상의 소스 라인들을 구동하는데 필요한 아날로그 전압들로 변환한다. 디지털 이미지 데이터는 스트리밍 비디오 인터페이스나 레지스터, 전체(full) 프레임 메모리, 또는 부분적(partial) 디스플레이 메모리와 같은 다른 소스로부터 올 수 있다. SDC는 소정 개수의 출력 채널들(200)을 가진다. 바람직한 실시예들에서, 320 출력 채널들이 있다. 출력 채널들 각각은 1 픽셀에 대한 RGB 데이터를 수신하고 글래스 디멀티플렉서 선택 신호들(glass demultiplexor select signals. CKH1-3)에 동기화된 시간-멀티플렉싱된 시퀀스(time-multiplexed sequence)로 적색, 녹색, 및 청색 데이터의 디지털-아날로그 변환을 수행한다. 각각의 라인 시간 내에서 RGB 데이터의 변환 시퀀스는 제 1 레지스터에 대한 설정들에 의해 결정된다.

제 1 레지스터에서의 레지스터 비트는 출력 채널들의 데이터 로딩 방향을 제어한다. 글래스의 픽셀들/라인이 320 채널들보다 적은 디스플레이 어플리케이션들 에 있어서, 제 2 레지스터는 그 어플리케이션에서 어느 출력들이 활성화되고 어느 출력들이 사용되지 않는지를 지정하는데 이용될 수 있다. 이것은 드라이버와 글래스 활성화 영역 사이의 소스 라인 팬-아웃 영역(source line fan-out region)을 최적화하는 것을 도울 수 있다. 제 2 레지스터는 제 1 레지스터 설정과 관련되어 지정된다. 로딩 방향이 S0 -> S319 방향으로 설정되면, 제 2 레지스터는 S0 출력에 참조된다. 로딩 방향이 S319 -> S0 방향으로 설정되면, 제 2 레지스터는 S319 출력에 관해서 참조된다.

채널 드라이버(DAC)의 전압 전송 특성은 감마 기준 회로(GGC)에 의해 생성된 64 감마 기준 전압들에 의해 결정된다. 또한 채널 드라이버 출력을 위한 구동 세기는 다양한 사이즈들의 패널들 및 다양한 기생 용량성(capacitive) 부하들의 패널들에 대한 안정 및 파워 성능을 최적화시키기 위해 프로그램가능(programmable)하다.

감마 생성 블럭(300)의 바람직한 실시예에는 상이한 4 개의 이용가능한 고유 감마 커브들이 있다. 감마 생성 블럭(300)은 각각의 감마 커브에 대하여 64 개의 기준 전압들을 생성한다. 이 고유 커브들은 모듈 사용자를 위한 다양한 목표들을 달성할 수 있다. 다양한 모듈 공급자들로부터의 매칭 광학 성능(matching optical performance)을 얻는 것이 그 하나의 목표일 수 있다. 어느 공급자의 상이한 컬러 채널들에 대한 개별적인 커브 형태들을 최적화하는 것도 가능하다. 이러한 경우들에서, 4 개의 커브 옵션들이 각각의 모듈 공급자의 글래스 특성에 대하여 최적화될 수 있고 적당한 커브 및 설정들의 선택도 가능하다.

다수의 고유 커브 설정들을 사용하는 다른 이유는 다양한 보기(viewing) 조 건들 및 어플리케이션들에 대한 성능을 최적화시키기 위해서 어느 모듈에 대하여 다수의 감마 특성들(예컨대, γ = 1.0, 1.8, 2.2, 2.5)을 제공하기 위함일 수 있다. 이 경우에, 다양한 커브들은 감마 설정 명령(Gamma Set command)을 통하여 또는 감마 레지스터 설정들에 대한 직접적인 레지스터 액세스를 통하여 선택될 수 있다.

요구되는 특성에 가장 근접하게 매칭되는 고유 커브를 선택한 후에, 그 커브 형태는 아래에서 설명되는 바와 같이 본 특허에서 더 최적화될 수 있다. 바람직한 실시예에서 4 형태들이 사용되지만, 당업자는 본 발명이 한 개 또는 다른 개수의 감마 선택 커브 형태들을 가지고 실행될 수 있다는 점을 이해할 것이다. 사용자는 모든 컬러들에 대하여 하나의 형태를 선택할 수도 있고, 각각의 컬러 채널에 대하여 별도의 커브들 또는 조정 설정들을 선택할 수도 있다. 이 동일한 고유 형태는 상이한 최적화 설정들로 녹색 및 청색 커브들에 대하여 사용될 수도 있고, 상이한 고유 형태들 및 최적화 설정들이 각각의 컬러 채널에 대하여 선택될 수도 있다. 어느 컬러 채널에서, 두 구동 극성들(drive polarities) 모두에 대하여 동일한 고유 커브 형태가 사용될 수 있다. 다른 커스터마이징된(customized) 감마 커브들이, 예를 들어 4 대 1 선택들보다 더 많은 선택들을 가지는 출력 멀티플렉서들을 부가함으로써, 개시된 감마-생성 블럭으로부터 생성될 수 있다.

- 소스 드라이버 회로: 출력 채널 블럭.

소스 드라이버 회로(SDC: Source Driver Circuit. 100)는 두 개의 주요한 회 로 블럭들을 가진다. 그 하나는 각 픽셀에 대한 디지털 이미지 데이터를 운반하는 출력 채널 블럭(200)이다. 각각의 열(column)이 채널이다. 다른 하나는 감마 생성기 회로 블럭(300)이다.

SDC(100)는 두 모드들로 동작한다. 노멀 모드에서는 비디오 데이터가 LCD로 흐르고, 로우 파워 모드(3-비트 또는 1-비트)에서는 부분적 RAM 또는 다른 메모리로부터의 데이터가 디스플레이를 구동한다. 도 14를 참조한다. 노멀 모드에서, SDC(100)는 행으로 한 번에 두 채널(channel or column)씩 각 채널(400.n)을 로딩한다. 데이터는 짝수 버스(202) 및 홀수 버스(204)를 통해 운반된다. 8-비트 어드레스 버스(205)는 어드레스 디코더(208.n)로 이어진다. 한 쌍의 짝수 채널 및 홀수 채널 각각에 대하여 하나의 디코더(208)가 있다. 제 1 래치 행(110)이 전부 로딩된 후에, 그것의 데이터가 제 2 래치 행(120)으로 전송된다. 각 채널(400.n)은 서브-픽셀을 구동하기 위해 입력 디지털 데이터 신호를 출력 아날로그 전압으로 변환하는 디코더(60)를 가진다. 아날로그 전압은 열 패드(column pad: 20.n)에 인가된다. 글래스 디멀티플렉서들(30 RGB) 및 행들과 열들의 교차점들에서의 패스 트랜지스터들(40)은 패드들(20.n) 상의 아날로그 전압을 디스플레이에서의 액정 서브-픽셀로 스위칭한다.

노멀 모드에서, 비디오 데이터는 시스템 프로세서로부터 SDC(100)로 흐른다. 이미지 데이터는 출력 채널들(400)로 로딩되고, 액정 디스플레이에서의 컬러 픽셀들을 구동하기 위해 각각의 데이터 값은 감마 생성 블럭(300)으로부터 공급된 아날로그 전압들로 변환된다. 노멀 모드는 각각의 픽셀에 대하여 18 비트의 데이터를 사용한다. 각각의 픽셀은 3 개의 서브 픽셀들[적색을 위한 것, 청색을 위한 것, 및 녹색을 위한 것]을 가진다. 각 서브-픽셀은 6-비트 워드(6-bit word)이다. 따라서, 각각의 픽셀에 대하여 3 개의 6-비트 워드들[각 서브-픽셀에 대하여 하나의 워드]을 포함하는 18 비트의 데이터가 있다. 출력 채널들(200)은 각각의 서브-픽셀에 대한 디지털 데이터 값을 그 서브-픽셀을 구동하기 위한 아날로그 전압으로 변환한다. 한 번에 하나의 컬러에 대한 변환이 행해지고, 각각의 컬러 변환은 각각의 컬러를 위한 별도의 감마에 의해 행해질 수 있다. 구동 아날로그 전압은 디스플레이의 서브-픽셀 위치에서의 액정에 인가된다. 인가되는 구동 아날로그 전압의 크기는 당업자에게 잘 알려진 방식으로 액정의 투과율을 제어한다.

- 소스 드라이버 회로: 제 1 래치 및 제 2 래치

도 14에 도시된 바와 같이, SDC(100)은 한 번에 36 비트의 데이터를 출력 채널들(200)로 출력한다. 그 데이터는 두 버스들(202, 204) 상에 실린다. 노멀 모드에서, 각각의 버스는 하나의 픽셀에 대한 18 비트의 데이터를 운반하며, 그 버스들(202, 204)은 함께 두 인접하는 열들(짝수 열 및 홀수 열)에 대한 데이터를 운반한다. 픽셀 어드레스 블럭(208)은 하나의 버스로부터의 데이터를 행 110의 짝수 래치들로 보내고 다른 열에 대한 데이터를 행 110의 홀수 래치들로 보낸다. 각각의 픽셀에 대하여 하나의 래치가 있다. 각각의 픽셀에 대한 18 비트의 RGB 데이터를 보관하는 3 개의 6-비트 레지스터들이 각각의 래치 내에 있다. 제 1 행(110)이 전부 로딩된 후에, 그것의 인에이블 신호(101)가 하이(high)로 되고 그것의 콘텐츠가 제 2 행(120)으로 전송된다. 그 결과, 행 110의 열들 400은 다음 픽셀들을 위한 데이터로 로딩될 수 있다. 로딩의 완료시에, 행의 전체 픽셀들에 대한 데이터가 제 2 래치(120)로 로딩된다.

SDC(100)는 디바이스가 노멀 모드, 3-비트 모드 또는 1-비트 모드에서 동작하든지 간에 항상 데이터를 래치 110에 로딩한다. 3-비트 모드 동안에, 각각의 서브-픽셀에 대하여 가능한 8 가지 상태들[백색, 흑색, 적색, 청색, 녹색, 그리고 황색(yellow), 청록색(cyan) 및 자홍색(magenta)을 생성하기 위한 그 컬러들의 조합들]이 있다. 1-비트 모드에서, 서브-픽셀들은 모두 동일하고 각각의 픽셀은 단지 백색 또는 흑색이다.

3-비트 모드에서 파워를 절감하기 위해, 내부의 발진기(미도시)는 4 분주(divided by 4)될 것이다. 이렇게 분주된 발진기는 모든 디지털 블럭들에 클럭을 제공할 것이다. 1 이상의 불필요한 회로 블럭들[예컨대, 백라이트(backlight. 미도시)]은 파워를 절감하기 위해 중단된다(gated off). 8 개의 3-비트 픽셀들이 한 번에 출력될 것이고, 한 번에 8 개의 3-비트 픽셀들을 어드레싱하는 어드레스 출력 및 반전 어드레스(address bar) 출력은 1로 설정된 두 LSB를 가질 것이다. pix0 출력 및 pix1 출력은 도 4에 도시된 바와 같이 8 개의 3-비트 픽셀들을 패킹(pack)할 것이다.

픽셀 블럭들은 항상 18 비트의 데이터를 가진다. 3-비트 모드에 있어서, 픽셀 블럭들 pix0 및 pix1의 데이터는 도시된 바와 같이 짝수/홀수(좌/우) 열들에 로딩된다. 로딩이 중복적이고 4 번 반복된다. 그러나, 4 로딩들 후에, 각각의 래치는 적어도 각각의 서브-픽셀에 대한 4 비트를 가질 것이다. 데이터 버스의 서브-픽셀 래치 각각에서 그 두 LSB는 사용되지 않는다. 1-비트 모드에서, 1 컬러의 3 비트 전부에 대한 데이터는 동일하다.

- 소스 드라이버 회로: 디코더들.

행 120에 대한 데이터는 디스플레이 상의 박막 트랜지스터들의 소스 라인들을 구동하기 위해 한 번에 한 컬러씩 디지털로부터 아날로그로 변환된다. 행 120의 출력들은 삼-상태 버퍼들(50)에 의해 열 디코더들(60)로 멀티플렉싱된다. 어느 한 번에서도, 적색 또는 청색 또는 녹색을 나타내는 6-비트 워드인 단일 컬러가 인에이블되어 디코더(60)로 전달된다. 다시 말해서, 각각의 래치에서 레지스터들(13.1, 13.2 및 13)에 있는 데이터가 디지털로부터 아날로그 전압들로 순차적으로 변환된다. 변환은 각각의 래치 내의 각각의 레지스터[13.1(적색)]에서 동시에 행해지고 먼저 적색, 그 다음에 청색, 그리고 마지막으로 녹색을 변환하기 위해 반복된다.

디코더들(60)은 디지털 신호들을 아날로그 전압들로 변환한다. 그 각각은 64 대 1 아날로그 멀티플렉서이다. 레지스터(13.1, 13.2 또는 13.3)로부터의 디지털 입력에 대하여, 디코더들(60)은 64 입력 아날로그 전압들 중의 하나를 선택한다. 그 전압들이 컬러 픽셀을 구동한다. 각각의 디코더(60)는 감마 생성기 회로(GGC: Gamma Generator Circuit. 300)의 64-라인 출력 버스(250)에 연결된다. 아래에서 명확해지듯이, GGC(300)에서 각각의 컬러는 그것의 고유한 감마를 가진다. 디지털-아날로그 변환은 한 번에 한 컬러씩 직렬적으로 실행된다. 예를 들어, 적색 선택 설정시에, 레지스터 13.1로부터의 6-비트 적색 워드가 디코더(60)로 입력된다. 디코더(60)는 64 적색 기준 전압 신호들을 수신하고, 그것들 중에서 6-비트 적색 워드에 상응하는 전압 레벨을 선택한다. 디코더(60)는 트리 디코더(tree decoder) 형태의 64 대 1 아날로그 멀티플렉서이다. 그러한 디코더들은 당업계에서 잘 알려져 있다. 어떤 6 비트 디지털 워드에 대하여, 디코더 트리를 통하는 단지 하나의 유효한 경로가 있다. 각각의 잠재적인 유효 경로의 입력 말단(input end)은 64 기준 전압들 중의 하나에 접속되며, 레지스터(13.1, 13.2 또는 13.3)로부터의 디지털 신호들은 그 디지털 신호에 상응하는 아날로그 전압을 접속하기 위한 유효 경로를 설정한다.

삼-상태 버퍼들(50)의 출력들과 디코더들(60) 사이에는 레벨 쉬프터들(70)이 있다. 레벨 쉬프터들은 파워를 절감하기 위해 디지털 도메인에서 작동한다. 디지털 전압은 약 1.8V이고 아날로그 전압은 5.5V에 이른다. 파워는 전압의 제곱에 비례하기 때문에 위와 같은 특징은 파워를 보존하는 것을 돕는다. 그렇게, 가능한 한 본 발명의 많은 부분이 디지털 도메인에서 동작한다.

디코더(60)의 아날로그 출력은 3 대 1 아날로그 멀티플렉서(61)에 접속된다. 그것은 노멀 모드를 위한 6-비트 데이터 입력을 나타내는 제 1 아날로그 입력, 그리고 1-비트 모드 및 3-비트 모드를 위한 1-비트 데이터 입력들을 나타내는 제 2 아날로그 입력 및 제 3 아날로그 입력을 포함하는 3 개의 아날로그 입력들을 가진다. 그것은 두 제어 신호들을 가진다. 그 하나는 제 1 아날로그 신호를 디코딩하기 위한 노멀 모드를 선택하고, 다른 하나는 제 2 아날로그 신호 또는 제 3 아날로그 신호를 선택한다. 노멀 모드 동안에, 멀티플렉서 61은 컬러 (제 1) 아날로그 전압을 수신하고 그것은 디스플레이의 패드 20으로 전달한다. 그러나, 3-비트 모드 동안에, 멀티플렉서 61은 제 2 아날로그 입력 및 제 3 아날로그 입력으로부터 0 또는 1 데이터를 취하고 그들을 패드 20에 인가한다.

멀티플렉서 61의 출력은 18-비트 모드 동안에 패드 20으로 아날로그 전압을 버퍼링하는 증폭기 62에 접속된다. 노멀 모드 동안에, 멀티플렉서 61은 디코딩된 아날로그 전압 출력을 연산 증폭기(operational amplifier. 62)로 전달한다. 그 증폭기는 컬러 전압 신호를 버퍼링하여 그것을 열(column)의 패드 20에 인가한다. 그러나, 3-비트 동작 동안에, 연산 증폭기(62)는 파워 다운되고 연산 증폭기(62)에서의 병렬 스위치가 입력을 출력으로 돌린다. 그렇게, 멀티플렉서 61의 출력은 3-비트 모드 동안에 패드 20에 접속된다. 멀티플렉서 61은 GGC(300)로부터 직접적으로 기준 전압을 수신하고 그 기준 전압을 연산 증폭기(62)의 바이패스(bypass) 접속을 통해서 직접적으로 패드 20에 인가한다.

LCD 글래스 디스플레이는 각각의 픽셀에 대하여 3 개의 박막 패스 트랜지스터들(40R, 40G, 또는 40B)[각각의 컬러에 대하여 하나씩]을 가진다. 채널 드라이버는 디스플레이될 적색, 녹색, 또는 청색 서브-픽셀에 대한 데이터를 선택하기 위한 별도의 선택 신호들(Rs, Gs, 및 Bs)을 가진다. 글래스 패널은 적색, 녹색, 및 청색 서브-픽셀들의 동작을 각각 제어하는 3 개의 클럭 라인들[CKH1(적색), CKH2(녹색), 및 CKH3(청색)]을 가진다. 일 실시예에서, 선택 신호들(Rs, Gs, 및 Bs) 및 클럭 신호들(CKH1~CKH3)은 동일하거나, 선택 신호들(Rs, Gs, 및 Bs) 및 클럭 신호 들(CKH1~CKH3)은 동일하게 스위칭될 수 있다. 모든 경우들에서, CKH1이 하이(high)로 되면, 각각의 열들에 대한 적색 전압들이 선택된 행의 적색 서브-픽셀들로 클럭된다(clocked). 컬러 선택 및 클러킹(clocking)은 행 전체가 그것의 컬러 전압들을 가질 때까지 청색, 녹색에 대하여 반복된다. 타이밍 컨트롤러(미도시)는 컬러 선택 신호들 및 클럭 라인들(CKH1~CKH3)의 클러킹(clocking)을 제어한다. 타이밍 컨트롤러는 SDC와 별개인 블럭일 수도 있고 SDC 내의 내부 블럭일 수도 있다. 타이밍 컨트롤러들 및 채널 드라이버 회로들의 그러한 구성들은 당업자에게 알려져 있다. 타이밍 컨트롤러(미도시)는 디스플레이가 채워질 때까지 행들을 이동한다.

박막 트랜지스터 40R은 녹색이 선택될 때에 턴 온(turn on)된다. 패드 20 상의 출력 아날로그 전압은 디스플레이의 제 1 열에 있는 적색 서브-픽셀에 인가된다. 모든 적색 서브-픽셀들은 동시에 인에이블된다. 그 프로세스는 그 행이 전부 충전(energized)될 때까지 나머지 두 컬러들에 대하여 반복된다. 디스플레이는 용량성(capacitive)이며 그 특징은 서브-픽셀들이 6-비트 컬러 워드에 의해 결정된 그들의 컬러 레벨로 빠르게 설정되도록 한다. 그 용량성 특징은 디스플레이가 리프레쉬될 때까지 서브-픽셀들 상의 전압을 유지한다. 그렇게, 각각의 서브-픽셀은 3 컬러들의 혼합을 제공하기 위해 빠르게 충전되고(energized) 디스플레이에서의 행들은 한 프레임의 이미지를 디스플레이하기 위해 빠르게 로딩된다. 순차적인 적색, 녹색, 및 청색 서브-픽셀들의 조명(illumination)은 매우 짧은 시간에 일어나므로 인간의 눈에 인식되지 않으며, 디스플레이의 용량(capacitance)은 연속적인 컬러의 현상(appearance of continuous color)을 유지하기에 충분하다.

각각의 컬러 픽셀에 의한 디코더들(60), 멀티플렉서들(61), 및 연산 증폭기들(62)의 공통적인 사용은 본 발명의 이점들 중에 하나이다. 각각의 컬러(3×320=960)에 대한 별도의 디코더들과 증폭기들 대신에, 본 바람직한 실시예는 모든 3 컬러들에 대하여 단지 하나의 디코더와 하나의 연산 증폭기만을 가진다.

당업자는 행 선택 신호들(미도시)이 디스플레이에 대한 각각의 기록 동안에 행들을 선택하는데 사용된다는 것을 이해할 것이다. 행 선택 신호들은 상단 행 또는 하단 행에서 시작하고 전체의 디스플레이가 기록될 때까지 행 별로 동작한다. 그 후에 다음 프레임의 비디오에 대하여 프로세스가 다시 시작된다. 행들의 개수는 임의적이다. 바람직한 실시예에서, 480 행들이 있다. 그러나, 당업자는 디스플레이가 그보다 더 많거나 더 적은 행들을 가질 수 있다는 점과 SDC가 선택된 디스플레이에서 모든 행들을 구동하도록 구성된다는 점을 이해할 것이다.

- 소스 드라이버 회로: 감마 생성기 회로(GGC: Gamma Generator Circuit)

도 15에 GGC 블럭(300)이 도시되어 있다. 그것은 80 개의 범위 저항기들(390), 5 개의 범위 디코더들(370), 5 개의 범위 증폭기들(350), 64 개의 기준 전압 출력들(310.00 ~ 310.63)을 가지는 기준 저항기 스트링(330), 및 64 개의 4 대 1 아날로그 멀티플렉서들(320)의 네트워크이다. 이해를 돕기 위해서, 도 15는 단지 5 개의 출력 멀티플렉서들을 보여준다. 64 개의 멀티플렉서들(320)의 출력들은 출력 채널들의 DAC들(60)에게 64 개의 기준 전압들의 선택을 제공하기 위한 64 비트 출력 버스(250) 상에 놓인다. GGC는 각각의 컬러에 대하여 정극성(positive) 전압 및 부극성(negative) 전압을 위한 별도의 감마 값들을 생성할 수 있다. GGC는 룩 업 테이블(look up table)들의 문제를 극복하며, 대신에 LCD 디스플레이를 위한 실 시간 아날로그 전압 생성기이다. 또한 GGC는 디스플레이가 각각의 컬러에 대하여 상이한 감마들을 가지도록 하기 위해서 신속하게 한 감마 커브로부터 다른 감마 커브로 스위칭할 수 있다. GGC는 상이한 디스플레이들에 대한 감마들과 양립하도록 조정가능하다. 각각의 감마 값은 상이한 디스플레이들을 조절하기 위해 변경될 수 있다.

당업자는 액정들에 인가되는 극성이 주기적으로 반전되어야 한다는 점을 알 것이다. 단일 극성 전압이 지속적으로 액정에 인가되면, 액정은 영구적으로 배향되거나(oriented) 그것의 변화 능력을 잃을 수 있다. 그 결과 고스트 이미지(ghost image)가 디스플레이 상에 나타날 것이다. 이 문제를 회피하기 위해서 감마 기준 네트워크 상의 전압들(301, 302)은 주기적으로 반전되며 반대 극성 전압들이 디스플레이의 라인들/행들에 제공된다. 그 전형적인 기법으로서, 각각의 라인이 한 프레임에서 인가되는 제 1 극성 전압 및 다음 프레임에서 인가되는 반대 극성 전압을 가지는 라인 인버젼(line inversion)이 있다. 다른 기법으로서, 제 1 프레임에서 인접 픽셀들이 반대 극성들을 가지고 다음 프레임에서 그 픽셀들 상의 극성들이 반전되는 픽셀 인버젼(pixel inversion)이 있다.

인버젼은 도 15a에서 극성 신호의 반전에 의해 달성된다. 사실상 이것은 로우(low) 전압을 상부 말단(upper end)에 인가하고 하이(high) 전압을 하부 말단(lower end)에 인가함으로써[또는 그 역으로 인가함으로써] 범위 저항기 스트링 을 플립(flip)한다. 한 번 이 전압들이 변하면, 그 전압들은 감마 기준 전체에 전파되고 감마 커브는 어떤 추가적인 회로 변경들 없이 반전된다.

GGC(300)의 동작이 기준 저항기 스트링(330)으로부터 입력 범위 저항기 스트링(390)으로 설명된다. GGC는 0(VREFMIN)으로부터 최대(VREFMAX)에 이르는 64 개의 기준 전압들을 출력한다. 그러나, 64 개의 출력들은 선형(linear)이 아니다. 당업자는 LCD를 위한 구동 전압들이 비-선형적으로(non-linearly) 변해야 한다는 점을 알 것이다. 색에 대한 인간의 인식이 선형이 아니므로, LCD들에 의한 컬러 이미지들의 재생은 보는 사람이 수용가능하도록 비선형이어야 한다. 또한 LCD의 투과율 응답도 비-선형이며 그러한 특성은 감마 커브에도 반영되어야 한다.

바람직한 실시예에서, 디코더들(60)은 64 개의 기준 전압들을 가진다. 그 기준 전압들은 기준 저항기 스트링(330) 상의 탭(tap)들[310.00 ~ 310.63]에서 찾아진다. 비-선형성은 몇몇의 방식으로 기준 저항기 스트링(330)에 프로그램된다. 첫째, 탭들 간의 간격(spacing)은 동일하지 않다. 그렇게, 순차적인 탭들 간의 전압 강하들이 상이하다. 둘째, 스트링(330) 상의 5 개 탭들(0, 7, 24, 56, 및 63)에서의 기준 전압들은 5 개의 연산 증폭기들(350)에 의해 구동된다. 그 증폭기들은 범위 저항기 스트링(390)으로부터의 기준 전압을 선택하는 범위 DAC들(370)에 접속된다. 이것은 감마 커브에 대한 거친 조정(coarse adjust)을 제공하며 사용자가 신속하게 적색, 녹색, 또는 청색에 대한 정극성 및 부극성의 상이한 감마 커브들을 가지도록 한다. 사실상, 이것은 6 세트의 전압들이다.

입력 범위 저항기 스트링(390)은 서로 동등한 간격으로 배치된 80 개의 탭들 을 가진다. 그 스트링(390)은 동등한 전압 분배들을 행하는 선형 전압 분배기를 제공한다. 5 개의 범위 DAC들(370)이 있다. 각각의 범위 DAC은 범위 저항기 스트링(390) 상에서 이용가능한 32 개의 가능한 기준 전압들 중의 하나를 선택한다. 예를 들어, DAC 371은 0과 32 사이의 어떤 탭에 접속될 수 있고, DAC 372는 12~44 범위의 어떤 탭에 접속될 수 있고, DAC 373은 24~56의 탭들에 접속될 수 있고, DAC 374는 36~68의 탭들에 접속될 수 있으며, DAC 375는 48~80의 탭들에 접속될 수 있다. 범위 DAC들(370)은 사용자가 저항기 스트링(330)에 대한 입력 전압들을 변경함으로써 출력 기준 저항기 스트링(330)의 감마 출력 전압들을 변경할 수 있도록 한다. 예를 들어, 기준 저항기 스트링(330) 상의 위치 24에서의 기준 전압은 범위 DAC 373에 대한 탭 입력을 변경함으로써 조정될 수 있다. 물론, 그것은 위치 7과 위치 56 사이의 전압들에도 영향을 미칠 것이다. 전압들은 5 개의 위치들(0, 7, 24, 56 및 63)에서 구동된다. 위치들 사이의 전압들은 두 구동 위치들 사이의 선택된 위치에 의해 결정된다. 예를 들어, 위치 24와 위치 7 사이의 전압들은 위치 24와 위치 7 사이에서 불균등 단계들을 가지는 전압 분배기의 결과물이다. 이 결과를 달성하기 위해서, 4 대 1 멀티플렉서들[위치 7에서의 멀티플렉서(322), 위치 24에서의 멀티플렉서(323), 및 위치 56에서의 멀티플렉서(325)]의 출력들은 그들 각각의 범위 증폭기들[352, 353, 및 354]의 출력들에 접속된다.

범위 저항기 스트링(330) 양단의 전압 강하는 하이 기준 전압(V_HR. 전형적으로 3~5V)부터 로우 기준 전압(V_LR. 전형적으로 접지) 또는 zero까지의 사이에서 변 한다. 단지 80 개의 저항들이 있을지라도, 각각의 DAC(370)은 범위 저항기 스트링(390)으로부터 32 개의 기준 전압들을 수신한다. 그렇게, DAC들(370) 간에 기준 전압들의 상대적으로 넓은 중첩(overlap)이 있다. DAC들(370)의 출력들은 4-세그먼트(4-segment) 비-선형 커브의 구분점(break point)들이다. 그 세그먼트들은 4 개의 조정가능한 영역들[63~56, 56~24, 24~7 및 7~0]에 상응한다. 각각의 범위 DAC은 범위의 말단들 중의 하나에서의 기준 전압을 확립하기 위해 개별적으로 선택가능하다. DAC 375는 레벨 63에서의 전압을 설정하고, DAC 374는 레벨 56에서의 전압을 설정하고, DAC 373은 레벨 24에서의 전압을 설정하고, DAC 372는 레벨 7에서의 전압을 설정하며,DAC 371은 레벨 0에서의 전압을 설정한다. 한 영역으로부터 다음 영역으로의 전압 강하는 상이하며 개별적인 단계들은 비선형이다.

예를 들어, 도 5는 하나의 컬러에 대한 전형적인 감마 커브를 나타낸다. 그것은 64 개의 명목상의 레벨들을 가진다. 레벨 63과 레벨 56 사이에서 출력 전압은 1V씩 변할 수 있다. 그러나, 레벨 56과 레벨 24 사이에서 전압 변화는 약 0.4V이다. 레벨 24와 레벨 7 사이에서 전압은 약 0.7V씩 변한다. 레벨 7과 레벨 0 사이에서 변화는 거의 2V이다. 다시 말해서, 탭 63과 탭 62 간의 저항 값은 탭 62와 탭 61 간의 저항 값과 동일하지 않다. 상이하며 동등하지 않은 위치들로 기준 저항기 스트링에 태핑(tapping)하는 것은 비선형 감마 출력을 생성한다.

바람직한 실시예에 따른 GGC는 감마 커브를 4 개의 조정가능한 커브 영역들[63~56, 56~24, 24~7 및 7~0]로 분할한다. 범위 DAC은 각 영역의 한 말단(one end)을 결정하고 출력 탭들은 그 커브 영역의 다른 말단(the other end)을 결정한 다. 대략적으로 4V인 최대 출력 전압은 레벨 63에 있고 zero인 최소 전압은 레벨 0에 있다. 레벨들 63, 56, 24, 7 및 0에서의 전압들은 디스플레이 명세(display specifications)에 따라 구성될 수 있다.

- 소스 드라이버 회로: 로우 파워 모드.

로우 파워 모드는 1 비트 또는 3 비트를 사용할 수 있다. 1 비트 모드에서, 사용자들은 흔히 흑색 및 백색을 사용하는 것을 선호한다. 그러나, 도 15a에서의 DAC 375 및 DAC 371에 의해 공급될 수 있는 범위의 전압들을 이용하여 생성될 수 있는 어떤 컬러를 사용하는 것도 가능하다. 한 컬러는 배경(background) 컬러일 수 있고 다른 컬러는 전경(foreground) 컬러일 수 있다. 한 전경 컬러로부터 다른 것으로 스위칭하는 것도 가능하다. 예를 들어, 배터리 파워가 낮으면, 제조자는 감마 생성기 회로가 텍스트 메시지 또는 로우 파워 이미지와 함께, 전경 컬러를 백색으로부터 적색으로 스위칭하여 로우 파워를 경고하기 위해 그 컬러를 사용하도록 설정할 수 있다. 3 비트 모드에서, 서브-픽셀들은 컬러를 제공하기 위해 상이하게 스위칭된다. 1 비트 모드에서 서브-픽셀들은 단지 두 컬러들[전형적으로 흑색 및 백색]을 제공하기 위해 동일하게[즉, 동일한 값을 가지도록] 스위칭된다.

전형적인 로우 파워 모드에서 컬러들은 그들의 최대 값들에 있고, 적색, 녹색, 청색, 청록색(cyan), 자홍색(magenta), 황색(yellow), 흑색 및 백색이 생성될 수 있다. 3 비트 모드는 기본 컬러들[적색, 녹색, 또는 청색] 또는 그 컬러들의 조합들을 사용한다. 각각의 컬러는 하이 또는 로우일 수 있다. 그러나, 본 발명의 특 징은 컬러들이 그들의 최대 또는 최소보다 낮게 설정될 수도 있다는 점이다. 그렇게, 적색의 더 밝은 음영[가능한 가장 높은 전압보다 낮은 전압]이 선택가능하다. 선택은 범위 멀티플렉서들(320, 321)에 의해 행해진다. 적색을 그것의 최대 값보다 낮게 설정하고 다른 컬러들을 그들의 최대 값에 설정함으로써, 적색의 기여도(contribution)가 감소된다. 이러한 방식으로, 각각의 컬러로부터 기여도를 변화시킴으로써, 감마 회로는 적색, 녹색 및 청색의 기본 조합들에 한정되지 않으며, 한 세트의 8 맞춤형 컬러들[3-비트 모드에서] 또는 2 맞춤형 컬러들[1-비트 모드에서]이 가능하다.

본 발명의 특징들 중의 하나는 노멀 모드에서 최적의 파워를 제공하며 로우 파워 모드에서 파워를 절감하기 위한 유연성(flexibility)이다. 노멀 모드에서, 각각의 채널[열(column)]은 버퍼 증폭기(62)에 의해 개별적으로 구동된다. 그러나, 로우 파워 모드에서, 버퍼들(62)은 정지되고(shut down) 디스플레이는 단지 두 범위 증폭기들에 의해 중심적으로 구동된다(centrally driven). 로우 파워 모드 동안에, 출력 채널들에서의 연산 증폭기들(62) 및 GGC(300)에서의 범위 증폭기들(353~355)은 파워 다운되고 모든 감마 멀티플렉서들(320)은 차단된다. 바이어스 회로는 중심 감마 기준(central gamma reference)으로부터 디스플레이를 구동하기 위해 범위 증폭기들 351 및 352에 파워를 충분하게 부스팅한다.

로우 파워 모드에서, 채널 드라이버는 단지 하이 및 로우 전압을 필요로 한다. 단지 하이 및 로우 전압들만이 사용되기 때문에, 기준 저항기 스트링(330)이 필요없고 그것은 파워를 절감하기 위해 효과적으로 차단된다. 로우 파워 전압들은 디코딩되지 않는다. 그 대신에, 로우 파워 모드 신호에 상응하는 아날로그 전압이 출력 채널들에서의 멀티플렉서들 61에 직접적으로 접속된다. 그렇게, 바이어스(bias) 블럭과 두 범위 증폭기들(351, 352)은 디스플레이에 파워를 공급한다. 컬러 모드 멀티플렉서(340)는 하이 기준 전압(63) 및 DAC 372의 출력에 연결된다. 컬러 모드가 선택되고 디바이스가 로우 파워 모드로 진입할 때에, 위치 63에서의 하이 기준 전압은 제 2 범위 증폭기 352에 직접적으로 접속된다. 단지 두 유효 기준 전압들만이 나타나고 그들은 위치 0 및 위치 7에 있으며 버스 250에 인가된다. 다른 회로 트레이스(trace)들과 비교하면, 0 위치 및 7 위치로부터 채널 멀티플렉서들 61로 전압과 전류를 운반하는 회로 트레이스들은 나머지 트레이스들보다 더 크다. 더 큰 사이즈는 저항을 감소시키며, 이것은 사실상 디스플레이가 중심 위치에서 구동되도록 한다.

로우 파워 3-비트 모드에서, 채널 드라이버는 도 16과 더불어 앞서 설명된 바와 같이 데이터 패킹을 수행한다. 도 14를 참조한다. 삼-상태 스위치들(50)은 3-비트 데이터를 수신하다. 사실상, 각각의 컬러는 디멀티플렉싱되어 도트 라인 접속 51을 통해 멀티플렉서를 제어하는 LSB들을 통해 멀티플렉서 61로 전달된다. 감마 멀티플렉서들(320)은 파워 다운되고 이것이 3-비트 모드 동안에 회선 다툼의 가능성을 제거한다.

- 소스 드라이버 회로: 제조자 조정들.

64 개의 감마 멀티플렉서들(320)은 제조자가 기준 저항기 스트링(330)의 개 별적인 탭 포인트들을 조정하도록 한다. 각각의 멀티플렉서는 4 이상의 입력 탭 포인트들을 가진다. 멀티플렉서에 대한 선택 신호는 사용자가 요구되는 탭 포인트들을 선택하도록 한다. 64 개의 DAC들[각각의 감마 기준 전압에 대하여 하나씩]이 있지 않아도 되는 이유는 기준 전압 0 및 기준 전압 63이 항상 커브의 말단 포인트들이고 항상 기준 저항기 스트링의 말단들에 접속된다는 점이다.

64 개의 감마 출력 멀티플렉서들(320)은 추가적인 조정을 허용한다. 예를 들어, 바람직한 실시예에서 각각의 감마 멀티플렉서(320)는 4 개의 구별되는 감마 커브들을 생성하기 위한 4 대 1 아날로그 멀티플렉서이다. 그러나, 멀티플렉서들은 어떠한 사이즈일 수도 있고, 예를 들어 8 대 1 또는 3 대 1[그것에 한정되지는 않음]을 포함하는 바람직한 실시예의 경우보다 더 크거나 더 작을 수 있다.

대안적인 로우 파워 컬러 선호(palate)를 갖춘 감마 생성기 회로(300B)가 도 15b에 도시되어 있다. GGC(300B)는 범위 저항기 스트링(390)에 접속된 2 개의 64 대 1 DAC들(376, 377)을 가진다. 블럭 394에서의 컬러 레지스터들은 DAC들(376, 377)이 기준 저항기 스트링(390) 상의 위치들 중의 하나를 선택하도록 설정한다. 각각의 DAC(376, 377)은 범위 저항기 스트링(390)의 전 범위로부터의 80 전압들 중의 하나를 선택할 수 있다. DAC들 중의 하나는 더 높은 전압을 위해 설정되고 다른 하나는 더 낮은 전압을 위해 설정된다. 컬러 레지스터 설정들은 로우 파워 모드에 대해 더 많은 컬러들을 제공하기 위해 제조자가 개별적으로 각 컬러들(적색, 청색, 녹색)의 온 강도(on intensity) 및 오프 강도(off intensity)를 조정하도록 한다. 동작에서, 멀티플렉서들 340 및 341의 제어 신호들은 DAC들 376 및 377의 출력들을 선택하고 다른 제어들은 DAC들 371~375와 범위 증폭기들 353, 354, 및 355를 정지(shut down)시킨다. 범위 증폭기들 351 및 352는 그들의 입력들이 선택 멀티플렉서들 341 및 340의 출력들에 접속되도록 한다. 증폭기 출력들은 디스플레이를 직접적으로 구동하기 위한 라인들 252 및 253에 접속된다. 앞서 설명되었듯이, 라인들 252 및 253은 감마 출력 버스(250)의 더 큰 트레이스(trace) 라인들이다. 이와 같이, 로우 파워 모드에서 단지 두 출력 라인들만이 구동된다.

대안적인 방법은 기준 저항기 스트링(330)의 출력에 64 대 1 멀티플렉서를 부가하고 범위 증폭기들(350)이 3-비트 모드 동안에 파워 업(powered up)되도록 함으로써 더 많은 컬러 해상도(resolution)를 제공한다. 그것은 패드들 20에 직접적으로 인가될 수 있는 64 개의 출력 기준 전압들을 제공할 것이다. 예를 들어, 당업자는 모든 감마 멀티플렉서들을 파워 업 상태로 두고, 어느 컬러에 대한 하이 및 로우 전압을 선택하기 위해 그 멀티플렉서들을 사용하며, 감마 멀티플렉서들로부터 채널 드라이버들로 그 컬러를 직접적으로 인가할 수 있다. 감마 기준 블럭으로부터 직접적으로 열(column)들을 구동하기 위해서는 추가적인 2 개의 64 대 1 멀티플렉서들과 2 개의 버퍼들이 필요하다. 이것은 사용자가 노멀 모드에서의 능력과 비슷한 방식으로 로우 파워 모드에서 컬러를 선택하도록 할 것이다. 사실상, 하나의 독립적인 컬러와 그 하나의 독립적인 컬러에 의존하는 7 개의 다른 컬러들을 가질 수 있다.

도 15c에 도시된 감마 생성기 회로(300C)는 이 접근법을 나타낸다. 도 15c에는 64 비트 출력 버스(250)에 접속된 64 대 1 디코더들(378, 379)이 도시되어 있 다. 증폭기들 358 및 359에 대한 입력들은 각각 디코더들 378 및 379의 출력들에 접속되고, 그 증폭기 출력들은 디스플레이를 구동하기 위해 버스 250에서 보통보다 큰(larger-than-normal) 출력 라인들에 접속된다. 컬러 레지스터들(391, 392)은 디코더들(378, 379)에서의 컬러 레벨들을 설정한다. 동작에서, 전체 감마 회로(300C)가 완전 온(fully on) 상태로 남는다. 이 실시예는 더 많은 파워를 소비하지만, 컬러 선택이 GGC(300C)의 64 비트 출력으로부터 행해지므로 컬러들을 더 넓게 선택할 수 있다는 부가적인 이점을 가진다.

도 15b의 실시예에서, 디코더들 376 및 377 각각은 5 비트를 조절하기 위한 32 개의 탭들을 가진다. 그러나, 그들이 64 개의 탭들을 가지면 그들은 6 비트를 조절할 수 있다. 레지스터 394는 적색, 녹색 및 청색 컬러들 각각에 대한 하이 및 로우 설정을 선택한다.

GGC 300C에서 DAC들 378 및 379는, GGC 300A에서 이용가능한 한정된 범위와 대조적으로, 그것에 이용가능한 컬러의 전 범위를 가진다. 비슷하게, GGC 300C에서 그것의 디코더들 378 및 379도 컬러의 전 범위를 가진다.

여기 청구된 발명의 실시예에 따른 도 18을 참조하면, 양수인[National Semiconductor Corporation]의 상업적 생성물은, 도시된 바와 같이 실질적으로 상호 접속되는, 명령 및 구성 스테이지(stage), 저속 직렬 인터페이스(LoSSI: low-speed serial interface), 부분적 디스플레이 메모리, 비디오 인터페이스, MPL 수신기, EEPROM, 타이밍 컨트롤러, 레벨 쉬프터들, 발진기(OSC), DC-DC 변환기, 소스 드라이버, 감마 기준, 및 V_COM 드라이버를 포함한다.

명령 및 구성 블럭은 명령 해석기와 기능들, 설정들, 및 디바이스의 동작 모드들을 제어하는 구성 레지스터들을 포함한다. 디바이스를 제어하고 구성 레지스터들을 변경하는데 이용될 수 있는 두 방법들이 있다. 명령 모드에서, LoSSI 인터페이스로부터 수신된 동작 코드(OpCode: Operation Code)들은 수신된 동작 코드 및 EEPROM에 저장된 명령 프로파일(command profile)에 기초하여 모드 변화들 또는 구성 레지스터들에 대한 변화들을 야기한다. 명령 모드를 이용하는 디바이스 제어는 그것이 호스트 프로세서 디스플레이 드라이버 소프트웨어가 디스플레이에 독립적이도록 한다는 점에서 유용하다. 레지스터 액세스 모드에서, LoSSI 인터페이스는 구성 레지스터들을 직접적으로 액세스한다. 하드웨어 리셋[RESET_N 핀]의 활성(assertion)시에, 디바이스는 명령 모드에 놓인다. 레지스터 액세스 모드는 레지스터 액세스 모드 진입 명령을 발행함으로써 LoSSI 인터페이스로부터 선택될 수 있다. 명령 모드는 명령 모드 진입 동작 코드를 발행함으로써 LoSSI 인터페이스로부터 선택될 수 있다.

LoSSI 인터페이스는 몇몇의 기능들[명령들을 전송함, 구성 레지스터들을 액세스함, 및 부분적 디스플레이 메모리에 데이터를 전송함]을 위해 사용된다. LoSSI 인터페이스는 SPI 또는 TSI 프로토콜을 사용하며, 그것은 SPI_CFG 핀의 상태에 의해 결정된다. LoSSI 인터페이스 신호들은 CMOS 논리 레벨들(GND, V_DDD)을 사용한다. LoSSI 인터페이스는 4 개의 신호들을 포함한다. 칩 선택 입력(chip select input. SP_CSX)은 로우-액티브(low-active)이다. 직렬 클럭 입력(serial clock input. SP_CLK)은 데이터 전송 동기화 신호이고, 레지스터 기록들 또는 명령 동작들 동안에 10MHz에 이르는 속도로 또는 레지스터 판독 동작들 동안에 6.6MHz에 이르는 속도로 동작할 수 있으며, 휴지 상태(idle)일 때에는 하이로 설정되어야 한다. 직렬 데이터 입력(serial data input. SP_DI)은 직렬 데이터 입력 핀이고, SP_CLK의 상승 에지에서 샘플링된다. 그리고 직렬 데이터 출력(serial data output. SP_DO)은 직렬 데이터 출력 핀이고, 판독 동작들 동안에 데이터가 독출될 때 외에는 하이-임피던스(high-impedance) 상태를 유지한다. 호스트 프로세서가 쌍방향 데이터 전송을 지원하는 경우에 SP_DI 신호 및 SP_DO 신호는 함께 묶일 수 있다. LoSSI 인터페이스에 대하여 두 프로토콜들[8-비트 프로토콜(SPI 프로토콜) 및 9-비트 프로토콜(TSI 프로토콜)]이 지원된다. 9-비트 프로토콜(TSI 프로토콜)은 각 트랜잭션(transaction)의 시작시에 여분의 1 비트를 포함한다. SPI 프로토콜은 SPI_CFG 핀을 VDD에 접속함으로써 선택된다.

TSI 프로토콜에서의 여분의 비트[데이터/명령 또는 D/CX]는 명령 모드에서 후속하는 8-비트를 명령 또는 데이터 필드로 식별하는데 유용하다. 이것은 부분적으로 완료된 명령 인자 전송(command argument transfer)으로부터 회복하는데 도움이 될 수 있다. 예를 들어, 이 상황은 이미지 데이터를 부분적 디스플레이 메모리로 전송하는 동안에 호스트 인터럽트가 발생하는 경우에 발생할 수 있다. TSI 프로토콜이 활용되면, 인-프로세스(in-process) 트랜잭션을 종료하고 나머지 데이터의 전송을 중단하는 것이 가능하다. 그러면 인터럽트를 처리한 후에, 그 나머지 데이 터는 그 트랜잭션을 명령에 대립되는 데이터 전송으로 식별함으로써 명령 및 이전에 전송된 데이터를 다시 발행함이 없이 부분적 디스플레이 메모리로 전송될 수 있다. 대안적으로, SPI 프로토콜이 사용되면, 데이터 전송이 회복될 수 있을 때까지 LoSSI 칩-선택(SP_CSX) 및 클럭 신호(SP_CLK)가 그들의 현재 상태를 유지하는 한 인터럽트를 처리하고 데이터 전송을 중지하는 것이 여전히 가능하다.

부분적 디스플레이 메모리 블럭은 디스플레이의 로컬 리프레쉬를 위한 이미지 데이터를 저장하는데 이용된다. 그것은 부분적 모드에서 유일한 비디오 소스로 이용될 수 있고, 그것의 콘텐츠는 알파 모드에서 유입되는 비디오 데이터와 혼합되거나(blended) 유입되는 비디오 데이터 위에 덮어질 수 있다(overlaid). 부분적 모드에서 동작하는 동안에, 시스템에서의 비디오 컨트롤러가 정지(shut down)될 수 있기 때문에 시스템 파워는 매우 감소된다. 이 모드에서, 이미지 데이터는 부분적 디스플레이 메모리로부터 판독되어 디스플레이를 리프레쉬하는데 이용된다. 모든 디스플레이 리프레쉬 타이밍은 내부의 발진기로부터 도출되고, 따라서 어떠한 외부 비디오 신호들도 필요하지 않다. 알파 모드에서, 부분적 디스플레이 메모리 컨텐츠는 유입되는 비디오 데이터 위에 덮어지는 투명 텍스트 또는 테두리로 사용될 수 있다. 전-컬러 로고(full-color logo)들과 비디오 데이터에 대한 다른 효과들을 합치기 위해서 부분적 디스플레이 메모리의 컨텐츠를 혼합하는 것도 가능하다. 부분적 디스플레이 메모리는 230, 400 비트의 메모리를 포함한다. 이 사이즈는 3-비트 데이터의 80×320 윈도우, 또는 각 픽셀의 컬러 깊이(color depth)에 의해 곱해지는 부분적 디스플레이 윈도우에 포함되는 총 픽셀들의 관점에서 동등한 사이즈를 디스플레이하기에 충분하다. 레지스터 액세스 모드에서, 이미지 데이터는 다음 섹션들에서 설명되는 바와 같이 데이터를 RAM_PORT 레지스터에 기록함으로써 래스터 순서(raster-order)로 부분적 디스플레이 메모리로 흘러야 한다. 명령 모드에서, 메모리 기록 명령은 이미지 데이터를 부분적 디스플레이 메모리로 전송하는데 이용된다.

부분적 모드 동안에, 픽셀 데이터는 부분적 디스플레이 메모리로부터 판독되어 도 11에 도시된 바와 같이 직사각형 부분적 디스플레이 윈도우에 디스플레이된다. 이 윈도우 밖의 영역들은 파워를 최소화하기 위해 공백처리된다(blanked). 공백처리된 영역들의 컬러는 부분적 모드 테두리 컬러 레지스터들에서 지정된다. 래스터(raster)는 항상 시작 행 및 시작 열에서 시작한다. 먼저 열(column)이 증가되고, 따라서 래스터는 좌에서 우로 그리고 상단에서 하단으로 채워진다.

부분적 디스플레이 윈도우에 대하여 지원되는 컬러 깊이들은 1-비트, 3-비트, 12-비트, 및 18-비트를 포함한다. 명령 모드에서, 컬러 깊이는 PM 컬러 설정 명령[EEh OpCode]을 통해 설정된다. 레지스터 액세스 모드에서, 부분적 디스플레이 윈도우 컬러 깊이는 BITS_PER_PIXEL 레지스터에 의해 제어된다. 부분적 디스플레이 윈도우의 최대 사이즈는 부분적 디스플레이 메모리에서의 비트 수 및 컬러 깊이 설정에 관련된다. 부분적 디스플레이 메모리는 1-비트 컬러 깊이 동작에서의 전체 320×560 스크린, 76800 3-비트 픽셀들[예컨대, 240×320×3-비트 윈도우], 19200 12-비트 픽셀들[120×160×12-비트 윈도우], 및 18-비트 컬러 깊이 동작에서의 12800 픽셀들[128×100×18-비트 윈도우]을 채울 수 있다. 부분적 디스플레이 윈도 우의 윈도우 사이즈는 업 스케일 특징의 사용을 통해 두 차원(dimension)들 모두에서 2 배로 될 수 있다. 각각의 컬러 깊이에 대하여 사용가능한 메모리를 최대화시키기 위해, 이미지 데이터는 컬러 깊이 설정에 기초하여 부분적 디스플레이 메모리로 패킹된다. 그것은 그 후에 그것이 부분적 디스플레이 리프레쉬를 위해 독출됨에 따라 현재의 컬러 깊이 설정으로 언패킹된다(unpacked). 그러므로, 부분적 디스플레이 윈도우의 사이즈 또는 컬러 깊이가 변하면, 부분적 디스플레이 메모리는 새로운 윈도우 설정들에 상응하는 업데이트된 이미지 데이터로 다시 로딩된다. 또한 도 5에 도시된 바와 같이, 부분적 모드 컬러 깊이 설정과 LoSSI 인터페이스 상의 픽셀 데이터 패킹 간에는 관계가 있다.

픽셀 스케일 기능은 부분적 디스플레이 메모리에 저장된 유입되는 비디오 또는 이미지 데이터가 X-차원 및 Y-차원 모두에서 2 배로 업-스케일되도록 한다. 이러한 방식으로, 단일 픽셀이 2×2 클러스터 픽셀들로 매핑된다.

전송되는 픽셀들의 개수는 바이트들의 총수에 상응한다. 따라서, 더미 픽셀(dummy pixel)들은, 전송되는 픽셀들의 총수가 메모리의 용량을 초과하지 않는 한, 전송될 수 있다. 바람직하게, 부분적 디스플레이 메모리 워드 사이즈는 고정된다. 부분적 디스플레이 메모리에 있는 이용가능한 비트들을 효율적으로 사용하기 위해서, 픽셀 데이터는 고정된 메모리 워드 사이즈로 패킹된다. 유입되는 픽셀 데이터는 메모리 워드의 모든 비트들이 채워질 때까지 메모리에 기록되지 않는다. 그러므로, 데이터 스트림이 완전한 36 비트를 포함하도록 데이터 스트림의 말단에 여분의 비트들을 덧대는(pad) 것이 필요할 수 있다.

타이밍 컨트롤러 블럭은 데이터를 소스 드라이버에 로딩하는데 필요한 타이밍 신호들을 생성하고 디스플레이의 스캐닝(scanning)을 제어한다. 디스플레이는 3 개의 모드들[노멀 모드, 부분적 모드 또는 알파 모드] 중의 어느 하나의 모드에서 동작될 수 있다. 노멀 모드에서, 디스플레이 스캔 타이밍(display scan timing)은 DE 및 PCLK 신호들과 비디오 데이터 스트림으로부터 도출된다. 디스플레이되는 데이터는 비디오 데이터 스트림으로부터 얻어진다. 부분적 모드에서, 디스플레이는 온-칩(on-chip) 발진기 블럭을 클럭 소스로 사용하는 타이밍 컨트롤러 블럭에 의해 셀프-리프레쉬된다. 디스플레이로 전송되는 데이터는 내부의 부분적 디스플레이 메모리로부터 판독된다. 알파 모드에서, 디스플레이 스캔 타이밍은 DE 및 PCLK 신호들로부터 도출되며, 비디오 스트림으로부터 얻은 데이터는 배경(background)에 디스플레이된다. 또한, 데이터는 내부의 부분적 디스플레이 메모리로부터 판독되어 전경(foreground)의 부분적 디스플레이 윈도우에 디스플레이된다. 이 윈도우 내에서, 전경 및 배경은 4 가지 비율들[25% 전경 + 75% 배경; 50% 전경 + 50% 배경; 100% 전경; 또는 투명 전경(OSD 기능)] 중의 어느 하나에 따라 혼합될 수 있다.

타이밍 컨트롤러 블럭은 많은 구성들의 LTPS/CGS 글래스와 인터페이스하도록 설계된다. 그 구성들로서 단일-위상 또는 2-위상 수직 클러킹(clocking), 수평 스캐닝을 위한 RGB 또는 BGR 서브 픽셀 순서(subpixel ordering), 디스플레이 안정 성능을 최적화하기 위한 레지스터-조정가능한 타이밍 펄스 폭들 및 비-중첩 시간들, 레지스터 설정들을 통해 제어되는 글래스 신호들의 극성 및 위상(phasing), 및 레지스터 설정들에 의해 제어되는 글래스 상의 더미 라인들의 다양한 구성들과 연 관된 수직 타이밍 관계들이 있다.

타이밍 컨트롤러 블럭은 디스플레이 리프레쉬 및 스캐닝을 제어하도록 설계된 10 개의 출력들을 가진다. 레벨 쉬프터 블럭은 그 신호들이 글래스 제어 입력들로 적당하게 인터페이스할 수 있도록 그 신호들에 대하여 논리 레벨 변환을 수행한다. 레벨 쉬프터 신호들의 출력 전압은 VSSG 내지 VDDG이다. 거기에 3 개의 출력들[GPO_0, GPO_1, GPO_2]이 있고, 그것들의 신호 기능은 GPO 레지스터의 설정에 기초하여 변한다. 모든 레벨 쉬프터 출력들은 슬립(sleep) 상태에서 GND로 구동된다.

추가적 레벨-쉬프팅된 출력 XDON은 DC-DC 변환기 블럭에 의해 제공된다. 통상적으로, V_DDD가 존재하는 때마다 XDON은 V_SSG 레벨에 있다. V_DDD가 갑자기 인터럽트되면, 즉시 XDON은 V_DDG 레벨이 된다. V_DDG 노드 및 V_SSG 노드 상에는 외부 용량이 있기 때문에, XDON은 V_DDDC가 인터럽트된 후에 짧은 주기의 시간 동안에 V_DDG 레벨로 유지될 것이다. 따라서, XDON은 갑작스런 파워 인터럽션(interruption)의 발생시에 글래스 상의 모든 노드들을 방전시키기 위한 제어 신호로 글래스에 의해 신뢰성 있게 사용될 수 있다.

온-칩 발진기는 13.5MHz의 내부 클럭 신호(OSC)를 생성한다. OSC 신호는 부분적 모드 동안에 그리고 파워-다운 시퀀스와 같은 어떤 명령 시퀀스들 동안에 타이밍 컨트롤러 블럭에 대한 클럭 소스로서 이용된다.

소스 드라이버 블럭은 MPL 인터페이스 또는 부분적 디스플레이 메모리로부터 수신된 디지털 이미지 데이터를 글래스 상의 소스 라인들을 구동하기 위해 필요한 아날로그 전압들로 변환한다. 소스 드라이버 블럭은 320 구동 채널들로 구성된다. 각각의 구동 채널은 1 픽셀에 대한 RGB 데이터를 수신하고 글래스 멀티플렉스 선택 신호들(CKH1~3)에 동기화된 시간-멀티플렉싱된 시퀀스로 적색, 녹색 및 청색 데이터의 D/A 변환을 수행한다. 각각의 라인 시간 내에서 RGB 데이터의 변환 시퀀스는 SCAN 레지스터 설정들에 의해 결정된다. SCAN[1] 레지스터 비트는 소스 드라이버 블럭의 데이터 로딩 방향[S0 -> S319 방향 또는 S319 -> S0 방향]을 제어한다. 글래스 상의 픽셀들/라인이 320 채널들보다 작은 디스플레이 어플리케이션들에 있어서, COL_OFFSET 레지스터는 어느 출력들이 활성(active)이고 어느 출력들이 그 어플리케이션에 의해 사용되지 않는지를 지정하는데 이용될 수 있다. 이것은 드라이버와 글래스 활성 영역(glass active region) 간의 소스 라인 팬-아웃(fan-out) 영역을 최적화하는 것을 도울 수 있다. COL_OFFSET는 SCAN[1] 설정과 관련되어 지정된다. 로딩 방향이 S0 -> S319 방향으로 설정되면, COL_OFFSET는 S0 출력에 참조된다. 로딩 방향이 S319 -> S0 방향으로 설정되면, COL_OFFSET는 S319 출력에 관해서 참조된다. 소스 드라이버 DAC의 전압 전송 특성은 감마 기준 블럭에 의해 생성되는 64 개의 감마 기준 전압들에 의해 결정된다. 또한 소스 드라이버 출력을 위한 구동 세기는 GAMMA_CFG1[4:0] 레지스터 비트들을 통해 최적의 안정 및 파워 성능으로 프로그램가능하다.

64 개의 기준 전압들에 대하여 4 개의 고유 감마 커브들이 이용가능하다. 그 고유 커브들은 모듈 사용자를 위한 다양한 목표들을 달성하는데 이용될 수 있다. 다양한 모듈 공급자들로부터의 매칭 광학 성능을 얻는 것이 그 하나의 목표일 수 있다. 어느 공급자의 상이한 컬러 채널들에 대한 개별적인 커브 형태들을 최적화하는 것도 가능하다. 이 경우들에서, 그 4 개의 커브 옵션들은 각각의 모듈 공급자의 글래스 특성에 대하여 최적화될 수 있으며, 적당한 커브 및 설정들의 선택은 SLEEP_OUT 명령에 포함된다. 다른 선택들이 상이한 모듈 공급자에 대하여 최적화되므로 GAMMA_SET 명령은 이 경우에 사용되지 않는다. 다수의 고유 커브 설정들을 사용하는 다른 이유는 다양한 보기(viewing) 조건들 및 어플리케이션들에 대한 성능을 최적화시키기 위해서 어느 모듈에 대하여 다수의 감마 특성들(예컨대, γ = 1.0, 1.8, 2.2, 2.5)을 제공하기 위함일 수 있다. 이 경우에, 다양한 커브들은 감마 설정 명령(Gamma Set command)을 통하여 또는 감마 레지스터 설정들에 대한 직접적인 레지스터 액세스를 통하여 선택될 수 있다.

가능한 부극성(negative) 고유 커브 형태 및 정극성(positive) 고유 커브 형태를 각각 나타내는 도 19a 및 도 19b를 참조한다. 요구되는 특성에 가장 잘 매칭되는 고유 커브를 선택한 후에, 그 커브 형태는 감마 레지스터 설정들의 이용을 통해서 요구되는 특성에 더 잘 매칭되도록 최적화될 수 있다. 이 도면들에서의 형태 및 감마 라벨들은 단지 예시 목적을 위한 것이다. GAMMA_CFG1[7] 레지스터 비트는 이 4 개의 형태들 중의 하나가 3 컬러 채널들 모두에 대하여 사용되는지 또는 별도의 커브들이나 조정 설정들이 각각의 컬러 채널에 대하여 선택되는지를 결정한다. 이 동일한 고유 형태가 상이한 최적화 설정들[최적화 설정들에 대한 아래의 설명을 참조]로 녹색 및 청색 커브들에 대하여 사용될 수 있거나, 상이한 고유 형태들 및 최적화 설정들이 각각의 컬러 채널에 대하여 선택될 수 있다. 어느 컬러 채널에 있 어서, 동일한 고유 커브 형태가 두 구동 극성들 모두에 대하여 사용될 수 있다.

도 20을 참조한다. 도시된 바와 같이, 값들은 4 개의 고유 감마 커브들에 대한 방정식들에 따라서 생성될 수 있다. 도 21을 참조하면, 선택된 고유 커브 형태는 범위 조정 DAC들[범위 DAC들이라고 언급됨]을 통해서 말단 포인트들의 전압 값들[V0 및 V63] 및 3 개 탭들의 전압 값들[V7, V24 및 V56]을 설정함으로써 최적화될 수 있다. 예시적인 실시예에 따라, 비록 동일한 고유 커브 형태가 두 구동 극성들 모두에 대하여 사용될지라도, 정극성의 극성 감마 커브에 대한 설정들은 부극성의 극성 감마 커브에 대한 설정들로부터 독립적이다. V0, V7, V24, V56 및 V63을 위한 전압들은 VDD_ADJ[7:5] 레지스터 비트들 및 감마 기준 레지스터들에 의해 커브 동적 범위(curve dynamic range)를 매칭하기 위해 조정가능한 V_GR 기준 전압에 의해 결정된다. VDD_ADJ 레지스터에서의 VDDA 및 VGR에 대한 설정들은 다음과 같이 결정되어야 한다. (1) 요구되는 VGR 설정을 VcomH, VcomA, V0+ 또는 V63-의 가장 정극성인 값에 기초하여 소정의 관계들을 이용해서 계산한다. 그리고 (2) VGR, VDDGR, VSSGR 및 동작 전압 헤드룸(headroom)에 대한 최대 값으로부터 VDDA의 값을 계산한다.

도 22를 참조한다. 감마 기준 블럭의 아키텍처는 도시된 바와 같이 구현될 수 있다. 간결성을 위해서, 적색 채널에 대한 범위 DAC 최적화 레지스터들만이 도시되었다. 구동 극성(DRIVE POLARITY) 신호는 타이밍 컨트롤러에 의해 제공되며 두 가지 일을 한다. (1) 각각의 컬러들[녹색 및 청색 레지스터들은 도시되지 않음]에 대하여 부극성의 구동 극성 또는 정극성의 구동 극성을 위한 조정 값들을 선택한다. 그리고 (2) D/A 변환기들을 위한 정확한 출력 전압 범위들을 선택한다. 부극성의 구동 극성에 있어서, V₀을 위한 D/A는 접지 부근의 전압을 생성할 것이고, V₆₃을 위한 D/A는 V_GR 부근의 전압을 생성할 것이다[도 19a 참조]. 정극성의 구동 극성에 있어서, V₀을 위한 D/A는 V_GR 부근의 전압을 생성할 것이고, V₆₃을 위한 D/A는 접지 부근의 전압을 생성할 것이다[도 19b 참조]. GAMMA_CFG1[7] = 0이면, RGB 선택 신호들은 항상 적색 채널에 상응하는 값들을 선택할 것이다. GAMMA_CFG1[7] = 1이면, 타이밍 컨트롤러로부터의 RGB 선택 신호들은 CKH1, CKH2 및 CKH3 클럭들 그리고 RGB/BGR 선택 비트들(SCAN[7] 및 SCAN[0])에 따라서 적색, 녹색 또는 청색 감마 값들을 선택한다.

도 23을 참조한다. DC V_COM or AC V_COM 구동은 VCOM_ADJ[7] 레지스터 비트에 의해 선택될 수 있다. AC VCOM 구동 방안은 두 디바이스 핀들과 외부 커플링 커패시터를 활용한다. 이 모드에서, VCOMA_VCS 핀(Pad 1)은 VCOMA 신호를 커플링 커패시터로 출력하도록 기능한다. 제 2 디바이스 핀 VCOMH_VCOM(Pad 2)은 파형의 하이(high) 시간 동안에 V_COM 노드의 dc 값을 확립하도록 기능한다. AC V_COM 모드는 VCOM_ADJ[7] = 1로 설정함으로써 선택된다. V_COM AC 신호는 VCOMA_VCS 패드들에 제공된다. 이 신호의 크기는 VCS_ADJ 레지스터에 의해 설정된다.

VCOMH_VCOM 출력은 V_COM 하이 레벨을 클램핑하는데 이용되고, 글래스로의 V_COM 라인으로 직접적으로 접속되어야 한다. VCOM_ADJ[6] = 0이면, 이 하이 레벨은 VCOM_ADJ[5:0]에 의해 결정된다. VCOM_ADJ[6] = 1이면, 이 하이 레벨은 VCOM_ADJ 핀에 접속된 외부 전압에 의해 조정된다. VCOMH_VCOM 패드들은 글래스의 V_COM 입력에 직접적으로 접속되어야 하고, VCOMA_VCS 패드들은 큰 커패시터를 통하여 글래스로의 V_COM 입력에 접속되어야 한다.

시간 t1 동안에, 패드 1[VCOMA_VCS 신호]은 전압 V_COMA로 구동되고 패드 2[VCOMH_VCOM 신호]는 전압 V_COMH로 구동된다. 그 결과, 글래스로의 V_COM 전압은 V_COMH와 같을 것이고 외부 커패시터는 전압 [V_COMH - V_COMA]로 충전될 것이다. 시간 t2 동안에, 패드 1은 접지로 구동되고 패드 2는 플로팅(floating) 상태이다. 외부 커패시커가 전압 [V_COMH - V_COMA]로 충전된 상태를 유지하기 때문에, 패드 2[글래스로의 V_COM 신호] 상의 전압은 [V_COMH - V_COMA]와 같을 것이다. 이와 같이, 글래스에 인가되는 V_COM 전압은 V_COMH와 [V_COMH - V_COMA] 사이에서 스윙(swing)할 것이다.

DC V_COM 모드는 VCOM_ADJ[7] = 0으로 설정함으로써 선택된다. 이 경우에, 글래스로의 DC V_COM 전압은 VCOMH_VCOM 출력에 의해 제공된다. 글래스로의 C_STORE 전압(VCS)은 VCOMA_VCS 출력에 의해 제공된다. VCOMA_VCS의 DC 레벨은 VCS_ADJ 레지스터에 의해 설정된다.

VCOM_ADJ[5:0] 레지스터를 변화시키거나 VCOM_ADJ 핀에 접속되는 외부 전압 을 조정하여 VCOMH_VCOM 레벨을 설정함으로써 깜박임(flicker)이 최소화된다. 레지스터 방법이 사용되면, 그 레지스터가 파워-업 시퀀스 동안에 항상 최적화된 값으로 설정되도록 VCOM_ADJ 레지스터에 대한 최적화된 값이 EEPROM에서의 슬립 아웃(Sleep Out) 초기화 프로파일에 포함되어야 한다. 대안적으로, 다수의 감마 커브들과 Vcom 설정들이 디바이스의 동작에서 사용되면, 최적화된 VCOM_ADJ 설정은 적당한 감마 설정 명령 프로파일에 포함될 수 있다. 이러한 방식으로, 각각의 감마 커브 선택에 대하여 독립적으로 깜박임을 최적화하는 것이 가능하다.

본 발명이 특정한 실시예들을 참조하여 설명되었으나, 당업자는 본 발명의 범위를 벗어나지 않으면서 다양한 변화들이 행해질 수 있고 균등물들이 그 요소들에 대해 대체될 수 있다는 점을 이해할 것이다. 또한, 특정한 상황이나 물질을 본 발명의 교시들에 적응시키기 위해서 많은 변경들이 본 발명의 범위를 벗어나지 않으면서 행해질 수 있다.

그러므로, 본 발명이 이 발명을 실행하기 위해 고려된 최상의 모드로서 개시된 특정한 실시예들에 한정되는 것은 아니며, 본 발명은 첨부된 청구항들의 범위 및 사상에 속하는 모든 실시예들을 포함할 것이다.

Claims (8)

1. 연관된 수평 동기화 신호 및 수직 동기화 신호에 상응하는 신호들의 생성을 촉진하기 위해서, 디지털 비디오 신호에 대하여 연관된 수평 동기화 신호 및 수직 동기화 신호를 제외하고 데이터 인에이블 신호 및 픽셀 클럭을 이용하기 위한 방법에 있어서,

   복수의 주기적인 클럭 펄스들을 가지는 픽셀 클럭을 수신하는 단계;

   리딩(leading) 신호 에지 및 트레일링(trailing) 신호 에지에 의해 분리된 활성(asserted) 상태 및 비-활성(de-asserted) 상태를 갖춘 데이터 인에이블 신호를 수신하는 단계;

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 비유사한 것들 및 유사한 것들 간의 시간 간격들에 상응하는 복수의 픽셀 클럭 펄스들의 제 1 부분 및 제 2 부분을 카운팅하여 적어도 제 1 픽셀 클럭 카운트들 및 제 2 픽셀 클럭 카운트들을 각각 생성하는 단계;

   복수의 제 1 픽셀 클럭 카운트들의 각각을 비교하여 복수의 제 1 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것 간의 차이에 관련되는 제 1 습득된 값을 갖춘 제 1 비교 카운트를 생성하는 단계;

   복수의 제 2 픽셀 클럭 카운트들의 각각을 비교하여 복수의 제 2 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것 간의 차이에 관련되는 제 2 습득된 값을 갖춘 제 2 비교 카운트를 생성하는 단계; 및

   픽셀 카운트들의 연속에서 상기 제 2 습득된 값과 동등한 카운트를 통해 복수의 픽셀 클럭 펄스들의 복수의 연속적인 부분들 각각을 카운팅하여 수평 라인 간격, 및 수직 라인 간격을 지시하는 총 라인 신호를 지시하는 픽셀 카운트 신호를 생성하는 단계;를 구비하는 것을 특징으로 하는 방법.
2. 제 1 항에 있어서,

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 비유사한 것들 및 유사한 것들 간의 시간 간격들에 상응하는 복수의 픽셀 클럭 펄스들의 제 1 부분 및 제 2 부분을 카운팅하여 적어도 제 1 픽셀 클럭 카운트들 및 제 2 픽셀 클럭 카운트들을 각각 생성하는 단계는,

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 연속적인 비유사한 것들 간의 시간 간격들 각각에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하여 복수의 제 1 픽셀 클럭 카운트들을 생성하는 단계; 및

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 연속적인 유사한 것들 간의 시간 간격들 각각에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하여 복수의 제 2 픽셀 클럭 카운트들을 생성하는 단계;를 구비하는 것을 특징으로 하는 방법.
3. 제 2 항에 있어서,

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 연속적인 비유사한 것들 간의 시간 간격들 각각에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하여 복수의 제 1 픽셀 클럭 카운트들을 생성하는 단계는,

   상기 데이터 인에이블 신호의 상기 활성 상태 및 상기 비-활성 상태의 복수의 하나에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하는 단계;를 구비하는 것을 특징으로 하는 방법.
4. 제 2 항에 있어서,

   상기 리딩 신호 에지 및 상기 트레일링 신호 에지의 연속적인 유사한 것들 간의 시간 간격들 각각에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하여 복수의 제 2 픽셀 클럭 카운트들을 생성하는 단계는,

   상기 데이터 인에이블 신호의 상기 활성 상태 및 상기 비-활성 상태의 연속적인 것들에 상응하는 복수의 픽셀 클럭 펄스들의 복수의 부분들을 카운팅하는 단계;를 구비하는 것을 특징으로 하는 방법.
5. 제 1 항에 있어서,

   상기 복수의 제 1 픽셀 클럭 카운트들의 각각을 비교하여 복수의 제 1 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것 간의 차이에 관련되는 제 1 습득된 값을 갖춘 제 1 비교 카운트를 생성하는 단계는,

   복수의 제 1 픽셀 클럭 카운트들의 제 1 연속적인 것들 및 제 2 연속적인 것들을 비교하여 제 1 비교 카운트를 생성하는 단계[여기서, 복수의 제 1 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것이 동등할 때에, 상기 제 1 비교 카운트는 제 1 선행 값으로부터 복수의 제 1 픽셀 클럭 카운트들의 두 번째 것에 상응하는 제 1 습득된 값까지 변하는 값을 가짐];를 구비하고,

   상기 복수의 제 2 픽셀 클럭 카운트들의 각각을 비교하여 복수의 제 2 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것 간의 차이에 관련되는 제 2 습득된 값을 갖춘 제 2 비교 카운트를 생성하는 단계는,

   복수의 제 2 픽셀 클럭 카운트들의 제 1 연속적인 것들 및 제 2 연속적인 것들을 비교하여 제 2 비교 카운트를 생성하는 단계[여기서, 복수의 제 2 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것이 동등할 때에, 상기 제 2 비교 카운트는 제 2 선행 값으로부터 복수의 제 2 픽셀 클럭 카운트들의 두 번째 것에 상응하는 제 2 습득된 값까지 변하는 값을 가짐];를 구비하는 것을 특징으로 하는 방법.
6. 제 5 항에 있어서,

   상기 복수의 제 1 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것을 비교하여 제 1 비교 카운트를 생성하는 단계는,

   복수의 제 1 픽셀 클럭 카운트들의 연속적인 것들을 비교하는 단계;를 구비하는 것을 특징으로 하는 방법.
7. 제 5 항에 있어서,

   상기 복수의 제 2 픽셀 클럭 카운트들의 첫 번째 것 및 두 번째 것을 비교하 여 제 2 비교 카운트를 생성하는 단계는,

   복수의 제 2 픽셀 클럭 카운트들의 연속적인 것들을 비교하는 단계;를 구비하는 것을 특징으로 하는 방법.
8. 제 1 항에 있어서,

   상기 픽셀 카운트들의 연속에서 상기 제 2 습득된 값과 동등한 카운트를 통해 복수의 픽셀 클럭 펄스들의 복수의 연속적인 부분들 각각을 카운팅하여 수평 라인 간격, 및 수직 라인 간격을 지시하는 총 라인 신호를 지시하는 픽셀 카운트 신호를 생성하는 단계는,

   상기 데이터 인에이블 신호가 상기 활성 상태 및 상기 비-활성 상태 중의 하나를 포함하는 픽셀 카운트들의 연속의 제 1 부분 및 상기 데이터 인에이블 신호가 상기 활성 상태 및 상기 비-활성 상태 양자 모두를 포함하는 픽셀 카운트들의 연속의 제 2 부분을 지시하는 수직 카운트 신호; 및

   픽셀 카운트들의 연속의 제 2 부분을 지시하는 액티브 라인 신호;를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.

Images