KR100964940B1 - 인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법 - Google Patents

인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법 Download PDF

Info

Publication number
KR100964940B1
KR100964940B1 KR1020070085812A KR20070085812A KR100964940B1 KR 100964940 B1 KR100964940 B1 KR 100964940B1 KR 1020070085812 A KR1020070085812 A KR 1020070085812A KR 20070085812 A KR20070085812 A KR 20070085812A KR 100964940 B1 KR100964940 B1 KR 100964940B1
Authority
KR
South Korea
Prior art keywords
signal
impulse response
block
phase
channel
Prior art date
Application number
KR1020070085812A
Other languages
English (en)
Other versions
KR20080018982A (ko
Inventor
파트사라티 바수데반
보야 수딥
텔랑 빅벡
Original Assignee
브로드콤 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브로드콤 코포레이션 filed Critical 브로드콤 코포레이션
Publication of KR20080018982A publication Critical patent/KR20080018982A/ko
Application granted granted Critical
Publication of KR100964940B1 publication Critical patent/KR100964940B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

실시예는 통신 채널을 거쳐 전송된 정보 보유 신호에 대해 전자적 분산 보상을 수행하는 시스템을 포함한다. 이러한 시스템은 채널 식별 모듈을 포함하는데, 이는 상기 정보 보유 신호의 제1 디지털화 버전과, 상기 정보 보유 신호의 이퀄라이징된 버전을 수신하도록 구성되며, 이에 기초하여 상기 통신 채널의 임펄스 응답을 결정하도록 구성될 수 있다. 이 시스템은 시간 가변 위상 검출기를 포함할 수 있는데, 이는 상기 정보 보유 신호의 이퀄라이징된 버전과, 상기 정보 보유 신호의 제2 디지털화 버전, 그리고 임펄스 응답을 수신하도록 구성될 수 있고, 추가로 상기 임펄스 응답과 상기 정보 보유 신호의 이퀄라이징된 버전에 기초하여 기준 파형을 생성하도록 구성될 수 있다. 이 시간 가변 위상 검출기는 상기 기준 신호와, 상기 기준 신호 및 상기 정보 보유 신호의 상기 제2 디지털화 버전으로부터 결정된 오차 신호에 기초하여 위상 신호를 생성하도록 구성될 수 있다.

Description

인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을 보조할 수 있는 전자적 분산 보상 방법{ELECTRONIC DISPERSION COMPENSATION UTILIZING INTERLEAVED ARCHITECTURE AND CHANNEL IDENTIFICATION FOR ASSISTING TIMING RECOVERY}
본 발명은 디지털 집적 회로 및 신호 처리에 관련된 것이다. 더 상세하게는, 본 발명은 타이밍 복원(timing recovery)을 수행하기 위해, 인터리브 아키텍쳐(interleaved architecture)를 채용하고 채널 식별 정보(channel identificatin information)를 이용하는 전자적 분산 보상(electronic dispersion compensation)을 수행하는 기법에 관련된 것이다.
원거리 통신 시스템(telecommunication system)은 전자기파의 형태로 송신될 수 있도록 정보를 인코딩하는 송신기와, 전자기파의 전송을 위한 도관 역할을 제공하는 전송 매체(transmission medium)와 전자기파에 실린 정보를 수신하고 처리하는 수신기를 포함할 수 있다. 원거리 통신 시스템은 전송 매체로서 도파관(waveguide)을 이용할 수 있다. 도파관이란, 전자기 방사의 전파를 유도하거나 또는 제한하는 구조물을 말한다. 도파관은 고체 유전체(solid dielectric) 형태의 물질적인 경계들로 이루어진 시스템을 포함할 수 있다. 원거리 통신에서, 광섬유는 도파관으로서 종종 이용된다.
원거리 통신 시스템의 대역폭 내지 전송율을 높이는 것은 여러 가지 이유에서 바람직한 것이다. 먼저, 데이터 센터에서 이용된다거나, 영상 및 음성 생방송을 위한 시스템이나, 멀티미디어 및 그 밖의 대역폭을 대량으로 요구하는 응용 분야 등의 최신 원거리 통신 응용 분야들을 지원하려면 더 큰 대역폭이 요구된다. 또한, 효율이나 비용의 이유에서도, 원거리 통신 시스템들의 대역폭을 늘리는 것이 바람직하다. 따라서, 더 큰 대역폭의 전자기 신호들을 송신할 수 있도록 도파관의 물리적인 한계에 대처하는 것이 중요하다.
분산 현상(dispersion)은 통신 채널을 통해 전자기파에 실린 정보를 성공적으로 전송하고 복원하는 능력을 제한시키는 데에 상당한 역할을 하는 물리 현상이다. 어떤 전송 매체 내에서 어느 주파수 스펙트럼 성분의 위상 속도는 그 물리적 매체의 굴절율에 종속적이다. 통상적으로, 어느 전송 매체의 굴절율은 주파수에 따라 변할 것이다. 도파관 분산은 광섬유와 같은 도파관 내에서 어떤 파의 속도가 그 주파수에 따라 변하는 것일 때에 일어난다. 전자파가 도파관 내에 갇히는 횡파 모드(transverse modes)들은 일반적으로 주파수에 종속적인 서로 다른 속도를 가진다. 이와 유사한 현상으로는 어떤 주어진 주파수에서 복수의 모드들을 갖는 도파관에 의해 발생하는 모드 분산(modal dispersion)이 있는데, 이 경우 각 모드들이 서로 다른 속도로 전파한다.
도착 시점에서 어느 한 신호의 서로 다른 성분들 사이에 서로 다른 지연 값 은 도파관을 통하여 전송된 펄스들의 펄스 특성을 심각하게 훼손하기 때문에, 원거리 통신 시스템들에서 도파관의 분산은 신호 열화에 이르게 한다. 이러한 현상은 종종 심볼간 간섭(intersymbol interference, ISI)이라고 지칭된다. 펄스들로 표현되는 인접하는 심볼들은 사실상 서로 겹쳐질(run into) 수 있고, 어느 특정한 샘플 시점에서, 어느 심볼의 에너지가 사실은 인접한 다른 심볼에 연관된 에너지를 포함할 수 있다.
따라서, 분산이나 이에 관련된 심볼간 간섭과 같이 통신 채널에 걸쳐 전송된 수신 신호 내에 도입되어 있을 수 있는 오류들을 교정할 필요가 있다. 통상적으로, 수신기에는, 통신 채널에 의해 도입된 분산 효과들을 교정할 수 있는 신호 처리 시스템이 장착되어 있을 수 있다. 이러한 신호 처리 시스템들은 종종 심볼간 간섭(ISI) 현상을 상쇄할 수 있도록 통신 채널의 통계적 특성들을 분석한다. 그러한 신호 처리 시스템은 통상적으로 이러한 교정을 수행하는 하나 또는 그 이상의 이퀄라이저들(equalizers)을 이용한다. 널리 이용되는 이퀄라이저의 한 종류는 순방향 피드 이퀄라이저(feed forward equalizer, FFE)라고 하며, 현재의 심볼이 뒤따르는 심볼에 의해 영향을 받는 경우인 프리커서 심볼간 간섭(pre-cursor ISI)을 교정하고자 하는 장치이다. 종종, FFE는 판정 피드백 이퀄라이저(decision feedback equalizer, DFE)와 결합할 수 있는데, 이는 현재의 심볼이 선행하는 심볼에 의해 영향을 받는 경우인 포스트커서 심볼간 간섭(post-cursor ISI)을 교정하고자 하는 장치이다.
높은 보드 레이트(baud rate) 즉 심볼 레이트(symbol rate)를 채택하는 통신 시스템에서 특히 민감한 문제가 되는, 분산과 심볼간 간섭을 교정할 수 있는 신호 처리 시스템을 구축하는 데에는 몇몇 기술적인 과제가 있다. 첫째, 신호 처리 연산들은 디지털 도메인에서 이뤄지는 것이, 동일 역할의 아날로그 시스템에 비해 더 높은 신호대 잡음비(SNR)를 더 쉽게 얻을 수 있기 때문에, 더 바람직하다. 둘째, 디지털 시스템들은 신호 레이아웃 및 디자인에 있어서 훨씬 더 낮은 복잡성을 가지는 잇점과, 채택된 신호 처리 루틴들을 쉽게 변경시킬 수 있는 기회를 제공할 수 있다.
디지털 신호 처리 시스템들은 수신된 아날로그 신호를 디지털 형태로 변환해야하는 것이 필요하다. 일반적으로, 1.5 ~ 2 GHz를 초과하는 보드 레이트에서 동작하도록 직렬 ADC(아날로그 디지털 변환기)를 구축하는 것은 어렵고 또한 비용이 많이 든다. 이는 종종 적어도 10 GHz의 수준 정도에서 동작하는 통신 시스템들을 구축하는 것이 바람직하기 때문에 문제가 된다. 유사한 문제점들이 그러한 높은 데이터 레이트에서 동작할 수 있는 이퀄라이저들을 설계하고 구축하는 경우에도 발생한다.
두 번째 기술적 문제점은, 통신 채널의 시간 가변적인 특성에 관련된 것으로, 수신기 측의 타이밍 복원 동작들의 성능에 타격을 줄 수 있다. 송신기는 통상적으로 클럭 회로를 포함하며, 이는 채널을 통해 전송할 수 있도록 반송파 신 호(carrier signal)에 데이터 신호를 인코딩하는 데에 이용된다. 송신기 클럭은 통신 채널을 통해 심볼들이 제공되는 비율(rate)을 결정할 수 있다.
상기 수신기도 통상적으로 클럭 회로를 필요로 하는데, 이는 통신 채널을 통해 송신기에 의해 전송된 심볼들을 정확하게 복원할 수 있도록, 이상적으로는 송신기의 클럭에 위상 고정(phase locked)되어야 한다. 그러나, 상기 송신기 클럭 및 수신기 클럭은 일반적으로 서로에 관해 편차(drift)를 경험할 수 있으며, 이는 양자간에 주파수 오차(frequency offset)를 초래한다. 위상은 주파수의 적분이므로, 위상은 상기 송신기 클럭과 수신기 클럭 사이의 오차를 겪게 된다. 따라서, 통신 시스템들에서, 수신기들은 통상적으로 송신기 클럭을 수신기 클럭에 동기시키려고 하는 타이밍 복원 회로를 포함한다.
디지털 통신 시스템들은 보드 레이트 샘플링(baud rate sampling) 또는 심볼 레이트 샘플링(symbol rate sampling)이라고 일컬어지는 방법을 채택할 수 있는데, 이는 수신된 신호가 그러한 보드 레이트(baud rate)로 샘플링되는 방법이다. 통신 시스템 내에서 전체 아날로그 신호가 복원될 필요는 없기 때문에, 나이퀴스트 비율(Nyquist rate)로 샘플링할 필요는 없다. 그렇지만, 보드 레이트 샘플링은, 수신기 측에서 유효하고 안정적인 신호를 샘플링하려면, 수신기 측에서 이뤄지는 타이밍 복원 동작의 정확도에 상당한 제약을 가해야 한다.
상술한 바와 같이, 통신 시스템들은 통신 신호들의 전송을 위해 물리적인 매체를 필요로 한다. 그러한 통신 시스템의 근간이 되는 물리적 매체의 성질은 종종 시간에 따라 가변적일 수 있다. 통상적으로, 이러한 시간 종속성은 보드 레이트에 비교하면 시간 축적상 상대적으로 길다고 할 수 있다. 어떤 통신 채널이 1차 함수의 특성에 의해 근사시킬 수 있고, 고차항에 의한 영향은 미미하며, 채널 특성이 시불변(time invariant)이고 초기 조건들이 알려져 있다면, 전송 신호에 대해 채널이 미치는 영향은 임펄스 신호에 대한 그 채널의 응답을 의미하는 임펄스 응답(impulse response) 즉 그린 함수(Green's function)에 의해 특성화될 수 있을 것이다. 종래의 알고리즘을 이용하는 종래의 타이밍 복원 시스템들에 있어서, 채널 특성들이 시변(time varying)하는 성질에는 대응할 수 없을 것이며, 정확한 보드 레이트 샘플링을 수행할, 따라서 원치않은 심볼간 간섭 현상들을 효과적으로 상쇄시킬 신호 처리 시스템들의 능력을 감소시킨다.
일반적인 일 측면에 따르면, 통신 채널을 거쳐 수신된 전자기 신호에 대해 분산 보상을 수행하도록 시스템이 구현될 수 있다. 이때 상기 전자기 신호는 어떤 심볼 레이트로 정보를 보유한다. 이러한 시스템은 채널 식별 모듈을 포함하는데, 이는 상기 정보 보유 신호의 제1 디지털화 버전과, 상기 정보 보유 신호의 이퀄라이징된 버전을 수신하도록 구성되며, 이에 기초하여 상기 통신 채널의 임펄스 응답을 결정하도록 구성될 수 있다. 이 시스템은 시간 가변 위상 검출기를 포함할 수 있는데, 이는 상기 정보 보유 신호의 이퀄라이징된 버전과, 상기 정보 보유 신호의 제2 디지털화 버전, 그리고 임펄스 응답을 수신하도록 구성될 수 있고, 추가로 상기 임펄스 응답과 상기 정보 보유 신호의 이퀄라이징된 버전에 기초하여 기준 파형을 생성하도록 구성될 수 있다. 이 시간 가변 위상 검출기는 상기 기준 신호와, 상 기 기준 신호 및 상기 정보 보유 신호의 상기 제2 디지털화 버전으로부터 결정된 오차 신호에 기초하여 위상 신호를 생성하도록 구성될 수 있다.
다른 일반적인 측면에 따르면, 채널 식별(channel identification, CID) 시스템을 정보 보유 신호를 전송하는 통신 채널의 특성을 식별시킬 수 있도록 구현할 수 있다. 상기 채널 식별 시스템은, 상기 통신 채널에 대한 복수의 임펄스 응답 신호들(impulse response signals)을 계산하며, 상기 복수의 임펄스 응답 신호들의 각각은 서로 구분되는 위상(distinct phase)과 하나씩 연관되는 필터 계산 모듈, 상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 최적의 임펄스 응답 신호(optimal impulse response signal)를 결정하는 최적 위상 계산 모듈, 상기 최적 임펄스 응답 신호에 기초하여 기준 파형(reference waveform)을 생성하도록 구성된 기준 파형 생성기 및 상기 기준 파형 및 상기 정보 보유 신호의 디지털화 버전(digitized version)에 기초하여 오차 신호(error signal)를 결정하도록 구성되며, 또한 상기 오차 신호 및 상기 기준 파형에 기초하여, 상기 정보 보유 신호에 대한 타이밍 복원을 제어하는 위상 신호(phase signal)를 생성하도록 구성된 시간 가변 위상 검출기(time varying phase detector)를 포함할 수 있다.
다른 일반적인 측면에 따르면, 통신 채널의 채널 식별을 수행하는 방법은, 상기 채널에 대한 복수의 임펄스 응답 신호들 각각이 서로 구분되는 위상과 하나씩 연관되는 그러한 복수의 임펄스 응답 신호들을 계산하는 단계, 상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 최적 임펄스 응답 신호를 결정하는 단계, 상기 최적 임펄스 응답 신호에 기초하여 기준 파형을 결정하는 단계, 상기 기준 파형과, 상기 통신 채널을 거쳐 전송되는 정보 보유 신호 중 상응하는 부분 사이의 오차 신호를 결정하는 단계 및 상기 기준 파형과 상기 오차 신호를 기초로 타이밍 복원 회로를 제어하는 위상 신호를 결정하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따르면, 채널 식별(channel identification, CID) 시스템은 정보 보유 신호를 전송하는 통신 채널의 특성을 식별시킬 수 있도록 제공되는데, 상기 채널 식별 시스템은
상기 통신 채널에 대한 복수의 임펄스 응답 신호들(impulse response signals)을 계산하며, 상기 복수의 임펄스 응답 신호들의 각각은 서로 구분되는 위상(distinct phase)과 하나씩 연관되는 필터 계산 모듈;
상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 최적의 임펄스 응답 신호(optimal impulse response signal)를 결정하는 최적 위상 계산 모듈;
상기 최적 임펄스 응답 신호에 기초하여 기준 파형(reference waveform)을 생성하도록 구성된 기준 파형 생성기; 및
상기 기준 파형 및 상기 정보 보유 신호의 디지털화 버전(digitized version)에 기초하여 오차 신호(error signal)를 결정하도록 구성되며, 또한 상기 오차 신호 및 상기 기준 파형에 기초하여, 상기 정보 보유 신호에 대한 타이밍 복원을 제어하는 위상 신호(phase signal)를 생성하도록 구성된 시간 가변 위상 검출기(time varying phase detector)를 포함한다.
바람직하게는, 상기 채널 식별 시스템은 상기 정보 보유 신호와, 상기 정보 보유 신호를 특징지을 수 있는 적어도 하나의 판정 신호(decision signal), 그리고 위상 정보 신호(phase information signal)를 입력으로서 수신한다.
바람직하게는, 상기 각 임펄스 응답 신호는 복수의 계수들로 특징지을 수 있다.
바람직하게는, 상기 필터 계산 모듈은 현재 임펄스 응답 신호에 대한 각 계수를 상기 정보 보유 신호 및 상기 판정 신호 사이의 오차 신호(error signal)에 대한 함수로서 계산하도록 구성된다.
바람직하게는, 현재 임펄스 응답 신호의 계수는 다음 관계식
Figure 112007061788090-pat00001
에 따라 계산된다.
바람직하게는, 상기 위상 신호는 직류 오프셋 파라미터를 포함한다.
바람직하게는, 상기 직류 오프셋 파라미터는 뮐러-뮐러타이밍 복원 프로세스를 이용하는 타이밍 복원 회로를 제어하는 데에 이용된다.
바람직하게는, 상기 위상 정보 신호는 상기 복수의 임펄스 응답 신호 중의 하나에 관한 계산(evaluation)을 위해 현재 위상을 설정하는 데에 이용된다.
바람직하게는, 상기 시스템은 아날로그 디지털 변환기(ADC)를 더 포함한다.
바람직하게는, 상기 ADC는 상기 채널을 통해 전송되는 데이터의 임계 샘플링 레이트(critical sampling rate)보다 낮은 샘플링 레이트에서 동작한다.
바람직하게는, 상기 최적 임펄스 응답은 각 임펄스 응답에 대해 소정의 계량치를 계산함으로써, 그리고 상기 계량치를 최소화하고 최대화하는 임펄스 응답을 선택함으로써 결정된다.
바람직하게는, 상기 시간 가변 위상 검출기는 상기 오차 신호 및 상기 기준 파형의 기울기에 기초하여 상기 위상 신호를 결정하도록 구성된다.
본 발명의 다른 측면에 따르면, 통신 채널의 채널 식별을 수행하는 방법은, 상기 채널에 대한 복수의 임펄스 응답 신호들 각각이 서로 구분되는 위상과 하나씩 연관되는 그러한 복수의 임펄스 응답 신호들을 계산하는 단계, 상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 최적 임펄스 응답 신호를 결정하는 단계, 상기 최적 임펄스 응답 신호에 기초하여 기준 파형을 결정하는 단계, 상기 기준 파형과, 상기 통신 채널을 거쳐 전송되는 정보 보유 신호 중 상응하는 부분 사이의 오차 신호를 결정하는 단계 및 상기 기준 파형과 상기 오차 신호를 기초로 타이밍 복원 회로를 제어하는 위상 신호를 결정하는 단계를 포함한다.
바람직하게는, 상기 방법은 상기 통신 채널을 거쳐 전송된 상기 정보 보유 신호와, 상기 정보 보유 신호를 특징지을 수 있는 적어도 하나의 판정 신호, 그리고 위상 정보 신호를 입력으로써 수신하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 현재 임펄스 응답 신호에 대한 계수를 상기 정보 보유 신호와, 이전 임펄스 응답 신호에 의해 필터링된 상기 판정 신호 사이의 오차 신호(error signal)에 대한 함수로서 계산하는 단계를 더 포함한다.
바람직하게는, 현재 임펄스 응답 신호에 대한 계수는 다음 관계식
Figure 112007061788090-pat00002
을 이용한 것이다.
바람직하게는, 상기 출력 신호는 직류 오프셋 파라미터를 포함하고, 상기 직 류 오프셋 파라미터는 뮐러-뮐러 타이밍 복원 프로세스를 이용한 타이밍 복원 회로를 제어하는 데에 이용된다.
본 발명의 일 측면에 따르면, 통신 채널을 거쳐 전송되는 정보 보유 신호에 대해 전자적 분산 보상을 수행하도록 시스템이 제공되는데, 상기 시스템은,
상기 정보 보유 신호의 제1 디지털화 버전(digitized version)과 상기 정보 보유 신호의 이퀄라이징된 버전(equalized version)을 수신하도록 구성되며, 또한 이를 기초로 상기 통신 채널의 임펄스 응답을 결정하도록 구성된 채널 식별 모듈; 및
상기 정보 보유 신호의 상기 이퀄라이징된 버전, 상기 정보 보유 신호의 제2 디지털화 버전, 그리고 상기 임펄스 응답을 수신하도록 구성되며, 또한 상기 임펄스 응답과, 상기 정보 보유 신호의 상기 이퀄라이징된 버전을 기초하여 기준 파형을 생성하도록 구성된 시간 가변 위상 검출기를 포함하며,
상기 시간 가변 우상 검출기는 상기 기준 파형과, 상기 정보 보유 신호의 제2 디지털화 버전 및 상기 기준 파형으로부터 결정된 오차 신호에 기초하여 위상 신호(phase signal)를 생성하도록 구성된다.
바람직하게는, 상기 시스템은 상기 제1 디지털화 버전은 상기 정보 보유 신호의 보드 레이트보다 낮은 레이트로 샘플링되며, 상기 제2 디지털화 버전은 실질적으로 상기 보드 레이트에서 샘플링된다.
바람직하게는, 상기 시간 가변 위상 검출기는 상기 오차 신호와, 상기 기준 파형의 기울기에 기초하여 상기 위상 신호를 결정하도록 구성된다.
하나 또는 그 이상의 구현예들에 관한 상세한 사항들은 아래에 첨부된 도면들 및 상세한 설명에 개시되어 있다. 그 밖의 특징들도 상세한 설명 및 도면들로부터, 그리고 청구 범위로부터 명백해질 것이다.
본 발명의 실시예들은 수신된 아날로그 신호를 높은 데이터 레이트에서 디지털 형태로 변환할 수 있다. 본 발명의 실시예들은 통신 채널의 시간 가변적인 특성에 대해 대처할 수 있다. 또한 본 발명의 실시예들은 송신기 클럭을 수신기 클럭에 동기시킬 수 있다.
도 1은 원거리 통신 시스템(100)의 블록도이다. 상기 통신 시스템(100)은, 여하한 개수의 통신 채널들(182)을 거쳐 정보가 상호 교환될 수 있는 여하한 개수의 사이트들(sites)(102)을 포함할 수 있다. 도 1은 두 개의 사이트들(102(1), 102(2))을 묘사하고 있으며, 이들 중 하나는 송신기(108)를 포함하고 송신 사이트(transmission site)로서 기능을 하며, 다른 하나는 수신기(116)를 포함하고 수신 사이트로서 기능을 한다. 이는 단순히 예시적인 것이며, 통신 시스템은 여하한 개수의 사이트들(102)을 포함할 수 있으며, 이들 중 각각은 순전히 송신 능력만을 제공하거나, 순전히 수신 능력만을 제공하거나, 또는 송신과 수신 능력 모두의 조합을 제공할 수 있다.
상기 원거리 통신 시스템(100) 내의 상기 사이트들(102(1), 102(2))은 예를 들어, 데이터 센터들(data centers)일 수 있다. 즉, 각 사이트(102)는 한 데이터 센터 내의 특정한 구조물, 예를 들어 데이터 기록 보관 시스템(data archival system)이나 대량 저장 장치(mass storage device, 예를 들어 디스크 스토리지 어레이 등), 서버 또는 그 밖의 프론트 엔드 시스템(front-end system)이 될 수 있다. 데이터 센터 응용예에서, 높은 데이터 전송율을 가지고 대량의 데이터에 접근하고 전송하는 것은 특히 중요할 수 있다.
각 송신 사이트(102(1))는 데이터 소스(data source)(104)를 포함할 수 있으며, 이는 수신 사이트(102(2))로 전송될 수 있도록 데이터를 문서 조직화(archiving)하거나 생성할 수 있는 어떠한 시스템도 될 수 있다. 상기 송신 사이트(102(1)) 및 수신 사이트(102(2)) 사이에 전송되는 정보는 음성 및 영상 정보를 포함하는 멀티미디어 정보, 텍스트 정보를 포함하는 어떠한 형태의 데이터도 포함할 수 있으며, 적절한 포맷이라면 어떠한 형태로든 저장될 수 있다. 데이터 소스(104)는 상기 송신 사이트(102(1))로부터 상기 수신 사이트(102(2))로 전송을 위해 데이터를 문서조직화할 수 있다. 또한, 상기 데이터 소스(104)는 실시간 내지 근 실시간으로 전송을 위해 데이터를 제공할 수 있다. 예를 들어, 상기 데이터 소스(104)는 각각 영상 및 음성 신호들을 생성해내는 비디오 카메라 또는 마이크와 같은 멀티미디어 장치일 수도 있다. 또한, 상기 데이터 소스(104)는 MPEG 파일과 같이 기록 보존된 멀티미디어 파일일 수도 있다. 상기 데이터 소스(104)는 아날로그 및 디지털 정보의 여하한 형태의 결합을 포함할 수 있다. 상기 디지털 소스(104)는 비처리(raw) 데이터 또는 압축 데이터를 포함한, 여하한 형태의 포맷으로 저장된 데이터들도 포함할 수 있다.
상기 송신 사이트(102(1))는 상기 데이터 소스(104)로부터 전자기 신호를 이용하여 상기 통신 채널(182)을 통해 상기 수신 사이트(102(2))로 정보를 송신할 수 있다. 상기 통신 채널(182)을 통해 전송되는 전자기 신호들은 원하는 심볼 레이트를 달성하는데 필요한 가시광 파장들이나 또는 그 밖의 파장을 가질 수 있다. 즉, 상기 통신 채널(182)은 예를 들어, 가시광 파장의 전자기 신호들의 전송에 적합한 광섬유 케이블 또는 그 밖의 물리적 매체일 수 있다. 일 실시예에 따르면, 상기 전송 채널(182)은, 상기 송신 사이트(102(1))와 수신 사이트(102(2)) 사이에서 초당 10 기가바이트(gbps)의 비트율이 달성될 수 있는 멀티 모드 광섬유 케이블일 수 있다. 좀더 구체적인 예를 든 실시예들에서, 상기 비트율은 10.3125 gbps일 수 있다.
상기 송신 사이트(102(1))는 또한 송신기(108)를 포함할 수 있다. 상기 송신기(108)는 더 나아가 TOSA(transmitter optical sub assembly)(106)를 포함할 수 있으며, 이는 위와 같은 광학 물리 계층(예를 들어, 광학 통신 채널)에 대한 인터페이스를 제공한다. 상기 TOSA(106)는 레이저(laser)를 포함할 수 있다. 특히, 상기 TOSA(106)는 레이저(도시하지 않음)에 의해 생성된 전자기 반송파 신호를 상기 데이터 소스(104)에 의해 제공되는 정보를 이용하여 변조할 수 있고, 또한 이렇게 변조된 신호를 상기 통신 채널(182)에 제공할 수 있다. 송신 사이트(102(1))와 수신 사이트(102(2))가 디지털 정보를 상호 교환할 수 있으므로, 상기 TOSA(106)는 광 반송 신호의 디지털 변조를 수행할 수도 있다. 이렇듯, 상기 TOSA(106)는, 상기 데이터 소스(104)에 의해 제공되는 데이터에 상응하는 복수의 전자기 신호들을 상기 통신 채널(182)에 실어 전송할 수 있도록 제공할 수 있다.
상기 송신 사이트(102(1))와 상기 수신 사이트(102(2)) 사이에 이뤄지는 디지털 통신의 경우에, 상기 데이터 소스(104)는 상기 송신 사이트(102(1))와 상기 수신 사이트(102(2)) 사이에서 전송되는 정보를 의미하는 복수의 숫자들을 제공할 수 있다. 이러한 숫자들은 비트들(0 또는 1)의 스트림인 이진 형태(binary) 즉, 베이스 2(base 2)의 형태로 표현될 수 있다. 전송될 각 비트에 대하여, 상기 송신기(108)는 디지털 1을 나타내는 제1 펄스 전자기 신호와, 디지털 0을 나타내는 제2 펄스 전자기 신호를 생성할 수 있다.
상기 송신기(108)는 또한 송신기 클럭(110)을 장비할 수 있는데, 이는 심볼 레이트를 제어하며, 상기 송신기(108)는 이러한 심볼 레이트에 따라 상기 통신 채널(182)을 통해 정보를 전송한다. 일 실시예에 따르면, 상기 송신 클럭(110)은 10 Gbps로 동작할 수 있다.
상기 수신 사이트(102(2))는 상기 통신 채널(182)과 결합된 네트워크 장치(network device)(112)를 포함할 수 있으며, 이는 시스템이 상기 송신 사이트(102(1))에 의해 상기 통신 채널(182)을 통해 전송한 신호를 수신하고 처리할 수 있게 한다. 특히, 상기 네트워크 장치(112)는 수신기(116)를 포함할 수 있으며, 이는 상기 송신 사이트(102(1))에 의해 상기 통신 채널(182)을 통해 전송한 신호들을 수신하고 처리할 수 있는 다양한 기능 블록들을 포함한다.
상기 수신기(116)는 ROSA(receiver optical sub assembly)를 포함할 수 있다. 상기 ROSA는 광전자 다이오드(도시하지 않음)를 포함하여 광 신호를 전기 신호로 변환할 수 있다. 특히, 상기 광전자 다이오드는 광 신호를 전류로 변환할 수 있 다. 상기 ROSA 내의 트랜스임피던스(transimpedance) 증폭기는 더 나아가 상기 전류를 전압으로 변환할 수 있고, 이 전압 신호는 추후에 처리될 수 있다. 상기 수신기(116)는 수신기 클럭(142)을 포함할 수 있는데, 이는 상기 송신기 클럭(110)과 동일한 주파수에서 동작하도록 설계된다. 하지만, 통상적으로 상기 수신기 클럭(142)은 상기 송신기 클럭(110)과 완벽하게 동기되지 않으며(즉, 편차 또는 위상 오차가 있을 것이다), 이는 상기 수신기에 의해 교정되어야만 한다. 상기 송신기 클럭(110)과 상기 수신기 클럭(142) 사이의 편차를 교정하기 위해서, 상기 수신기(116)는 타이밍 복원 블록(timing recovery block)(134)을 포함할 수 있다.
상기 수신기(116)는 더 나아가 가변 이득 증폭기(variable gain amplifier, VGA)(118), 아날로그 디지털 변환기들(analog to digital converters, ADCs)(120), 이퀄라이저 블록(equalizer block)(132), 채널 식별 블록(channel identification block, CID)(124), 타이밍 복원 블록(134), 상태 머신(state machine)(126) 및 마이크로컨트롤러(microcontroller)(138)를 포함할 수 있다. 상기 수신기(116)의 전체적인 동작은 상기 마이크로컨트롤러(138)에 의해 제어될 수 있으며, 이는 상기 수신기(116) 내의 여러 기능 블록들 사이의 상호 작용들을 조정할 수 있다. 상기 상태 머신(126)은 상기 수신기의 시작 동작(startup activity) 및 수렴 동작(convergence activity)을 제어할 수 있다. 위에서 언급된 구성요소들의 예시적인 동작들을 포함하여, EDC(Electronic dispersion compensation) 시스템(140)의 예시적인 측면들에 대해서 본 상세한 설명에서 더욱 상세하게 제공될 것이다.
도 2는 물리적 매체, 예를 들어, 멀티 모드 광 섬유 케이블에 형성된 통신 채널을 통해 전송되는 전자기 신호에 대해 분산이 미치는 영향을 설명하기 위한 타이밍도이다. 도 2의 윗부분은 복수의 펄스들(206(1) 내지 206(6))을 포함하는 이상적인 펄스열(pulse train)을 묘사하고 있다. 각 펄스는 주파수와 위상(φ(f,ψ))에 의해 특징지어진 송신기 클럭 신호(202)에 따라 순서대로 배열될 수 있다. 도 2에 나타나 있듯이, 각 펄스는, 그 펄스가 양의 값이냐 음의 값이냐에 따라 +1 또는 -1에 상응할 수 있다. 즉, 펄스들(206(1), 206(3), 206(5))은 +1에 상응하고, 반면에 펄스들(206(2), 206(4), 206(6))은 -1에 상응한다. +1/-1 펄스들은 각각 수신기에서는 비트 0 또는 비트 1로 번역될 것이다.
도 2의 윗부분에 나타난 이상적인 시나리오에서는, 수신기 클럭(도시하지 않음)이 상기 송신기 클럭 신호(202)를 주파수와 위상 면에서 완벽하게 추적하도록 수신기 측에서 구현될 수 있다. 또한, 이러한 이상적인 시나리오에서는, 송신기에서 생성된 펄스열(210)은 수신기로 어떠한 신호 왜곡이나 열화없이 송신될 수 있다. 상기 수신기는 상기 수신기 클럭 신호(208)를 이용하여, 송신기로부터 수신된 신호의 샘플링을 할 수 있도록 클럭을 인가할 수 있다. 특히, 상기 수신기는 송신기에서 인코딩된 비트들을 복원하기 위해 수신 신호에 대해 보드 레이트 샘플링을 수행할 수 있다.
그러나, 이러한 이상적인 조건들은 현실에서는 달성될 수 없다. 도 2의 중간 부분은, 송신기와 수신기 사이의 전자기 신호들의 전송 시에 일어날 수 있는 어떤 비이상적 현상들을 묘사하고 있다. 특히, 도 2는 주파수와 위상(φ'(f',ψ'))에 의해 특징지어진 수신기 클럭 신호(208)를 나타내고 있다. 상기 수신기 클럭 신 호(208)는 상기 송신기 클럭 신호(210)에 대해 위상 오차(phase offset)와 주파수 오차(frequency offset)를 가질 수 있다. 이러한 주파수 오차와 이와 관련된 위상 오차는 두 클럭 신호들 사이의 편차로 인해 나타날 수 있다.
디지털 통신 시스템의 동작을 제한하는 두 번째 조건은, 분산 효과 및 이와 관련된 심볼간 간섭 현상을 포함한 전송 매체 자체의 비이상적인 특성들에 관련되어 있다. 도 2의 중간 부분은 또한, 광 섬유 케이블과 같은 통신 채널을 통해 송신기로부터 송신된 복수의 펄스들의 펄스 특성들을 나타낸다. 특히, 수신 펄스들(204(1) 내지 204(6))은 각각 송신 펄스들(206(1) 내지 206(6))에 상응할 수 있다. 상기 송신 펄스들(206(1) 내지 206(6))의 각각은 통신 채널의 특성에 기인하는 분산 현상을 겪는다. 특히, 상기 통신 채널의 굴절율은 주파수에 종속적이며, 각 펄스의 다양한 주파수 성분들이 서로 다른 속도에서 전파되는 현상을 초래한다. 상기 통신 채널(182)이 멀티 모드 광 섬유인 경우에, 송신 펄스들의 분산이 일어날 수 있다. 도 2의 중간 부분에 나타낸 것과 같이, 수신 펄스들(204(1) 내지 204(6))은 시간에 따라 확산되거나 또는 뭉게질 수 있다.
도 2의 아래 부분은 상기 펄스들(204(1) 내지 204(6))을 선형 중첩(superposition)한 복합 신호를 나타낸 것이다. 이 복합 신호는 수신기에서 수신되는 실제의 통신 신호를 나타낼 수 있다. 상기 송신 펄스열(210)의 특성은 수신기에서 수신된 통신 신호에서 왜곡되어 나타난다. 각 개별적인 펄스 신호(예를 들어, 206(1) 내지 206(6))의 개별성(identity)은 이러한 선형 중첩에 의해 왜곡될 수 있다. 이러한 현상은 심볼간 간섭(ISI)이라고 흔히들 일컬어진다. 전송 신호를 복원 하고 효과적인 보드 레이트 샘플링을 수행하기 위해서는, 통신 채널에 의해 도입되는 이러한 심볼간 간섭현상은 대단히 줄어들어야 한다.
도 3a는 통신 시스템 중 수신기 측에서 수신된 신호 내에서, 도파관 분산 및 이와 관련된 심볼간 간섭과 같은 신호 왜곡을 교정하기 위한 신호 처리 시스템의 블록도이다. 펄스 신호(206)는, 송신기(108)에서, 송신기 클럭 신호(202)를 생성하는 송신기 클럭 회로(110)가 한 가지 기능으로서 데이터를 어떤 보드 레이트로 인코딩하면서 생성된다. 이러한 펄스 신호는 상기 송신기(108)의 TOSA(106)을 통해 통신 채널에 제공된다. 상기 통신 채널은 멀티 모드 광 섬유 케이블을 이용하여 구현될 수 있다.
송신기(108)는 정보 보유 신호(information bearing signal)(396)를 생성하는데, 이는 송신기 클럭 신호(202)를 생성하는 송신기 클럭 회로(110)에 동기된 복수의 펄스들을 포함한다. 상기 송신기 클럭 신호(202)는, 1 초당 통신 채널(182)에 제공되는 서로 구별되는 신호 변화의 개수를 정의하는 보드 레이트(baud rate) 또는 심볼 레이트(symbol rate)를 정의할 수 있다. 상기 송신기 클럭 회로는 아무 보드 레이트에서도 데이터를 인코딩할 수 있다. 예를 들어, 일 실시예에 따르면, 상기 보드 레이트는 10 Gpbs로 정해질 수 있다.
송신기(108)에서 TOSA(106)는, 멀티 모드 광 섬유 통신 채널일 수도 있는 통신 채널(182)을 통해 상기 정보 보유 신호(396)의 전송을 발생시킨다. 상기 정보 보유 신호(396)는 상기 통신 채널(182)의 채널 특성에 의해 다양한 변형(transformation) 내지 왜곡을 겪을 수 있다. 이러한 왜곡들 및 변형들은 ROSA(107)에서 수신 신호(304)가 송신기(108)에서 생성된 정보 보유 신호(396)에 비해 심하게 달라지게 할 수 있다. 이러한 왜곡들에는 다른 것들 중에서도 심볼간 간섭과 분산을 포함할 수 있다. 상기 채널 특성은 통신 채널(182)의 임펄스 응답으로 특성화될 수 있다. 이러한 왜곡은 애초에 상기 정보 보유 신호(396) 내에 인코딩된 정보를 복원하는 데에 심각한 어려움을 초래할 수 있다.
상기 수신 신호(304)는 상기 통신 채널(182)에 의해 도입된 신호 왜곡에 대해 보상할 수 있도록 신호 처리 시스템(140)에 제공될 수 있다. 특히, 상기 신호 처리 시스템(140)은 상기 통신 채널(182)에 의해 도입된 왜곡들을 교정할 수 있도록 상기 수신 신호(304)에 대해 신호 조절(signal conditioning)을 수행할 수 있다. 일반적으로, 상기 신호 처리 시스템(140)은 상기 수신 신호(304)에 대해 아날로그 도메인 및 디지털 도메인 모두에서 처리를 수행할 수 있다. 디지털 처리를 수행하기 위해서는, 상기 신호 처리 시스템(140)은 상기 수신 신호(304)에서 유도된 어떤 신호의 아날로그-디지털 변환을 수행한다(아래에서 설명함).
상기 정보 보유 신호(396)가 데이터를 높은 보드 레이트로 인코딩할 수 있기 때문에, 상기 신호 처리 시스템(140)은 각각 상기 보드 레이트보다 낮은 클럭 레이트에서 동작할 수 있는 하나 또는 그 이상의 인터리브 구조들(interleaved structures)을 포함할 수 있다. 이 점은 디지털 도메인에서 처리를 수행하는 경우에 유용할 수 있다. 즉, 도 3a에 나타낸 바와 같이, 상기 신호 처리 시스템(140)은 인터리브 ADC 블록(118)과 인터리브 이퀄라이저 블록(132)을 포함할 수 있다. 아래에 더욱 상세하게 설명되겠지만, 상기 인터리브 ADC 블록(118)은 복수의 ADC들을 포함하는데, 각각의 ADC는 상기 보드 레이트보다 낮은 클럭 레이트에서 동작한다. 이와 유사하게, 상기 인터리브 이퀄라이저 블록(132)도 복수의 이퀄라이저 구조들을 포함하는데, 각각의 이퀄라이저는 보드 레이트보다 낮은 클럭 레이트에서 동작한다. 상기 인터리브 ADC 블록(118) 및 인터리브 이퀄라이저 블록(132)은 서로에 대해 동일한 클럭 레이트에서 동작할 수도 있고, 서로 다른 클럭 레이트에서 동작할 수도 있다.
상기 인터리브 ADC 블록(118)은 보드 레이트 샘플링(baud rate sampling)을 이용할 수 있는데, 그럼으로써 상기 인터리브 ADC 블록(118)을 구성하는 상기 복수의 ADC들이 결합된 동작하여 그 보드 레이트에서 상기 수신 신호(304)를 효과적으로 샘플링할 수 있다. 상기 수신기는 수신기 클럭 회로(142)를 포함할 수 있는데, 이는 수신기 클럭 신호(208)를 생성한다. 이상적으로는, 상기 수신기 클럭 회로(142)는 주파수의 측면에서 정확히 상기 송신기 클럭 회로(110)에 록(lock)됨으로써, 그 보드 레이트에서 상기 수신 신호(304)에 대한 정밀 샘플링(fine sampling)을 가능하게 할 수 있을 것이다. 그러나, 현실에서는 상기 수신기 클럭 회로(142)는 보통 상기 송신기 클럭 회로(110)에 대해 주파수 측면에서 밀리게 될 것이며, 이는 상기 송신기 클럭 회로(110)와 상기 수신기 클럭 회로(142) 사이에 위상 오차를 초래할 수 있다. 이러한 주파수 밀림 현상을 보상하기 위해서, 상기 신호 처리 시스템(140)은 보드 레이트 위상 검출기(baud rate phase detector)(198)를 포함할 수 있다. 상기 보드 레이트 위상 검출기(198)는 상기 수신 신호(304)에 관련된 타이밍 정보를 복원하도록 동작할 수 있다. 상기 타이밍 정 보는, 상기 인터리브 ADC가 상기 수신 신호(304)를 샘플링하는 각각의 샘플링 시점에서의 상태가, 상기 송신기(108)에서 인코딩될 때와 같은 유효하고 안정적인 심볼 상태에 상응하도록 강제시키는 데에 이용될 수 있다. 상기 보드 레이트 위상 검출기(198)에 의해 수행되는 타이밍 복원 동작은 상기 인터리브 ADC 블록(118)에 의한 보드 레이트 샘플링의 이용을 촉진하고, 또한 그러한 보드 레이트로 획득한 샘플들이 유효한 심볼들에 상응한다는 점을 보장할 수 있게 도와준다. 일 실시예에 따르면, 상기 보드 레이트 위상 검출기(198)는 뮐러-뮐러 알고리즘(Mueller-Muller algorithm)으로부터 파생되는 종류의 알고리즘을 활용할 수 있다. 상기 수신기 클럭 신호(208)는 상기 인터리브 ADC 블록(118)에서 샘플링 동작을 트리거링(triggering)하는 데에 활용될 수 있다.
상술한 바와 같이, 보드 레이트 위상 검출기(198)는 타이밍 복원 동작을 수행할 수 있도록 뮐러-뮐러 알고리즘의 한 변종을 수행할 수 있다. 이 알고리즘을 실행하기 위해서, 상기 보드 레이트 위상 검출기(198)는 상기 통신 채널(182)이 그 통신 채널(182)에 대한 임펄스 응답으로서 표현될 수 있는 특정한 채널 특성을 갖고 있다는 가정을 하고 동작할 수 있다. 그렇지만, 가변하는 물리적 조건들 때문에, 사실 상기 통신 채널(182)의 채널 특성은 시간에 따라 변할 수 있다. 통상적으로, 채널 특성의 시간에 따른 변동은 보드 레이트에 비하면 매우 느린 비율로 변할 수 있다. 예를 들어, 멀티 모드 광 섬유의 경우에, 상기 채널 특성의 시간에 따른 변동은 물리적인 위치 이동이나 광 섬유의 진동에 의해 일어날 수 있는데, 이러한 예들은 보드 레이트에 대해 상대적으로 드물게 일어날 것이다.
채널 특성의 시변하는(time varying) 성질에 대응하기 위해서, 상기 신호 처리 시스템(140)은 시간 가변 위상 검출기(time varying phase detector, TVPD)(196)을 포함할 수 있다. 상기 TVPD(196)은 상기 시간 가변 통신 채널(182)의 채널 특성을 주기적으로 결정할 수 있다. 상기 채널 특성은 상기 통신 채널(182)의 추정된 임펄스 응답(estimated impulse response)일 수 있다. 아래에서 서술하겠지만, 상기 TVPD(196), 또는 CID 블록(102)에 포함된 관련 회로 조직은, 복수의 샘플링 위상들(sampling phases)의 각자에 대해 상기 통신 채널(182)의 추정 임펄스 응답을 계산할 수 있다. 이러한 복수의 샘플링 위상들은 상기 보드 레이트에 비해 오버샘플링된(over-sampled) 임펄스 응답들의 추정치들을 제공하는 데에 이용될 수 있다. 상기 TVPD(196), 또는 상기 CID 블록(102)에 포함된 관련 회로 조직은, 계측(metric)을 통해, 상기 복수의 위상들 중에서 최적의 위상을 주기적으로 계산할 수 있다. 상기 TVPD(196), 또는 상기 CID 블록(102)에 포함된 관련 회로 조직은, 그런 후에, 타이밍 정보 데이터(372)를 계산할 수 있으며, 이는 상기 인터리브 ADC 블록(118)의 샘플링 동작을 제어하는 데에 이용되는 위상 고정 루프(phase locked loop, PLL, 도 3a에는 도시되지 않음)에 제공될 수 있다.
도 3a를 참조하면, 상기 수신 신호(304)는 상기 수신기(116) 측의 ROSA(107)에 의해 수신된 이후에, 데이터 경로(172)로 제공될 수 있다. 상기 데이터 경로(172)는 분리기(splitter)(134), 아날로그 처리 블록(398), 인터리브 ADC 블록(118), 인터리브 이퀄라이저 블록(132) 및 멀티플렉서(multiplexer, MUX)(150)을 포함할 수 있다. 상기 분리기(134)는 상기 수신 신호(304)를 복수의 아날로그 신호 들을 포함하는 병렬 아날로그 신호(348)로 갈라낸다(split). 상기 아날로그 처리 블록(398)은 상기 병렬 아날로그 신호(348)에 대해 모종의 신호 조절 동작(signal conditioning)을 수행하여 처리된 아날로그 신호(384)를 생성한다. 상기 아날로그 처리 블록(398)에 의해 수행되는 상기 신호 조절 동작의 성질은 아래에서 더 상세하게 설명될 것이다. 하지만, 일반적으로, 신호 조절 동작은 이득 조절(gain adjustment)이나 아날로그 필터링(analog filtering)을 포함할 수 있다. 상기 아날로그 처리 블록(398)은 이후에 처리된 아날로그 신호(384)를 생성하고, 이는 인터리브 ADC 블록(118)으로 제공될 수 있다. 상기 인터리브 ADC 블록(118)은 상기 처리된 아날로그 신호(384)에 대한 아날로그 디지털 변환을 보드 레이트에서 효과적으로 수행할 수 있다. 아래에서 상세하게 설명되겠지만, 상기 인터리브 ADC 블록(118)은 각자 보드 레이트보다 낮은 클럭 레이트에서 동작하는 복수의 ADC들을 포함할 수 있으며, 그럼으로써 상기 복수의 ADC들의 통합된 동작으로 상기 처리된 아날로그 신호(384)를 보드 레이트에서 샘플링할 수 있게 한다.
상기 인터리브 ADC 블록(118)은 디지털 신호(386)를 출력할 수 있고, 이는 이어서 인터리브 이퀄라이저 블록(132)으로 제공될 수 있다. 아래에서 상세하게 설명되겠지만, 상기 인터리브 ADC 블록(118)에 의해 상기 인터리브 이퀄라이저 블록(132)에 제공되는 상기 디지털 신호(386)는 복수의 디지털 신호들을 포함할 수 있고, 각 디지털 신호는 상기 인터리브 ADC 블록(118) 내의 개별 ADC에 상응할 수 있다. 상기 인터리브 이퀄라이저 블록(132)은 상기 디지털 신호(386)에 대해 디지털 이퀄라이제이션(digital equalization)을 수행할 수 있다. 후술하겠지만, 상기 인터리브 이퀄라이저 블록(132)에 의해 수행되는 이퀄라이제이션은 상기 통신 채널(182)에 의해 도입된 분산 및 심볼간 간섭을 교정할 수 있다. 상기 인터리브 이퀄라이저 블록(132)은 후술하듯이, 순방향 피드 이퀄라이저(FFE), 판정 피드백 이퀄라이저(DFE) 및 시퀀스 DFE의 여하한 조합을 포함할 수 있다.
상기 인터리브 이퀄라이저 블록(132)은 판정 신호(388)를 생성할 수 있는데, 이는 멀티플렉서(MUX)(150)에 제공될 수 있다. 상기 MUX(150)는 도면에 나타난 바와 같이 다중화된 출력을 생성할 수 있다.
상기 판정 신호(388)는 또한 TVPD(196)에 제공될 수 있다. 상기 처리된 아날로그 신호(384)는 보조 ADC(auxiliary ADC)(394)에 제공될 수 있는데, 상기 보조 ADC(394)는 상기 처리된 아날로그 신호(384)를 샘플링하여, 상기 판정 신호(388)와 관련하여 상기 TVPD(196)에 의해 처리될 수 있도록 디지털 신호(374)를 생성할 수 있다. 상기 보조 ADC(394)는 상기 보드 레이트에 비해 매우 낮은 샘플링 레이트에 서 동작할 수 있다. 일 실시예에 따르면, 상기 보조 ADC는 10 MHz에서 동작할 수 있다.
후술하겠지만, 상기 CID 블록(102)은 복수의 샘플링 위상들 가각에 대해 상기 통신 채널(182)의 추정 임펄스 응답을 계산할 수 있고, 또한 계측을 이용하여 상기 복수의 위상들 중에서 최적의 위상을 주기적으로 계산해 낼 수 있다. 상기 TVPD(196)은 그리하여 상기 계산된 최적 위상 정보를 이용하여 재생성된 파형 즉 기준 파형을 결정할 수 있고, 그럼으로써 상기 타이밍 복원이 이렇게 재생성된 파형 내지 기준 파형과 상기 인터리브 ADC 블록(118)의 실제 출력(386) 사이에서 수 행된 오차 계산에 기초하여 수행(예를 들어 도 7b에 나타난 것과 같은 PLL(804)에 의해)될 수 있다.
도 3b는 신호 처리 시스템(140)의 더 구체적인 도식을 나타낸 도면이다. 도 1에 나타난 바와 같이, 상기 신호 처리 시스템(140)은 마이크로컨트롤러(138)를 포함하며, 이 마이크로컨트롤러(138)는 상기 신호 처리 시스템(140)을 구성하는 다양한 구성요소들의 동작과 상호 작용을 조율할 수 있다. 예를 들어, 상기 마이크로컨트롤러(138)는 시간 축 상의 다양한 시점에서 상기 신호 처리 시스템(140)에 있는 다양한 기능 블록들의 동작을 촉발시킬 수 있다.
높은 데이터 전송률을 다루기 위해서는, 상기 신호 처리 시스템(140)은 하나 또는 그 이상의 인터리브 구성요소들(interleaved components)을 활용할 수 있다. 인터리브 구조(interleaved architecture)는 특정 구성요소가 심볼 레이트보다 낮은 클럭 레이트로 동작하도록 할 수 있다. 예를 들어, 상기 신호 처리 시스템이 상기 신호 처리의 일부분을 디지털 도메인에서 수행하는 한도까지는, 상기 신호 처리 시스템(140)은 인터리브된 아날로그 디지털 컨버터(ADC) 블록(118)을 포함할 수 있다. 일 실시예에 따라서, 상기 신호 처리 시스템(140)은 수신 신호(304)가 심볼 레이트에서 샘플링되는 보드 레이트 샘플링을 활용할 수 있다. 즉, 예를 들어, 만약 심볼 레이트가 10 Gbps라고 한다면, 상기 신호 처리 시스템(140)은 원하는 10 Gbps의 보드 레이트 샘플링을 달성하기 위해, 각자 1.25 Gbps의 샘플링 레이트로 동작하는 병렬 연결된 ADC들(도 3에는 도시되지 않음)을 채용한 인터리브 ADC 블록(118)을 이용할 수 있다. 상기 ADC들로 이뤄진 병렬 어레이의 각각의 대역폭은, 예를 들어 대략 5 GHz로 설정될 수 있다.
추가적으로, 상기 신호 처리 시스템(140)은 인터리브 이퀄라이저 블록(132)을 포함하여, 분산과 심볼간 간섭을 포함한 다양한 신호 왜곡 현상들을 교정할 수 있다. 상기 인터리브 이퀄라이저 블록(132)과 상기 인터리브 ADC 블록(118)은 둘다 같은 수의 또는 서로 다른 수의 병렬 하부 구조들을 이용할 수 있다. 예를 들어, 일 실시예에서는, 상기 인터리브 ADC 블록(118)은 각각 대략 1.25 GHz의 샘플링 레이트로 동작하는 8 개의 병렬 ADC들을 포함할 수 있다. 상기 인터리브 이퀄라이저 블록(132)은 각각 대략 625 MHz의 클럭 레이트로 동작하는 16 개의 이퀄라이저 슬라이스(slices)의 병렬 어레이를 포함할 수 있다. 일반적으로, 상기 인터리브 ADC 블록(118)과 상기 인터리브 이퀄라이저 블록(132)은 각자가 서로 여하한 개수의 병렬 하부 구조들을 이용할 수도 있고, 개별적으로 어느 적절한 클럭 레이트에서도 동작할 수 있다. 더 나아가, 위에서 제시한 값들은 단지 예를 들기 위함일 뿐이고, 예를 들어, 만약 실제의 데이터 레이트가 10 Gbps의 예에서 변경된다면(예를 들어 10.3125 Gbps 또는 그 밖의 다른 원하는 값) 필요에 따라 조정될 수 있다.
상기 신호 처리 시스템(140)은 또한 타이밍 복원 블록(105)을 포함하여, 심볼 동기화 즉 타이밍 복원을 수행할 수 있다. 수신기 클럭 회로(또는 회로들)(도 3에는 나타내지 않음)는, 상기 수신 신호(304)의 샘플링 시점들을 최적화하기 위해, 그리고 상기 송신기 클럭 회로와 상기 수신기 클럭 회로에 사용된 발진기들(도 3에는 나타내지 않음) 사이의 주파수 편차(drift)를 보상할 수 있도록 그 주파수 및 위상이 끊임없이 조정될 수 있다. 상기 타이밍 복원 블록(105)은, 상기 인터리브 ADC 블록(118)이 그 샘플링 동작들을 정확하게 수행하는 것을 보장할 수 있도록, 타이밍 정보를 상기 인터리브 ADC 블록(118)에 제공할 수 있다. 특히, 예를 들어 만약 상기 신호 처리 시스템(140)이 보드 레이트 샘플링을 수행할 경우에, 상기 타이밍 복원 블록(105)은 상기 인터리브 ADC 블록(118)으로 하여금 심볼 레이트에서 샘플링을 수행할 수 있도록 할 수 있다.
더 상세하게는, 상기 타이밍 복원 블록(105)은, 상기 분리기(134)가 상기 대략적 PGA(coarse PGA)(130)로부터 인가되는 신호를 서로 적절하게 떨어져 있는(예를 들어 약 100 ps씩 떨어진) 다수의 신호들로 분리시킬 수 있도록, 상기 분리기(134)에 타이밍 정보를 출력할 수 있다. 더 나아가, 상기 타이밍 복원 블록(105)은 상기 인터리브 ADC 블록(118)에 대해 복수의 인터폴레이터(interpolators)를 이용하는 방식으로 출력할 수 있으며, 그럼으로써 상기 인터리브된 ADC들이 매우 세밀한 단차를 가지고(예를 들어 100 ps 보드 간격 및 64 위상 인터폴레이터로 1.5 ps의 시간차를 제공) 보드 샘플링을 수행할 수 있다. 상기 타이밍 복원 블록(105)의 실시예들에 관한 추가적인 상세 사항들은 예로서 도 5a와 관련하여 아래에서 제공된다.
상기 타이밍 복원 블록(105)은 대략적 타이밍 복원 블록(coarse timing recovery block)(142)과 정밀 타이밍 복원 블록(fine timing recovery block)(144)을 모두 포함할 수 있다. 이들 두 구조들의 목적은 아래에서 더욱 상세하게 설명될 것이다. 그렇지만, 일반적으로, 상기 대략적 타이밍 복원 블록(142)은 상기 채널에 관련된 최적의 샘플링 레이트를 제어하는 것이고, 반면에 상기 정밀 타이밍 복원 블록(144)은 상기 인터리브 ADC 블록(118) 내에 복수의 ADC들이 존재하는 것 때문에, 또는 상기 대략적 PGA(130)로부터 수신된 증폭 신호를 상기 인터리브된 ADC들의 수에 상응하는 복수의 신호들로 분리하는 상기 분리기(134)의 존재 및 그 동작때문에 초래될 수 있는 타이밍 부정합(mismatches)을 교정하기 위한 것이다.
상기 신호 처리 시스템(140)은 또한 채널 식별(channel identification, channel ID) 블록(102)을 포함할 수 있는데, 이는 도 3a에 나타난 바와 같이, 상기 TVPD(196)에 대해 출력을 제공할 수 있다. 상기 채널 ID 블록(102)의 구조 및 기능은 아래에서 더 상세하게 설명될 것이다. 그러나, 일반적으로, 상기 채널 ID 블록(102)은 시간 축 상의 다양한 시점들에서 통신 채널 특성의 표현식을 결정할 수 있다. 상기 채널 특성에는, 예를 들어, 통신 채널의 임펄스 응답을 포함할 수 있다. 도 3b에 나타난 바와 같이, 상기 채널 ID 블록(102)은 상기 타이밍 복원 블록(105)에 정보를 제공함으로써, 더욱 효율적이고 정확한 타이밍 복원 동작을 가능하게 할 수 있다. 특히, 도 3b에 나타난 바와 같이, 상기 채널 ID 블록(102)은 본 명세서에서 DC 오프셋(312)이라 참조되는 매개 변수를 상기 타이밍 복원 블록(105)에 제공할 수 있다.
채널 ID ADC(104)(도 3a의 ADC(394)와 동등하거나 또는 연관됨)는 상기 채널 ID 블록(102)에 제공되는 입력 신호를 샘플링할 수 있도록, 상기 채널 ID 블록(102)에 제공될 수 있다. 상기 채널 ID 블록(102)이 채널 특성을 결정하는 기능을 하고, 채널 특성이 심볼 레이트보다 훨씬 낮은 비율로 변화하고 있는 경우에, 상기 채널 ID ADC(104)는 상기 인터리브 ADC 블록(118)을 구성하는 ADC들의 샘플링 레이트들과는 다른 샘플링 레이트에서 동작할 수 있다. 일 실시예에 따르면, 상기 채널 ID ADC(104)는 10 MHz의 샘플링 레이트에서 동작한다.
아래에서 상세하게 설명되겠지만, 상기 채널 ID 블록(102)은 여하한 수의 서로 다른 위상들에서 채널 특성에 대한 표현식들(representations)을 구성할 수 있다. 각 위상에 대한 표현식들은 상기 채널 ID 블록(102)에 저장될 수 있고, 주기적으로 최적의 위상이 결정될 수 있다. 일 실시예에서는, 상기 채널에 대한 최적의 표현식은 분산과 심볼간 간섭을 고려한 후에 신호 에너지를 최대화하는 표현식으로 선택될 수 있다.
상기 신호 처리 시스템(140)의 한 데이터 경로를 설명하고자 한다. 수신된 아날로그 신호(304)는 먼저 대략적 프로그램가능 이득 증폭기(coarse programmable gain amplifier, PGA) 블록(130)에서 수신될 수 있다. 상기 PGA는 일종의 가변 이득 증폭기이다. 상기 대략적 PGA 블록(130)은 상기 수신 신호(304)에 대해 증폭을 수행하여, 상기 수신 신호(304)에 대한 바람직한 균일한 진폭 레벨을 가지도록 한다. 디지털 제어 회로(도 3에서는 나타내지 않음)가 상기 대략적 PGA 블록(130)의 전체적인 이득을 조절하는 데에 이용되는 하나 또는 그 이상의 수치상 값들을 수신할 수 있다. 상기 PGA 블록(130)은 이득 교정을 위해 수동 회로 소자들 및 능동 회로 소자들의 여하한 조합도 이용할 수 있다.
상기 PGA 블록(130)에 의해 처리된 수신 신호(304)는 이어서 분리기(134)에 제공될 수 있으며, 상기 분리기(134)는 상기 PGA 블록(130)으로부터 수신한 신호에 대해 적절한 수의 복제 신호들(replicas)을 생성한다. 상기 분리기(134)는 상기 인 터리브 ADC 블록(118)에 대한 필요한 수만큼의 입력들을 준비하는 기능을 할 수 있다. 예를 들어, 일 실시예에서는, 상기 인터리브 ADC 블록(118)은 8 개의 병렬 ADC들을 포함한다. 이러한 경우에, 상기 분리기는 상기 PGA 블록(130)으로부터 수신된 신호에 대해 8 개의 복제 신호들을 생성한다. 상기 분리기(134)에 의해 생성된 신호들의 집합은 상기 분리기(134) 회로 내의 소자 부정합으로 인해 균일한 진폭을 가지지 않을 수 있다. 이러한 비균일성을 교정할 수 있도록, 상기 분리기(134)에 의해 생성된 신호들 각각은 정밀 PGA 블록(finel PGA block)(114)을 통과할 수 있다. 상기 정밀 PGA 블록(114)은 복수의 정밀 PGA들(도 3에는 나타내지 않음)을 포함하며, 이 정밀 PGA들 각각은 상기 분리기(134)에 의해 생성된 신호들 각각에 대해 각자 개별적인 진폭 증폭을 제공할 수 있다.
이러한 병렬 신호들의 집합은 인터리브 ADC 블록(118)을 통과하게 된다. 특히, 상기 정밀 PGA 블록(114)을 구성하는 정밀 PGA들 각각은 상기 인터리브 ADC 블록(118) 내의 개별적인 ADC로 각자의 신호를 보낼 수 있다. 상기 인터리브 ADC 블록(118)은 상기 정밀 PGA 블록(114)으로부터 수신된 신호들의 집합을 이용하여 보드 레이트 샘플링을 수행할 수 있다. 상기 인터리브 ADC 블록(118)의 구조 및 기능은 아래에서 더욱 상세하게 논의될 것이다. 일반적으로, 상기 인터리브 ADC 블록(118)은 복수의 ADC들을 포함하며, 각각의 ADC는 상기 원거리 통신 시스템의 전체적인 심볼 레이트에 비해 훨씬 낮은 샘플링 레이트로 동작한다. 예를 들어, 일 실시에에서, 채널의 심볼 레이트가 10 Gbps일 수 있고, 상기 인터리브 ADC 블록(118)은 각각 1.25 Gbps의 샘플링 레이트로 동작하는 8 개의 병렬 ADC들을 포함 한다.
위에서 참조하였듯이, 그리고 또한 아래에서 더욱 상세하게 설명되겠지만, 상기 채널 ID(CID) 블록(102)은 상기 판정 신호(310)와 상기 CID ADC(104)의 출력을 이용하여 상기 통신 채널과 관련된 최적의 위상 정보에 관한 정보를 결정할 수 있다. 그 이후에, 상기 대략적 타이밍 복원 블록(142) 내에 포함된 상기 TVPD(196)은 상기 최적 위상 정보에 기초하여 재생성된 파형 내지 기준 파형을 제공하고, 상기 대략적 타이밍 복원 블록(142)은 상기 기준 파형을 상기 인터리브 ADC 블록(118)의 실제 출력과 대비함으로써 이후에 타이밍 복원을 수행하는 것을 보조하는 데에 이용될 수 있는 그 둘 사이의 오차 정보를 결정할 수 있다. 즉, 상기 분리기(134) 및 상기 인터리브 ADC 블록(118)에서의 상기 증폭된 수신 신호의 샘플링을 지시하는 데에 위상 고정 루프에 의해 이용될 수 있는(종래의 방법을 통해) 위상 신호를 출력할 수 있다.
도 4는 통신 채널을 통해 도입되는 신호 왜곡들을 교정하기 위한 신호 처리 시스템 내의 신호 흐름을 나타낸 도면이다. 수신 신호(304)는 대략적 프로그램가능 이득 증폭기(PGA)(130)에 제공된다. 상기 대략적 PGA(130)는 상기 수신 신호(304)에 대해 전체적인 이득 조절을 제공한다. 상기 대략적 PGA(130)의 출력은 이어서 분리기 회로(134)에 제공될 수 있다. 상기 분리기 회로(134)는 상기 이득 조절된 신호에 대한 복수의 복제본(N개)을 생성할 수 있고, 이들 복제본은 각각 정밀 PGA 블록(114)에 제공된다. 특히, 상기 분리기 블록(134)의 출력들 각각은 각자 병렬 연결된 정밀 PGA 회로(116(1) 내지 116(N))에 제공된다. 상기 병렬 정밀 PGA 회로 들(116(1) 내지 116(N))의 각각은 상기 수신 신호(304)에 대해, 상기 정밀 PGA 제어부(134)와 같은 디지털 제어 회로의 지시에 따라, 독립된 이득 조절을 수행할 수 있다. 상기 병렬 정밀 PGA 회로들(116(1) 내지 116(N))은, 상기 신호 처리 시스템(140)을 구성하는 인터리브된 구조들 내에 존재하는 비 균일한 신호 레벨들을 교정하는 데에 필요할 수 있는 이득 조절 동작들을 가능하게 할 수 있다.
각 병렬 정밀 PGA 회로(116(1) 내지 116(N))는 인터리브 ADC(118)을 구성하는 각각의 ADC(120(1) 내지 120(N))에 대해 출력을 하나씩 제공한다. 각 ADC(120(1) 내지 120(N))는 상응하는 정밀 PGA 회로(116(1) 내지 116(N))에 의해 제공된 각각의 아날로그 신호를 디지털 신호로 변환할 수 있다. 상기 인터리브 ADC(118)의 구조와 기능은 아래에서 상세히 설명될 것이다. 그렇지만, 일반적으로, 각 ADC(120(1) 내지 120(N))는 상기 보드 레이트보다 낮은 클럭 레이트에서 상기 정밀 PGA 블록(114)으로부터 전송된 입력 신호들을 샘플링할 수 있으며, 그럼으로써 결합된 ADC들(120(1) 내지 120(N))의 실효 샘플링 레이트는 보드 레이트가 된다. 이러한 점은, 후술하듯이, 각 ADC(120(1) 내지 120(N))에 대해 서로에 관하여 위상 오프셋을 가함으로써 달성될 수 있다. 예를 들어, 일 실시예에서, 상기 보드 레이트는 10 Gbps이고, 상기 인터리브 ADC 블록(118)은 8 개의 ADC들을 포함하며, 각 ADC는 1.25 Gbps의 샘플링 레이트에서 동작하여 결과적으로 10 Gbps의 실효 샘플링 레이트를 이뤄낸다. 각 ADC(120(1) 내지 120(N))는 또한 특정한 비트 해상도(bit resolution)를 가지고 동작할 수 있다. 일 실시예에서는, 각 ADC(120(1) 내지 120(N))는 6 비트 해상도를 제공한다.
상기 인터리브 ADC 블록(118)의 출력들은 인터리브 이퀄라이저 블록(132)으로 제공될 수 있는데, 이는 인터리브 FFE(interleaved FFE)(424), 인터리브 병렬 판정 피드백 이퀄라이저(PDFE) 블록들(428(1), 428(2)) 및 시퀀스 DFE 블록(142)을 포함한다. 상기 인터리브 FFE 블록(424)은 프리커서 심볼간 간섭을 교정할 수 있도록 신호 처리 동작을 수행할 수 있다. 상기 인터리브 FFE 블록(424)은 복수의 FFE 셀들(124(1) 내지 124(M))을 포함할 수 있다. 상기 FFE 셀들의 수(M)는 상기 병렬 ADC들(120(1) 내지 120(N))의 수와 상응할 수도 있지만 이와 다를 수도 있다. 그리고, 각 인터리브 FFE 셀(124(1) 내지 124(M))은 상기 각 ADC(120(1) 내지 120(N))의 클럭 레이트와 다른 클럭 레이트를 가지고 동작할 수 있다. 버퍼 회로(도 4에는 나타내지 않음)가 제공되어, 상기 인터리브 ADC 블록(118)의 N 개의 출력들(120(1) 내지 120(N))이 상기 인터리브 FFE 블록(424)의 M 개의 입력들(124(1) 내지 124(M))에 제공될 수 있게 절충시키는 기능을 할 수도 있다. 일 실시예에 따르면, 상기 인터리브 FFE 블록(424)은 16 개의 FFE 셀들(124(1) 내지 124(M))을 포함하며, 각각은 625 MHz의 클럭 레이트로 동작한다. 상기 FFE 셀들(124(1) 내지 124(M))의 구조 및 기능은 아래에서 상세하게 설명될 것이다.
상기 인터리브 PDFE 블록들(428(1) 및 428(2))은 포스트커서 심볼간 간섭을 교정하도록 동작할 수 있다. 각 PDFE 블록들(428(1) 및 428(2))은 복수의 합산 블록들을 포함할 수 있는데, 이 합산 블록은 어느 한 인터리브 FFE 셀(124(1) 내지 124(M))의 출력 신호와 어느 한 PDFE 셀(128(1) 내지 128(M) 및 132(1) 내지 132(M))의 출력의 합산을 연산한다.
상기 각 합산 블록의 출력은 상기 시퀀스 DFE 블록(142) 내의 상응하는 슬라이서(slicer)(142(1) 내지 142(M) 및 144(1) 내지 144(M))에 제공될 수 있다. 각 슬라이서(142(1) 내지 142(M) 및 144(1) 내지 144(M))는 상응하는 PDFE 셀(128(1) 내지 128(M) 및 132(1) 내지 132(M))로부터 제공된 입력 신호를 수신할 수 있고, 이 입력 신호를 문턱 값(threshold value)에 비교하고, 상기 신호 값이 상기 문턱 값보다 낮은지 또는 높은지를 나타내는 판정 신호(decision signal)
Figure 112009026386299-pat00003
를 출력할 수 있다. 일 실시예에 따르면, 각각의 판정 신호
Figure 112009026386299-pat00004
는 +1 또는 -1 값을 나타내는 1 비트의 신호일 수 있다. 각 판정 신호
Figure 112009026386299-pat00005
는 상응하는 PDFE 셀(128(1) 내지 128(M) 및 132(1) 내지 132(M))로 되돌아가도록 설정될 수 있다. 각 PDFE 셀(128(1) 내지 128(M) 및 132(1) 내지 132(M))은 하나의 상응하는 슬라이서 (142(1) 내지 142(M) 및 144(1) 내지 144(M))로부터 하나의 판정 신호
Figure 112009026386299-pat00006
를 수신할 수 있고, 각 상응하는 합산 블록에 어떤 값을 출력할 수 있다. 일 실시예에 따르면, 상기 각 PDFE 셀(128(1) 내지 128(M) 및 132(1) 내지 132(M))의 출력 값은 16 비트 값일 수 있다.
상기 시퀀스 DFE 블록(142) 내에 있는 판정 논리 블록(decision logic block)(460)은 현재의 유효한 PDFE를, 상기 PDFE들(428(1) 및 428(2)) 중 하나로부터 선택할 수 있고, 유효하고 교정된 데이터를 제공한다. 좀더 구체적으로는, 예를 들어, 만약 상기 FFE(424)의 출력 내지 출력들이 어떤 불확실성 범위(uncertainty range) 내에 들 경우, 상기 인터리브 PDFE(428(1) 및 428(2))는 서로 다른 값들(예 를 들어 1 및 -1)을 가져야만 하도록 될 수 있는데, 상기 판정 논리 블록(460)이 각 PDFE(428(1) 및 428(2))에 대한 오차 측정치를, 후행하는(예를 들어, 곧바로 이어지는) 다수의 비트 주기들에 걸쳐 적산할 수 있으며, 이어서 그 비트 주기들 동안에 더 낮은 오차를 가지는 PDFE를 선택할 수 있다.
현재의 유효한 PDFE에 대해 각 슬라이서(즉, 142(1) 내지 142(M) 또는 144(1) 내지 144(M))로부터 전달되는 여하한 개수의 복수의 판정 신호들은 채널 ID(CID) 블록(102) 또는 타이밍 복원 블록(105)의 각각 또는 이들 모두에 전달되도록 경로가 정해질 수 있다. 도 3b와 관련하여 주지하였다시피, 상기 CID 블록(102)은 TVPD 기능을 위한 최적의 위상 정보를 제공할 수 있고, 상기 타이밍 복원 블록(105)은 또한 보드 레이트 위상 검출기 기능을 제공할 수 있다.
상기 CID 블록은 CID ADC(104)를 포함할 수 있는데, 이는 상기 수신 신호(304)(상기 대략적 PGA(130)에 의해 처리된 후를 말함)를 샘플링할 수 있다. 채널 특성은 보드 레이트에 비해 상대적으로 느린 비율로 변화하기 때문에, 상기 CID ADC(104)는 상기 보드 레이트에 비해 훨씬 낮은 클럭 레이트에서 동작할 수 있다. 일 실시예에서는, 예를 들어, 상기 CID ADC(104)는 10 MHz에서 동작할 수 있다. 상기 CID 블록(102)이 상기 보드 레이트에 비해 매우 낮은 클럭 레이트에서 동작할 수 있기 때문에, 일 실시예에 따르면, 상기 판정 신호들
Figure 112007061788090-pat00007
로 구성된 부분 집합만이 상기 CID 블록(102) 및 상기 타이밍 복원 블록(105)에 전달되도록 경로가 정해질 수 있다. 이는, 멀티플렉서 또는 버퍼(497)를 이용하여 하나 또는 그 이상의 판정 신호들
Figure 112007061788090-pat00008
을 선택하여 상기 CID 블록(102)이나 또는 타이밍 복원 블록(105)에 전달하는 구성으로서 달성할 수 있다.
상기 CID 블록(102)은 또한, CID 필터 갱신 블록(CID filter update block)(106), CID 필터(701), 갱신 회로(update circuit)(729), 캐시(474) 및 CID 최적 위상 계산 블록(CID best phase compute block)(108)을 포함할 수 있다. 상기 CID 필터 갱신 블록(106)은 현재 유효한 PDFE로부터 판정 신호들
Figure 112007061788090-pat00009
의 부분 집합들을 수신할 수 있으며, 이러한 정보와 상기 샘플링된 수신 신호(304)를 기초로 하여, 상기 CID 필터(701)는 다음의 도 7a 및 7b에 관해 상세하게 설명되는 바와 같이, 위상을 가지고 매개 변수화한 채널에 대한 현재의 채널 특성을 갱신하는 데에 이용될 수 있다. 일반적으로, 상술하였다시피, 상기 CID 블록(102)은 복수의 위상들에 대한 채널 특성을 계산할 수 있다. 일 실시예에 따르면, 상기 CID 블록은 16 개의 서로 다른 위상들에 대해 채널 특성을 계산할 수 있다. 상기 타이밍 복원 블록(105)은 CID 위상 갱신 신호(112)를 상기 CID ADC(104)로 전송하여, 복수의 채널 특성 위상 계산을 위한 위상 샘플링을 제어한다. 일 실시예에 따르면, 상기 CID 위상 갱신 신호(112)는 주기적으로 갱신될 수 있으며, 이로써 상기 CID 블록이 새로운 위상에 대해 채널 특성을 생성하도록 만들 수 있다.
여러 위상들에 대한 채널 특성들은 캐시(474)를 이용하여 상기 CID 블록(102) 내에서 저장될 수 있다. CID 최적 위상 계산 블록(108)은 상기 캐시(474)에 저장되어 있는 복수의 서로 다른 채널 특성들로부터 최적의 위상을 주기적으로 계산할 수 있으며, 이러한 채널 특성을 갱신 회로(729)(도 7c와 관련하여 아래에서 상세하게 설명됨)에 제공하며, 이 갱신 회로(729)는 그럼으로써 상기 TVPD 블록(196)에 상기 채널 특성에 관련된 최적 위상 정보를 제공할 수 있게 된다. 상기 TVPD 블록(196)은 상기 CID 최적 위상 계산 블록(108)으로부터 제공된 채널 특성을 이용하여 TVPD 연산을 수행할 수 있다. 상기 TVPD 블록(196)은 또한 복수의 판정 신호들(310)을 수신할 수 있으며, 이들로부터(상기 최적 위상 정보/채널 특성과 함께) 상기 인터리브 ADC들(108)의 출력과 비교되기 위한 기준 파형을 생성(예를 들어, 도 7b의 기준 파형 생성기(703)를 이용하여)하고, 이어서 PLL(예를 들어, 도 7b의 PLL(804)와 같은)의 동작을 지시할 수 있는 위상 신호를 결정할 수 있도록, 둘 사이의 차이 정보를 획득할 수 있다.
상기 정밀 타이밍 복원 블록(138)은 상기 인터리브 ADC들(120(1) 내지 120(N))의 출력들을 수신할 수 있다. 상기 복수의 ADC들(120(1) 내지 120(N)), 그리고 상기 ADC들 및 상기 분리기(134)를 구동하는 것과 관련된 회로 조직들에 관한 공정 변동으로 인하여, 타이밍 불일치(timing discrepancies)를 경험할 수 있다. 상기 인터리브 ADC들(120(1) 내지 120(N))로부터 제공된 입력들에 기초하여, 상기 정밀 타이밍 복원 블록은 상기 ADC들(120(1) 내지 120(N))에 대한 타이밍 변동 현상들을 교정할 수 있는 복수의 출력 신호들을 제공할 수 있다.
마지막으로, 도 4에서는, 상기 EDC 시스템(140)의 성능 수준들이나 특성들을 검출하기 위해 사용된 여하한 적절한 기술을 의미하는, 신호대잡음비(signal-to-noise, SNR) 감시기(498)가 묘사되어 있다. 예를 들어, 상기 EDC 시스템(140)은 정 상 상태(steady-state)의 동작 모드에 머물러 있을 수 있도록 일정한 수준의 비트 오류 율 또는 그 밖의 성능 특성을 유지할 필요가 있을 수 있는데, 만약 어떤 오류 제한선이 지켜지지 못한다면, 상기 EDC 시스템(140)은, 예를 들어 상기 스타트업 상태 머신(126)과 관련하여, 또한 도 11과 관련하여 본 명세서에 상세하게 설명되는 바와 같이, 상기 EDC 시스템의 수많은 설정치들의 재조정(recalibration)을 위한 스타트업 상태(start-up state)로 되돌아가게 될 수 있다.
비록 도 4가 특정한 기능상의 동작들을 특정한 구조들과 연계된 것처럼 보이고 있지만, 이는 단지 예시적인 것이며, 숙련된 실시자들에 의해, 그러한 특정한 동작들 또는 기능들의 조직화 및 실행이 도 4 내에 있는 구조들의 여하한 조합에 의해서도 수행될 수 있음은 이해될 것이다. 예를 들어, 비록 도 4가 TVPD를 타이밍 복원 블록(105)과 연계된 것으로 보이고 있으나, 상기 TVPD 동작 또는 그 일부는 사실 상기 CID 블록(102)에서 수행될 수도 있다.
도 5a는 일 실시예에 따른 인터리브 ADC의 예시적인 동작을 나타낸 도면이다. 도 3a, 3b 및 4에 관련하여 주지한 바와 같이, 인터리브 ADC는 도파관 분산 및 심볼간 간섭을 교정하기 위한 데이터 경로(172) 내에서 제공될 수 있다. 상기 데이터 경로는 기타 구성 요소들 중에서도 대략적 PGA(130), 분리기(134), 정밀 PGA(114), 인터리브 ADC(118) 및 DEMUX 회로(512)를 포함할 수 있다.
상기 인터리브 ADC(118)는 수신 신호(304)의 보드 레이트 또는 심볼 레이트에 상응하는 실효 샘플링 레이트를 달성할 수 있도록 동작할 수 있다. 예를 들어, 일 실시예에 따르면, 상기 수신 신호(304)의 보드 레이트는 10 Gbps일 수 있다. 도 4와 관련하여 설명하였다시피, 상기 인터리브 ADC(118)는 복수의 ADC들(120(1) 내지 120(N))을 포함할 수 있다. 각 ADC들(120(1) 내지 120(N))은 공통되는 샘플링 클럭 신호에 의해 구동될 수 있는데, 이 샘플링 클럭 신호는 상기 수신기 클럭 신호와 상기 송신기 클럭 신호들 사이의 클럭 편차를 보정할 수 있도록 타이밍 복원 블록(105)에 의해 조정될 수 있으며, 이로써 각 ADC들(120(1) 내지 120(N))이 사실상 각자 자신만의 샘플링 클럭 신호를 가질 수 있다.
특히, 상기 타이밍 복원 블록(105)은 도 7a 내지 7c에 관련하여 후술하는 것과 같이 위상 신호 p(n)을 생성하는데, 이는 PLL(804)에 제공될 수 있다. 상기 PLL(804)는 복수의 ADC들(120(1) 내지 120(N))의 샘플링 위상을 제어할 수 있도록 하는 출력 신호를 생성할 수 있다. 일 실시예에 따르면, 상기 PLL(804)는 단일 클럭 위상(single clock phase)을 제어하는데, 일 실시예에서는, 이는 2.5 GHz에서 동작할 수 있다. 이러한 단일 클럭 신호가 복수의 위상 인터폴레이터들(514(1) 내지 514(N))을 통해 복제될 수 있다. 각 위상 인터폴레이터는 상기 단일 클럭 신호의 인터폴레이션된 버전의 신호를 생성할 수 있고, 각각 특정한 ADC(120(1) 내지 120(N))을 제어할 수 있다. 더 나아가, 도면에 나타나 있듯이, 각 위상 인터폴레이터(514(1) 내지 514(N))는 상기 분리기(134) 내에 있는 상응하는 회로(예를 들어, 도 5b의 예에서와 같은 샘플 및 홀드 회로(sample-and-hold circuit))를 제어할 수 있다. 각 위상 인터폴레이터(514(1) 내지 514(N)) 사이에는, 상응하는 드라이버 회로들(driver circuits)(530(1) 내지 530(N))이 상기 분리기(134)를 구동시키는 데에 또는 그 밖의 방법으로 동작시키는 데에 이용될 수 있다. 예를 들어, 상기 드라 이버 회로들은 상기 분리기(134) 내지 상기 ADC들(118)에 의해 이용되는 버퍼링 회로, 증폭 회로 또는 타이밍 회로들(예를 들어 클럭 회로)을 포함할 수 있다. 더 나아가, 상기 분리기(134)가 디지털 회로들과 관련될 경우에는, 상기 드라이버 회로들은 아날로그 디지털 변환기들을 포함할 수도 있다. 또한, 상기 인터폴레이터들과 상기 분리기(134) 내지 상기 ADC들(118) 사이에서 실제 칩 위에 구현될 때 상대적으로 긴 신호 경로를 갖게 될 수 있다. 즉, 이러한 기준이 되는 요인들(referenced factors)은 그 밖의 요인들과 함께, 상기 분리기(134)의 동작에 있어, 또한 인터리브 ADC들(118)의 동작에 있어 비이상성(non-idealities)을 갖게 할 수 있다. 상기 타이밍 복원 블록(105) 내의 정밀 타이밍 복원 블록(144)은, 이러한 비이상적 특성들에 관련될 수 있는 타이밍 변화에 대처할 수 있도록 각 위상 인터폴레이터(514(1) 내지 514(N))를 개별적으로 조절하는 데 이용될 수 있고, 이로써 상기 인터리브 ADC들(118)이, 실질적인 목적상, 그 보드 레이트에서 마치 단일한 ADC인 것처럼 동작할 수 있다. 예를 들어, 제1 위상 인터폴레이터/ADC 쌍을 기준으로 선택할 수 있으며, 나머지 위상 인터폴레이터/ADC 쌍들은 이 기준 쌍에 대해 조절될 수 있다. 즉, 제1 위상 인터폴레이터/ADC 쌍(514(1)/120(1))은 p(n)에 기초하여 동작할 수 있으며, 이 기준 쌍을 제외한 나머지 각 위상 인터폴레이터/ADC 쌍은, 각 쌍의 상대적인 타이밍 간격을 유지하는 데에 필요한 만큼의 위상과 p(n) 사이의 각각 상응하는 차이 내지 델타 값(즉, [pΔ(n)](2) 내지 [pΔ(n)](N))에 기초하여 동작할 수 있다.
도 5b는 일 실시예에 따른 ADC 구조에 대한 더욱 구체적인 도식을 나타낸 도 면이다. 도 5b에 있어서, 상기 분리기(134)는 나타난 바와 같이 개별적으로 PGA들(116(1) 내지 116(N))을 구동하는 복수의 샘플 및 홀드 회로들(522(1) 내지 522(N))을 포함하는 것으로 나타나 있다. 회로(532)는 이득 회로의 예로서 제공된 것으로, 가변 저항을 이용하여 상기 PGA(116(N))의 전체 이득을 변경시킬 수 있다. 한편, 다른 회로(534)는 플래쉬 ADC(flash ADC)를 이용하는 ADC 회로의 한 예를 제공하는 것이다. 위 회로들(532 및 534)은 단순히 예시된 것일 뿐으로, 그 밖의 적절한 회로들도 마찬가지로 사용될 수 있다. 도 5b에 나타난 바와 같이, 상기 샘플 및 홀드 회로들(522(1) 내지 522(N))은 1.25 GHz 클럭 신호들을 수신하도록(예를 들어, 각 샘플 및 홀드 회로가 2 개의 서로 겹치지 않는 클럭 신호들을 수신할 수 있다) 설계되며, 그럼으로써 인가되는 신호를 100 ps 시간 간격으로 샘플링할 수 있다. 위에서 언급한 바와 같이, 상기 정밀 타이밍 복원 회로(144)는 도 5a의 위상 인터폴레이터들에 제공되는 타이밍 정보를 조절하는 데에 이용될 수 있으며, 이로써 이러한 100 ps의 시간 간격들이 여러 드라이버 회로들(530(1) 내지 530(N))에 내재된 상대적인 비이상적 특성들의 존재(예를 들어, 온도, 공정 또는 칩의 설계 및 제조 상에 있는 그 밖의 비정합 현상들)에도 불구하고 일정하게 유지될 수 있다.
도 5c는 일 실시예에 따른 인터리브 ADC의 전체적인 동작을 나타낸 도면이다. 위에서 설명한 바와 같이, 인터리브 ADC(118)는 복수의 ADC들(120(1) 내지 120(N))을 포함할 수 있다. 각 ADC들(120(1) 내지 120(N))은 어느 특정한 사이클에서 수신기 클럭 신호(208)에 의해 촉발될 수 있다. 상기 수신기 클럭 신호(208)의 실효 레이트는 송신기 신호의 보드 레이트에 해당할 수 있다. 그렇지만, 어느 특정한 ADC(120(1) 내지 120(N))의 클럭 레이트는 상기 보드 레이트에 비해 훨씬 낮을 수 있다.
도 6a는 인터리브 FFE의 신호 경로를 나타낸 도면이다. 일 실시예에 따르면, 상기 인터리브 FFE는 16 개의 입력 신호들(X(n) 내지 X(n+15))을 수신하고 또한 16 개의 출력 신호들(Y(n) 내지 Y(n+15))을 생성할 수 있도록 병렬 구조를 이용할 수 있다. 이는 단순히 예시적인 것이며, 인터리브 ADC는 어떤 개수의 입력 신호들 및 출력 신호들을 포함할 수 있다. 예를 들어, 8 개의 탭들을 가진 직렬 FFE는 입력 신호를 FIR을 이용하여 컨볼루션한 것으로써 구현될 수 있다.
Figure 112007061788090-pat00010
일 실시예에 따르면, 인터리브 FFE(118)은 다음과 같은 관계에 따라, 16 개의 출력들 y(n) 내지 y(n+15)를 16 개의 입력들 x(n) 내지 x(n+15)의 함수로서 생성한다.
y(n)=c(0)x(n)+c(1)x(n-1)+c(2)x(n-2)+c(3)x(n-3)+...+c(7)x(n-7)
y(n+1)=c(0)x(n+1)+c(1)x(n)+c(2)x(n-1)+c(3)x(n-2)+...+c(6)x(n-6)
.
.
.
y(n+15)=c(0)x(n+15)+c(1)x(n+14)+c(2)x(n+13)+c(3)x(n+12)+...+c(7)x(n+8)
도 6a를 참조하면, 인터리브 FFE(424)는 복수의 입력 라인들(615(1) 내지 615(16)) 각각에 실린 복수의 입력들 x(n) 내지 x(n+15)을 수신할 수 있다. 상기 FFE(424)는 복수의 출력 라인들(617(1) 내지 617(16))에 실어 복수의 출력들 y(n) 내지 y(n+15)을 생성할 수 있다. 각각의 입력 라인(615(1) 내지 615(16))은 복수의 승산 및 적산(multiply and accumulate, MAC) 블록들(623(1) 내지 623(n))을 포함할 수 있다. 각 MAC 블록(623(1) 내지 623(n))은 각각의 승산 블록(multiplication block)(533) 및 합산 블록(summation block)(534)을 포함할 수 있다. 각 MAC 블록(623(1) 내지 623(n))은 상기 MAC 블록(623)에 대한 입력 포트를 제공하는 승산 블록(533)을 통해 각각의 입력 라인(615(1) 내지 615(n))에 결합될 수 있다. 각 MAC 블록(623)은, 상기 MAC 블록(623)에 대한 출력 포트의 역할을 하는 각각의 합산 블록(534)을 통해 연결되어 있다.
특정 입력 라인(615(1) 내지 615(16))에 대해, 입력 x(n) 내지 x(n+15)이 복수의 MAC 블록들에, 그 MAC 블록 각각의 승산 블록(533)을 통해 그 입력 라인과 결합되어 있고, 각 입력은 각각의 계수 CX와 곱해지며, 그 값은 그 MAC 블록(623)의 적산 블록에 제공된다. 각 합산 블록(534)의 출력은 다른 입력 라인들에 결합되어 있는 다른 MAC 블록들(623)의 출력과 합쳐진다.
도 6b는 일 실시예에 따른 직렬 PDFE 셀(cell)을 나타낸 도면이다. 도 6b에 나타난 배치는 인터리브 PDFE(428(1) 및 428(2))의 병렬 어레이 중 어느 한 채널을 나타낸다. 입력 신호 x(n)은 합산 블록(542)에 제공될 수 있으며, 그 값은 PDFE 셀(128)의 출력과 합산된다. 상기 합산 블록(542)의 출력은 이후에 슬라이서(142) 로 제공될 수 있는데, 여기서는 상기 슬라이서(142)로 인가되는 입력이 0보다 작은지 더 큰지 여부에 따라 이진 신호(예를 들어, +1, -1)를 생성한다. 상기 슬라이서(142)의 출력은 예를 들어 복수의 지연 소자들(548(1) 내지 548(4))에 제공되며, 여기서 각각의 지연된 신호들 y(n) 내지 y(n-4)가 생성된다. 상기 지연된 출력 신호들 y(n) 내지 y(n-4)는 다시 상기 PDFE 셀(128)로 제공되며, 여기서 출력 신호 F(y(n),y(n-1),y(n-2),y(n-3),y(n-4))를 생성한다. 상기 출력 신호 F(y(n),y(n-1),y(n-2),y(n-3),y(n-4))는 지연된 신호들 y(n) 내지 y(n-4)의 선형 조합일 수 있다. 일 실시예에 따르면, 각 이진 신호 y(n) 내지 y(n-4)는 16 비트 계수가 곱해져 16 비트 수를 생성할 수 있다. 이 16 비트 값들은 이후에 상기 PDFE 셀(128)을 통해 선형 관계를 가지고 합쳐질 수 있다.
도 7a는 일 실시예에 따른 채널 식별 필터 갱신 블록(106)의 동작을 나타낸 도면이다. 타이밍 복원 및 채널 식별 동작들에 대한 더욱 상세한 예는 도 7b 및 7c와 관련하여 후술된다. 도 7a에서는, 상기 CID 필터 갱신 블록(106)은 TVPD(106) 또는 CID(102) 내에 포함될 수 있으며, 통신 채널(182)에 대한 추정된 채널 특성의 갱신을 수행할 수 있다. 상술하였듯이, 상기 채널 특성은 그 통신 채널(182)에 대한 임펄스 응답일 수 있다. 상기 CID 필터 갱신 블록(106)은 통신 채널(182)에 대한 복수의 서로 다른 샘플링 위상들마다 복수의 채널 특성을 계산할 수 있다. 즉, 예를 들어, 채널 특성이 임펄스 특성인 경우에 있어서, 상기 CID 필터 갱신 블록은 위상 파라미터 p 및 반복 파라미터 n으로 매개 변수화된 복수의 추정 채널 임플스 응답들(estimated channel impulse responses), h n p (k) 을 계산할 수 있다. 후술하겠지만, CID 최적 위상 계산 블록(108)은 복수의 채널 특성들로부터 최적 위상 채널 특성을 계산할 수 있는데, 이는 타이밍 복원 시에 보조를 할 수 있도록 타이밍 복원 보조 신호를 타이밍 복원 블록(105)에 제공(도 7에는 나타나지 않음)하는 데에 이용될 수 있다.
상기 CID 필터 갱신 블록(106)은 오차 신호 e(n)을 계산함으로써, 어떤 주어진 위상에 대한 추정 채널 임펄스 응답의 다음 차례의 반복 응답(iteration)
Figure 112007061788090-pat00011
을 갱신할 수 있다. 상기 오차 신호 e(n)은 샘플링된 수신 신호(304)와, 상기 CID 필터(701)에 의해 처리가 된 후의 상기 판정 신호
Figure 112007061788090-pat00012
사이의 차이를 취함으로써 계산될 수 있다. 예를 들어, 상기 CID 필터 갱신 블록(106)은, 도시된 바와 같이, 상기 CID ADC(104)의 지연된 출력과 비교시키기 위한 파형의 생성 및 그에 이어지는 e(n)의 결정을 위해, 각 주어진 위상에 대한 계수 "h",
Figure 112007061788090-pat00013
를 상기 CID 필터(701)에 제공할 수 있다.
도 7a를 다시 참조하면, 수신 신호(304)는 데이터 경로(172)(도 3a, 3b 및 4와 관련하여 설명된 바와 같이)에 제공될 수 있다. 상기 데이터 경로(172)를 통한 처리 이후에, 판정 신호
Figure 112007061788090-pat00014
(310)가 만들어진다. 도 4와 관련하여 위에서 설명하였다시피, 상기 데이터 경로(172)는 복수의 판정 신호들을 만들어 내며, 그러한 판정 신호들 중의 일부 부분 집합만이 CID 블록(102)으로 제공되도록, 예를 들어 멀티플렉서나 라우터 등을 통해, 선택된다. 이러한 동작은 상기 CID 블록이 보드 레이트보다 낮은 클럭 레이트에서 동작할 수 있다는 사실로 인해 가능할 수 있다. 상기 판정 신호(310)는 이후에 CID 블록(102) 내에 있는 CID 필터 갱신 블록(106)에 제공될 수 있다.
도 7a에 나타난 바와 같이, 상기 수신 신호(304)는 또한 CID ADC(104)에도 제공될 수 있으며, 이는 수신된 신호에 대해 아날로그 디지털 변환을 수행한다. 상기 CID ADC(104)는 채널 특성의 시간 가변 속성에 대한 추적을 수행하기에 충분한 클럭 레이트에서 동작할 수 있다. 일 실시예에 따르면, 예를 들어 상기 CID ADC(104)는 10 MHz로 동작할 수 있다. 상기 타이밍 복원 블록(105)은 CID 위상 갱신 신호(112)를 상기 CID ADC(104)로 제공하여, 상기 CID ADC(104)의 샘플링 위상을 제어하도록 할 수 있다. 상기 타이밍 복원 블록(105)은 주기적인 기준에 따라 상기 CID 위상 갱신 신호를 갱신할 수 있다. 일 실시예에 따르면, 상기 CID 블록(102)는 16 개의 서로 다른 위상들에 대한 추정 채널 임펄스 응답들
Figure 112007061788090-pat00015
을 계산할 수 있다.
상기 CID ADC(104)에서 샘플링된 후에, 상기 수신 신호의 샘플링된 버전은 지연 블록(502)에 제공될 수 있다. 상기 지연 블록은 상기 데이터 경로(172)를 통과하는 동안에 생긴 상기 수신 신호(304)의 지연을 보상하기 위해 필요할 수 있다. 상기 수신 신호(304)의 샘플링된 버전의 지연된 버전은, 이어서 합산 블록(702)에 제공될 수 있으며, 여기서 샘플링되고 지연된 수신 신호(304)와 상기 CID 필터(701)의 출력 사이의 차이가 계산되어 오차 신호 e(n)이 생성된다. 상기 오차 신호 e(n)은 이어서 상기 추정 채널 임펄스 응답의 다음 차례의 반복 계산이 처리될 수 있도록 상기 CID 필터 갱신 블록(106)에 제공될 수 있다.
일 실시예에 따르면, 상기 CID 필터 갱신 블록(106)은, 판정 신호
Figure 112007061788090-pat00016
, 상기 오차 신호 e(n), 추정 채널 임펄스 응답의 이전 반복 계산 값
Figure 112007061788090-pat00017
및 파라미터 μ를 이용하여 추정 채널 임펄스 응답의 다음 반복 계산 값
Figure 112007061788090-pat00018
을 계산할 수 있다. 일 실시예에 따르면, 상기 CID 필터 갱신 블록(106)은 다음과 같은 관계식을 이용하여 추정 채널 임펄스 응답의 다음 반복 계산 값을 계산할 수 있다.
Figure 112007061788090-pat00019
도 7b는 일 실시예에 따라 타이밍 복원 동작을 보조할 수 있도록 채널 특성 정보를 결정하는 채널 식별(CID) 블록의 동작을 나타낸 도면이다. 일반적으로, 최적의 추정 임펄스 응답 hopt(n) 및 판정 신호는 기준 파형 생성기(reference wave generator)(703)에 의해, 타이밍 복원 보조 신호(timing recovery assist signal)
Figure 112007061788090-pat00020
로서 역할을 할 수 있는 상기 수신 신호 y(n)의 추정치를 재생성하는 데에 이 용될 수 있다. 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00021
(312)는 타이밍 복원 동작 시에 보조 역할을 하도록 제공될 수 있다. 특히, 상기 타이밍 복원 블록(105) 내의 상기 대략적 타이밍 복원 블록(142)은 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00022
(312)를 수신할 수 있고, 타이밍 복원 동작들을 수행하는 뮐러-뮐러 알고리즘(Mueller-Muller algorithm)에서 상기 타이밍 복원 보조 신호(312)를 이용할 수 있으며, 이로써 인터리브 ADC(118)의 샘플링 위상을 제어하는 PLL(804)를 구동하는 위상 신호 p(n)가 생성된다.
비록 도 7b가 특정한 기능들 내지 동작들을 수행하는 특정한 기능 블록들을 묘사하였지만, 숙련된 실시자들에게 이러한 것이 단지 예시적이라는 점이 이해되어야 할 것이다. 통신 시스템에서 타이밍 복원 동작들을 보조하거나 수행하기 위해 채널 특성(예를 들어, 통신 채널의 추정 임펄스 응답 등)을 활용하는 것은, 하나의 기능 유닛에 의해 수행될 수도 있고, 여러 기능 유닛들에 의해 수행될 수도 있다. 더 나아가, TVPD(196)에 관해 묘사된 동작들은 실제로는 타이밍 복원 블록(105)이 아닌 CID 블록(102)에서 수행될 수도 있다. 다른 예에서는, 상기 CID 필터(701)의 역할은 상기 기준 파형 생성기(703)와 동일한 또는 유사한 블록에 의해 수행될 수도 있다.
예시적인 실시예에 따르면, CID 블록(102)은 CID ADC(104), 지연기(502), 합산 블록(702), CID 필터 갱신 블록(106), 캐시(474) 및 갱신 회로(729)를 포함할 수 있다. 수신 신호(304)는 데이터 경로(172)에 제공되며, 데이터 경로(172)는 상 기 신호 처리 시스템(140) 내의 아날로그 프론트엔드(analog front end)(739), 인터리브 ADC(118), FFE(424), DFE(428) 및 시퀀스 DFE(142)를 포함한다. 상기 아날로그 프론트엔드(739)는 수신 신호(304)에 대해 상기 수신 신호(304)의 진폭 조절등을 포함하는 아날로그 처리를 수행할 수 있다.상기 아날로그 프론트엔드(739)의 출력은 상기 CID 블록(102) 내의 CID ADC(104)에 제공될 수 있다. 상기 CID ADC(104)는 상기 아날로그 프론트엔드(739)의 출력에 대해 아날로그 디지털 변환을 수행할 수 있다. 상기 CID ADC(104)는 보드 레이트보다 훨씬 낮은 데이터 레이트에서 동작할 수 있다.
상기 아날로그 프론트엔드(739)의 출력은 또한 인터리브 ADC(118)에 제공될 수 있으며, 이는 인터리브 FFE(424), 인터리브 DFE(429) 및 시퀀스 DFE(142)가 이어 연결된다. 상기 시퀀스 DFE(142)는 판정 신호(310)를 출력할 수 있는데, 상기 판정 신호(310)는 상기 CID 블록(102) 내의 CID 필터 갱신 블록(106) 및 상기 기준 파형 생성기(703)에 제공될 수 있다. 상기 CID 필터 갱신 블록(106)의 동작은 이미 도 7a와 관련하여 설명하였다. 즉, 아날로그 디지털 변환이 CID ADC(104)에 의해 완료된 후에, 상기 CID ADC(104)의 출력은 지연기(502)에 제공될 수 있다. 상기 지연기(502)의 출력은 합산 블록(702)에 제공될 수 있는데, 여기서는 차이 신호(e(n))가 상기 CID 필터 갱신 블록(106)의 출력을 가지고 계산되며, 이 신호는 이후에 다시 상기 CID 필터 갱신 블록(106)에 제공될 수 있고 또한 CID 필터(701)에도 제공될 수 있다.
상기 CID 블록(102)은 또한 캐시(474)를 포함할 수 있다. 상기 CID 필터 갱 신 블록(106)에 의해 계산되는 갱신된 추정 채널 임펄스 응답들은 상기 캐시(474)에 제공되고 또한 저장된다. 다음에 상세하게 설명되겠지만, 상기 위상 파라미터(p)로 매개 변수화된 캐싱된 추정 채널 응답들은, 사전에 정의된 계측(metric)을 이용하여 최적의 추정 채널 임펄스 응답(즉, 최적 위상)을 계산하는 위상 계산 블록(108)에 의해 주기적으로 분석될 수 있다.
상기 최적 추정 채널 임펄스 응답(h'opt(n))은 상기 갱신 회로(729)(도 7c와 관련하여 다음에 상세하게 설명됨)에, 그리고 도시된 바와 같이, 상기 TVPD(196) 내의 기준 파형 생성기(703)에 제공될 수 있다. 상기 TVPD(196)은 상기 최적 추정 채널 임펄스 응답 hopt(n)을 이용하여, 타이밍 복원 동작 시에 보조 역할을 할 수 있는 타이밍 복원 보조 신호
Figure 112007061788090-pat00023
(312)를 생성할 수 있도록 TVPD 동작을 수행할 수 있다. 특히, 상기 TVPD(196)은 또한 상기 판정 신호(310)를 수신할 수 있고, 상기 현재 추정 최적 임펄스 응답 hopt(n)를 이용하여 상기 수신 신호 y(n)의 재구성된 또는 재생성된 버전을 생성하는 데에 상기 판정 신호(310)를 이용할 수 있다. 상기 수신 신호의 재생성된 버전
Figure 112007061788090-pat00024
은, 타이밍 복원 블록(105)에 타이밍 복원 동작을 하는 데에 이용될 수 있도록 제공될 수 있는, 타이밍 복원 보조 신호로서 역할을 할 수 있다. 일 실시예에 따르면, 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00025
(312)는 현재 최적 추정 임펄스 응답 hopt(n) 및 상기 판정 신호(310)의 다음 관계식에 따른 컨볼루션 연산으로서 계산될 수 있다(아래 관계식은 수식 내에 h(n)이 아닌
Figure 112007061788090-pat00026
을 가져야 한다).
Figure 112007061788090-pat00027
상기 타이밍 복원 보조 신호(310)를 수신하면, 상기 타이밍 복원 블록(105)은 뮐러-뮐러 알고리즘을 이용하여 타이밍 복원 동작을 수행할 수 있다. 특히, 상기 타이밍 복원 블록(105)은 재생성된 파형
Figure 112007061788090-pat00028
의 기울기(slope)를 계산하고, 데이터 ADC에 의해 수신된 실제 데이터 y(n)과 이 재생성된 파형
Figure 112007061788090-pat00029
사이의 오차에 이 기울기를 곱할 수 있다. 이러한 연산을 수행할 수 있도록, 상기 타이밍 복원 블록은 상기 실제 데이터 신호와 상기 재생성된 신호들을 정렬시킬 수 있는 복수의 지연 요소들(delay elements)을 포함할 수 있다. 도 7b를 참조하면, 상기 타이밍 복원 블록(105)은 대략적 타이밍 복원 블록(142)을 포함할 수 있다. 상기 대략적 타이밍 복원 블록(142)은 상기 인터리브 ADC(118)을 구성하는 ADC들의 전체적인 샘플링 위상을 제어할 수 있는 위상 신호 p(n)을 생성할 수 있다(상세하게 후술됨).
상기 대략적 타이밍 복원 블록은 지연 블록(502), 합산 블록(711), 제1 지연 요소(715), 제2 지연 요소(717) 및 승산 블록(719)을 포함할 수 있다. 상기 인터리브 ADC(118)을 구성하는 상기 복수의 ADC들로부터 제공된 출력들 중 적어도 하나는, 재생성된 신호
Figure 112007061788090-pat00030
와 정렬시킬 수 있도록 상기 대략적 타이밍 복원 블 록(142) 내의 지연기(502)에 제공될 수 있다. 상기 지연기(502)의 출력은 합산 블록(711)으로 제공될 수 있으며, 여기서 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00031
(312)와 결합되어 차이 신호 e'(n)를 생성한다. 상기 차이 신호 e'(n)은 다음과 같이 계산될 수 있다.
Figure 112007061788090-pat00032
상기 차이 신호 e'(n)는 지연 요소(715)에 제공될 수 있으며, 상기 지연 요소는 상기 오차 신호의 한 샘플만큼 지연된 버전 e(n-1)을 생성하며, 이 신호는 승산 블록(719)에 제공될 수 있다. 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00033
(312)는 또한 제2 지연 요소(717)에도 제공될 수 있는데, 이는 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00034
(312)의 복제본 및 상기 타이밍 복원 보조 신호
Figure 112007061788090-pat00035
(312)의 두 샘플만큼 지연된 지연 버전을 생성할 수 있다. 상기 제1 및 제2 지연 요소들(715, 717)의 출력들은 상기 승산 블록(719)에 제공되며, 상기 승산 블록(719)은 상기 두 신호를 곱하여 출력으로서 위상 신호 p(n)을 생성한다. 즉, 상기 위상 신호 p(n)는 상기 오차 신호 e'(n)과 상기 재생성된 파형의 기울기의 곱셈으로서 다음과 같이 계산될 수 있다.
Figure 112007061788090-pat00036
다시 말해, 상술한 설명으로부터,
Figure 112007061788090-pat00037
은 계산된 임펄스 응답의 상기 DFE (즉 시퀀스 DFE)의 판정에 대한 컨볼루션 연산이고, 따라서 임펄스 응답이 유효하다고 가정한 경우에 y(n)의 예측된 값을 나타낸다는 점이 이해될 수 있을 것이다. 결과적으로, 오차 신호 e'(n)는,
Figure 112007061788090-pat00038
으로 표현된, 재성성 파형
Figure 112007061788090-pat00039
의 기울기에 곱해지며, 뮐러-뮐러 알고리즘에 따라, 상기 위상 신호 p(n)라는 결과를 얻게 된다. 상기 위상 신호 p(n)은 PLL(804)에 제공될 수 있으며, 상기 인터리브 ADC(118)을 구성하는 인터리입 ADC들의 샘플링 위상을 제어하는 데에 이용될 수 있다.
도 7c는 일 실시예에 따라 최적 위상 계산 블록(best phase compute block)의 동작을 나타낸 도면이다. 상기 최적 위상 계산 블록(108)은 CID 블록(102) 내에 포함될 수 있으며, 위상에 의해 매개 변수화된 복수의 채널 특성들에 대해 최적의 추정 임펄스 채널 특성 h'opt(n)(312)을 결정할 수 있다. 앞서 설명한 바와 같이, CID 필터 갱신 블록(106)은 캐시(474)에 복수의 추정 임펄스 응답들 h0[0:I] 내지 hi[0:I]을 저장할 수 있는데, 각각의 추정 임펄스 응답은 0 번부터 i 번까지 서로 다른 위상에 의해 매개 변수화될 수 있다. 일 실시예에 따르면, 상기 캐시에 저장된 각 추정 임펄스 응답 h0[0:I] 내지 hi[0:I]은 복수의 탭들이 결부되어 있으며, 예를 들어 i는 6일 수 있다.
주기적인 원칙(periodic basis)에 따라, CID 최적 위상 계산 블록(108)은 최 적 임펄스 응답 h'opt(n)을, 상기 캐시(474)에 저장된, 각각의 위상에 각각 연관되어 있는 복수의 임펄스 응답들 h0[0:I] 내지 hi[0:I]중에서 결정할 수 있다. 상기 CID 최적 위상 계산 블록(108)은 h'opt(n)을 결정하기 위해, 어떤 특정한 계측(metric)을 최소화하거나 최대화해 볼 수 있다. 즉, 주기적 원칙하에, 상기 CID 최적 위상 계산 블록(108)은 상기 캐시(474)에 저장된 복수의 임펄스 응답 신호들 h0[0:I] 내지 hi[0:I]에 대해 어떤 계측을 적용할 수 있다. 예를 들어, 상기 CID 블록은 타이머(798)를 포함할 수 있다. 상기 타이머(798)가 동작하면서, h0[0:I] 내지 hi[0:I] 중에서 h'opt(n)를 결정할 수 있게 하는 어떤 신호가 상기 CID 최적 위상 계산 블록(108)에 전송될 수 있다. h'opt(n)의 결정의 순간에, 상기 타이머는 리셋될 수 있고 또한 절차도 재시작(re-initiated)된다. 일 실시예에 따르면, 상기 CID 최적 위상 계산 블록(108)은 메인 탭(main tap)에 대해 상대적인 상기 추정 채널 임펄스 신호들의 심볼간 간섭 에너지(ISI energy)를 최소화하는 계측을 이용한다. 예를 들어, 일 실시예에 따르면, 최소값을 갖는 계측은 다음과 같다(이때, 첫번째 항의 h(3)이 메인 탭에 해당하고 나머지 항들은 ISI 항들이다).
[hp(3)]2 - [hp(2)]2 - [hp(1)]2 - [hp(0)]2 - [hp(4)]2 - [hp(5)]2
예를 들어, 위와 같이 최소의 심볼간 간섭 에너지라는 계측을 이용하여 h'opt(n)(312)가 결정되면, h'opt(n)는 타이밍 복원 블록(105)과 함께 타이밍 복원 보조 동작에 이용될 수 있도록(예를 들어, 위상 신호 p(n)을 생성하는 것) TVPD(196)에 제공될 수 있다. 그렇지만, 일 실시예에서는, h'opt(n)을 TVPD(196)에 제공하기 전에, hopt(n)은 갱신 회로(729)에 의해 처리될 수 있다. 이는, 추적 오차(tracking errors)때문으로서, 상기 TVPD(196)의 위상을 너무 빨리 갱신하지 않는 것이 바람직할 수 있다. 상기 갱신 회로(729)는 상기 TVPD(196)에 제공되는 h'opt(n)가 느리게 갱신되도록 하는 기능을 할 수 있다. 이때, 상기 제공되는 갱신 파라미터는 여기서는 hopt(n)으로 표시되어 있다.
상기 갱신 회로(729)는 캐시(752), 램프 회로(ramp circuit)(754), 멀티플렉서(756) 및 승산 블록(multiplication block)(759)을 포함할 수 있다. h'opt(n)는 캐시(752)에 제공될 수 있으며, 캐시(752)는 복수의 h'opt(n)들을 저장하는데, 이들은 상기 CID 최적 위상 계산 블록(108)에 의해 제공된다. 문턱 회로(threshold circuit)(756)는 각 클록 시점에서, 현재 최적 위상 h'opt(n)과 상기 캐시(752)에 저장된 위상 hopt(n) 사이의 차이를 결정할 수 있다. 특히, 상기 갱신 회로는 오직, 상기 h'opt(n) 내의 변화량이 어떤 프로그램가능한 문턱값을 초과하는 경우에만 동작하여 상기 캐시를 갱신하도록 하는 기능을 가질 수 있다. 이러한 오차는 어떤 큰 값에 의해 나눠질 수 있으며, 나누어진 값에 따라 상기 TVPD(196)으로 제공되는 hopt(n)들을 느리게 갱신할 수 있다.
도 8은 보드 레이트 위상 검출기의 동작을 나타낸 도면이다. 도 8에 나타난 상기 신호 경로는 추정 채널 임펄스 응답이 상기 CID(102)에 의해 결정되기 전에(즉, 상기 신호 처리 시스템(140)이 스타트업 모드(startup mode)에 있을 때에) 동작하는 것일 수 있다. 도 8에 나타난 바와 같이, 타이밍 복원 블록(105)은 대략적 타이밍 복원 블록(142) 및 정밀 타이밍 복원 블록(138)을 포함할 수 있다. 상기 대략적 타이밍 복원 블록(142)은 보드 레이트 위상 검출기(198)를 포함할 수 있다. 상기 보드 레이트 위상 검출기(198)는 지연기(802), 제1 승산 블록(804), 제2 승산 블록(806), 지연 요소(810) 및 합산 블록(808)을 포함할 수 있다.
수신 신호(304)가, 아날로그 프론트엔드(739), 인터리브 ADC(118), 인터리브 FFE(424), 인터리브 DFE(428) 및 시퀀스 DFE(142)를 포함하는 데이터 경로(172)에 제공될 수 있다. 상기 수신 신호(304)는 아날로그 프론트엔드(739)에 제공될 수 있는데, 이는 수신 신호에 대해 아날로그 신호 처리를 수행한다. 상기 아날로그 프론트엔드(739)의 처리된 출력은 이어서 인터리브 ADC(118)로 제공될 수 있으며, 이는 상기 처리된 아날로그 신호에 대해 아날로그 디지털 변환을 수행할 수 있다. 상기 인터리브 ADC(118)의 출력은 상기 인터리브 FFE(424)에 제공될 수 있다. 상기 인터리브 FFE(424)의 출력은 상기 인터리브 DFE(428)에 제공될 수 있다. 상기 인터리브 DFE(428)의 출력은 상기 시퀀스 DFE(142)에 제공될 수 있다. 상기 시퀀스 DFE(142)는 판정 신호
Figure 112007061788090-pat00040
(310)를 생성할 수 있다. 상기 판정 신호
Figure 112007061788090-pat00041
(310)는 또한 채 널 ID 블록(102)에 제공되며, 상기 채널 ID 블록(102)은 여기서는 직류오프셋 신호(dc_offset)로 참조되는 타이밍 복원 보조 신호(312)(즉, 적어도 하나의 직류 오프셋 값을 포함하는, 스타트업 모드에서의 보조 신호(312))를 생성할 수 있다.
상기 인터리브 ADC(118)의 적어도 한 디지털 출력은 상기 보드 레이트 위상 검출기(198)의 지연기(802)에 제공될 수 있다. 상기 시퀀스 DFE(142)에서 생성된 판정 신호
Figure 112007061788090-pat00042
(310)는 상기 보드 레이트 위상 검출기(198) 내의 제1 승산 블록(804) 및 지연 요소(810)에 제공될 수 있다. 상기 지연기(802)의 출력은 또한 상기 제1 승산 블록(804)에 제공될 수 있으며, 여기서 위 출력은 상기 판정 신호
Figure 112007061788090-pat00043
(310)와 곱해진다. 상기 지연 요소(810)는 상기 판정 신호
Figure 112007061788090-pat00044
(310)의 두 샘플만큼 지연된 버전을 생성할 수 있으며, 이는 제2 승산 블록(806)에 제공될 수 있고, 여기서 상기 지연된 판정 신호
Figure 112007061788090-pat00045
(310)는 상기 지연기(802)의 출력에 곱해질 수 있다. 상기 제2 승산 블록의 출력은 이어서 상기 합산 블록(808)으로 제공되며, 여기서 상기 채널 ID 블록에서 제공되는 타이밍 복원 보조 신호(312)(즉 직류 오프셋, dc_offset)과 합쳐진다.
상기 합산 블록(808)은 상기 제1 승산 블록(804)의 출력과 상기 제2 승산 블록(806)의 출력을, 다음과 같은 관계식을 이용하여 합산함으로써 위상 신호 p(n)을 생성할 수 있다.
Figure 112007061788090-pat00046
이때, A와 B는 스칼라 상수들이고, 이 관계식은 여기서 직류 위상 검출기 관 계식이라고 일컬어질 수 있다.
도 9는 일 실시예에 따른 신호 처리 시스템의 동작을 나타낸 순서도이다. 절차는 단계(902)에서 시작된다. 단계(909)에서, 전자기 신호가 수신된다. 상기 전자기 신호는 통신 채널(182)을 거쳐 수신기에 의해 수신된 것일 수 있다. 단계(904)에서는, 인터리브 ADC의 샘플링 레이트가 갱신될 수 있다. 본 명세서에서 설명한 바와 같이, 상기 인터리브 ADC는 보드 레이트 위상 검출기와 TVPD 또는 이들의 조합에 의해 수행되는 타이밍 복원 동작에 의해 제어될 수 있다. 앞서 설명한 바와 같이, 상기 위상 검출기들(TVPD 또는 보드 레이트 위상 검출기)은 위상 신호 p(n)을 생성할 수 있으며, 이 위상 신호는 상기 인터리브 ADC의 샘플링 클럭 신호를 제어하는 PLL에 제공될 수 있다. 비록 도 9에서, 이 단계가 일련의 순서를 가지고 일어나는 것처럼 설명하지만, 상기 ADC 샘플링 위상의 갱신 단계(904)는 도 9에 나타난 다른 단계들과 병렬적으로 일어날 수 있다.
단계(906)에서는, 아날로그 신호 처리가 상기 수신 신호에 대해 수행될 수 있다. 일 실시예에 따르면, 상기 아날로그 신호 처리는 가변 이득 증폭 또는 그 밖의 신호 처리를 포함할 수 있다. 단계(907)에서는, 아날로그 디지털 변환이 위의 처리된 아날로그 신호에 대해 수행될 수 있다. 일 실시예에 따르면, 상기 아날로그 디지털 변환은 인터리브 ADC를 이용하여 동작들이 서로 어긋나게 이뤄지는 인터리브(interleave) 방식으로 수행될 수 있다. 단계(908)에서는, 디지털 이퀄라이징 동작이 상기 ADC의 출력에 대해 수행될 수 있다. 일 실시예에 따르면, 상기 이퀄라이징은 인터리브 이퀄라이저 블록을 이용하여 인터리브 방식으로 수행될 수 있다. 일 실시예에 따르면, 상기 인터리브 이퀄라이저 블록은 인터리브 FFE, 인터리브 DFE 및 시퀀스 DFE를 포함할 수 있다. 단계(910)에서는, 상기 인터리브된 구조들(ADC 및 이퀄라이저들)에 의해 제공된 인터리브된 신호들이 결합되어 복합 신호(composite signal)를 생성할 수 있다. 상기 절차는 단계(912)에서 종료한다.
도 10은 일 실시예에 따른 신호 처리 시스템에 의해 수행되는 동작을 나타낸 순서도이다. 도 10에 나타난 절차는 상기 신호 처리 시스템이 정상 상태(steady state)에서 동작하는 동안(즉, 스타트업 동작이 완료된 이후)에 수행될 수 있는 것이다. 즉, h_opt(n)이 결정되고, 상기 시스템은 안정 상태(즉, 상기 필터 반복 작업의 결과가 수렴한 상태)가 되었다고 가정할 수 있다. 상기 절차는 단계(1002)에서 개시된다. 단계(1007)에서는, 타이머가 초기화될 수 있다. 단계(1004)에서는, 상기 타이머가 동작하는지 여부를 판단하는 테스트가 수행된다. 만약 아니라면(단계(1004)의 '아니오' 화살표), 단계(1010)에서 필터 갱신 작업이 수행된다. 상기 필터 갱신은 통신 채널의 임펄스 응답 추정에 관한 작업일 수 있다.
단계(1012)에서는, 수신 신호(304)가 상기 신호 처리 시스템(140)의 데이터 경로 및 CID 블록 양측에 모두 제공될 수 있다. 단계(1014)에서는, 상기 전자기 신호가 상기 데이터 경로에서 처리되어, 판정 신호(310)를 생성할 수 있다. 단계(1016)에서는, 상기 통신 채널에 대한 최적의 임펄스 응답 h_opt(n)을 결정할 수 있도록, 재생성된 신호
Figure 112007061788090-pat00047
가 상기 판정 신호(310)를 이용하여 생성될 수 있다. 일 실시예에 따르면, 상기 재생성된 신호는 TVPD를 통해 생성될 수 있다. 단 계(1018)에서는, 타이밍 복원 동작이 상기 재생성된 신호
Figure 112007061788090-pat00048
에 의해 수행될 수 있다. 일 실시예에 따르면, 상기 타이밍 복원 동작은 뮐러-뮐러- 알고리즘의 한 변형 알고리즘을 이용할 수 있다. 절차는 단계(1004)로 계속된다.
만약 타이머가 동작하고 있다면(단계(1004)에서 '예' 화살표), 단계(1006)에서 최적 위상 계산 동작이 수행될 수 있다. 상기 최적 위상 계산 동작은 미리 정해진 계측을 이용하여 통신 채널에 대한 최적의 추정 임펄스 응답을 결정할 수 있다. 단계(1011)에서는, 상기 최적 추정 임펄스 응답이 TVPD에 제공될 수 있다. 이후에 단계(1012)로 계속된다.
도 11은 일 실시예에 따른 스타트업 상태 머신(start-up state machine), 예를 들어 도 1의 스타트업 상태 머신(126)에 의해 수행되는 동작의 순서도이다. 일반적으로, 도 11은 도 1의 EDC 시스템(140)의 상태를 시작하고, 수행하고 또는 그 밖의 목적으로 관리하기 위한 기술들을 설명한다. 따라서, 도 11은 도 1의 스타트업 상태 머신에 관한 설명을 제공하려는 의도이지만, 총망라하는 설명이라든가, 포괄적인 설명을 제공하는 것은 아니다. 예를 들어, 상기 스타트업 상태 머신(126)에 의해, 본 명세서에 상세하게 설명되지 않은 스타트업 상태 머신의 종래 방식 기능들이나 기술들이 수행될 수도 있다. 예를 들어, 상기 EDC 시스템(140)의 다양한 상태들을 저장하고 제어하는 데 사용될 수 있는 많은 수의 레지스터들 및 타이머들이, 도 11에 관련하여서는 명백하게 나타나거나 설명되지는 않았지만, 이용될 수 있다. 더 나아가, 상기 스타트업 상태 머신(126)은, 비록 도 11에 관련하여 모든 그러한 기능들이 필수적으로 설명되거나 참조되지는 않더라도, 도 1 내지 10에 관하여 위에서 설명한 기능들의 일부 또는 전부, 내지 이에 비견될 수 있는 기능들을 구현할 수 있다.
도 11에 있어서나, 또한 일반적으로, 상기 스타트업 상태 머신(126)은, ADC들(120), 이퀄라이저들(132), 대략적 PGA(132)와 정밀 PGA(134), CID(102) 그리고 타이밍 복원(105)을 포함하는 다양한 블록들에 대한 최적의 설정치를 찾고자 하는 것이다. 따라서, 상기 스타트업 상태 머신(126)은 몇몇 알려진 설정치들을 구현하고자 할 수 있고, 또한 상기 EDC 시스템(140)에서 바람직한 성능을 얻을 수 있도록, 그러한 설정치들 중에서 적절한 설정치들을 선택하고자 할 수 있다. 일단 원하는 성능 수준에 이르면, 이후에는 상기 스타트업 상태 머신(126)은 이러한 성능 수준들을 감시하는 것과, 이러한 성능 수준을 유지 또는 회복하는 데에 필요한 경우에는 재조정(re-calibrating) 내지 재시작(re-starting)하는 것을 책임지게 될 수 있다.
즉, 도 11에서, 초기 상태일 때, 상기 PLL(804)은 상기 보드 레이트 위상 검출기(198)로부터 직류 오프셋(dc_offset) 값(예를 들어 1의 값)에 대한 설정 초기 값을 이용하여 수렴될 수 있다(단계(1102)). 이후에, 상기 대략적 PGA(130)가 안정화(settle)되는 것, 즉 어떤 이용 가능한 이득 범위 내에 포함되는 사전 설정된 값(pre-set value)으로 접근하는 것이 가능해질 수 있다(단계(1104)). 신호 손실(loss of signal, LOS) 모듈(도시되지 않음)이 동작 개시될 수 있고(단계(1106)), 신호의 손실 또는 신호의 부재를 검출하도록 동작할 수 있다(예를 들 어, 기준 문턱값에 대한 상대적인 ADC 신호의 크기를 감시함).
다음으로, 상기 dc_offset이 선택될 수 있고(단계(1108)), 세 개의 이용가능한 위상 검출기를 위해 구현될 수 있다(단계(1110)). 예를 들어, 도 8을 참조하면, dc_offset에 관한 몇몇 초기치들이 선택될 수 있고, 이어서 상기 보드 레이트 위상 검출기(198)가 직류 위상 검출기로, 예를 들어 프리커서 위상 검출기(pre-cursor phase detector), 포스트커서 위상 검출기(post-cursor phase detector) 내지 대칭 위상 검출기(symmetrical phase detector) 중에서 하나 또는 그 이상의 직류 위상 검출기로 구현될 수 있다. 즉, 채널 특성에 관한 가정들이 만들어지고, 채널 임펄스 응답도 그에 따라 결정될 수 있다. 그런 다음, 타이밍 복원이 수렴하는 때에, 실제의 채널 임펄스 응답에 상대적으로 가까운 채널 임펄스 응답이 선택될 수 있다.
일 실시예에서, 상기 보드 레이트 위상 검출기(198)는 dc_offset 값들이 어떤 범위(예를 들어 -0.5 에서 0.5) 내에 들어간다고 가정할 수 있고, 미리 정해진 증가량에 따라 이러한 값들을 훑어볼(sweep) 수 있다. 각 증가되는 값에 대해, 타이밍 복원 수렴이 일어나거나 소정의 성능 수준에 도달할 때까지, 또는 모든 값들을 적용해볼 때까지(그럼으로써 최적의 값이 선택될 수 있도록), 상기 직류 위상 검출기들 중 일부 또는 전부를 동작시킬 수 있다. 예를 들어, 위에서 정의한 직류 위상 검출기의 관계식에서, 채널 특성에 관한 특정한 가정들(예를 들어, 프리커서, 포스트커서를 가진다거나, 또는 대칭적인 심볼간 간섭을 가진다거나 하는 가정들)은 하나 또는 그 이상의 항들을 알 수 있거나 또는 가정할 수 있게 하며, 상기 위 상 신호도 그에 따라 계산될 수 있다.
도 11의 예에서, 상기 이퀄라이저들(132)도 역시, 설정치들에 관해 이용가능한 라이브러리(library)로부터 탭 설정치를 선택함으로써, 어느 정도 서로 유사하게, 초기화될 수 있다(단계(1112)). 이렇게 적소에 선택된 값들을 이용하여, 상기 대략적 타이밍 복원(TR)(142), 상기 FFE들(124(1) 내지 124(N)) 및 DFE들(128(1) 내지 128(M))은, 사전에 설정된 타이머 값들에 따라, 동작을 시작하고(turned on) 또한 안정화될(settle) 수 있으며, 상기 대략적 PGA도 마찬가지로 (재)안정화될 수 있다(단계(1114)). 이러한 동작들(단계(1112), 단계(1114))은 수용가능한 탭 설정치가 결정될 때까지 반복될 수 있고, 이로써 상기 정밀 타이밍 복원(TR) 및 정밀 PGA 루프들도 동작을 시작하고 또한 안정화될 수 있다(단계(1116)).
도 11에서, 바깥쪽의 루프는 상기 dc_offset의 다음 값을 가지고 이어지는 것으로(단계(1118)), 즉, 만약 적절한 dc_offset 값이 결정된 상태라면, 예를 들어 도 10과 관련하여 위에서 설명된 바와 같이, 채널 ID 및 타이밍 복원이 시작될 수 있다(단계(1120)). 만약 상기 SNR 감시기(498)가, 현재의 SNR 값들이 현재의 동작 상황에서 수용할 수 없는 정도라고 판단한 경우에는(단계(1122)), 추가적인 성능 이득을 위해, 상기 시퀀스 DFE(142)가 동작을 시작한다(단계(1124)). 다른 구현예들에서는, 상기 시퀀스 DFE(142)는 계속적으로 턴온 상태일 수 있다. 만약 성능 이득으로도 상기 SNR을 수용가능한 수준에서 유지시키는 데에 충분하지 못하다면, 상기 직류 위상 검출기들, 이퀄라이저들 및 그 밖의 구성요소들의 재초기화(re-initialization)가 일어날 수 있다(단계(1108) 내지 단계(1118)). 물론, 재초기화 여부를 판단하기 위해, SNR이 아닌 다른 계측량을 추가적으로, 또는 이를 대체하는 방식으로 감시될 수 있다. 받아들일 수 있는 SNR 수준이 유지되는 한, 상기 클록 및 데이터 복원(clock and data recovery, CDR) 록(lock) 상태가 발생하고(단계(1126)) 또한 CID 및 타이밍 복원도 지속될 것이다(단계(1120)).
본 명세서에 설명된 다양한 기술들의 구현예들은 디지털 전자 회로 조직의 형태로, 또는 컴퓨터 하드웨어, 소프트웨어의 형태로, 또는 이들의 조합의 형태로 구현될 수 있다. 이러한 구현예들은 컴퓨터 프로그램 제품으로서, 즉, 정보 운반 매체(information carrier), 예를 들어 기계 판독 가능한 저장 장치 내에, 또는 전파되는 신호의 형태로, 물리적으로 실체화된 컴퓨터 프로그램으로서, 데이터 처리 장치들, 예를 들어 프로그램 가능한 프로세서, 컴퓨터 또는 복수의 컴퓨터들의 동작을 제어하거나 또는 이들에 의해 실행될 목적으로, 구현될 수 있다. 컴퓨터 프로그램은, 예를 들어 위와 같은 컴퓨터 프로그램들은, 컴파일된 언어, 기계어로 해석된 언어를 포함하는 여하한 형태의 프로그래밍 언어로서도 작성될 수 있고, 단독 수행 가능한 프로그램이나 모듈, 컴포넌트, 하위 루틴, 또는 그 밖의 컴퓨팅 환경에서 사용되기 적합한 유닛을 포함하는 여하한 형태로도 구성될 수 있다. 컴퓨터 프로그램은 어느 한 장소에, 또는 여러 장소들에 거쳐 분산되어 있고 통신 네트워크에 의해 상호 연결된 상태에서, 하나의 컴퓨터에서, 또는 복수의 컴퓨터들에서 실행되도록 구성될 수 있다.
방법 단계들은, 입력 데이터에 대해 작업을 실시하고 또한 출력을 생성함으로써 소정의 기능을 수행하는 컴퓨터 프로그램을 실행할 수 있는 하나 또는 그 이 상의 프로그램가능한 프로세서들에 의해 수행될 수 있다. 방법 단계들은 또한, 예예를 들어, FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)와 같은 특수 목적의 로직 회로들에 의해 수행될 수 있고, 또한 장치들은 이들을 이용하여 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서들은, 예를 들어서, 범용 및 특수 용도의 마이크로프로세서들을 모두 포함하며, 또한 여하한 종류의 디지털 컴퓨터에 관련된 하나 또는 그 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 읽기 전용 메모리 또는 랜덤 액세스 메모리나 이들 모두로부터 명령어들 및 데이터를 수신할 수 있다. 컴퓨터의 구성요소들에는, 명령어들을 실행할 적어도 하나의 프로세서와, 명령어들 및 데이터를 저장할 하나 또는 그 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 또한, 데이터를 저장할 수 있는 하나 또는 그 이상의 대량 저장 장치들, 예를 들어 자기 디스크, 자기 광학 디스크 또는 광학 디스크들과 같은 장치들을 포함하며, 또는 이에 대해 데이터를 수신하고 또는 데이터를 송신할 수 있도록 동작 가능하게 결합될 수 있다. 컴퓨터 프로그램 명령어들 및 데이터를 실체화하는 데에 적합한 정보 운반 매체들은, 모든 형태의 비휘발성 메모리들을 포함하며, 예를 들어, EPROM, EEPROM 및 플래쉬 메모리 장치들과 같은 반도체 메모리 장치들과, 예를 들어 내장형 하드 디스크들이나 이동식 디스크들과 같은 자기 디스크들, 자기광학 디스크들 그리고 CD-ROM 및 DVD-ROM 디스크들을 포함한다. 상기 프로세서 및 상기 메모리는 특수 목적 논리 회로에 의해 부가되거나 또는 그에 의해 실체화될 수 있다.
개시된 실시예들에 관한 몇몇 특징들이 본 명세서에서 설명된 바와 같이 예시되었지만, 많은 개조나 대체, 변경 및 이들의 균등물이 이 기술 분야에 숙련된 자들에 의해 착안될 수 있을 것이다. 따라서, 첨부된 청구 범위는 본 발명의 실시예들의 진정한 사상 내에 포함되는 모든 그러한 개조 사항들이나 변경 사항들을 포괄하도록 의도되었다는 점이 이해되어야 한다.
도 1은 원거리 통신 시스템의 블록도이다.
도 2는 통신 채널을 통해 전송되는 전자기 신호에 대해 분산이 미치는 영향을 설명하기 위한 타이밍도이다.
도 3a는 통신 시스템 중 수신기 측에서 수신된 신호 내의 신호 왜곡을 교정하기 위한 신호 처리 시스템의 블록도이다.
도 3b는 신호 처리 시스템의 구체적인 도식을 나타낸 도면이다.
도 4는 통신 채널을 통해 도입되는 신호 왜곡들을 교정하기 위한 신호 처리 시스템 내의 신호 흐름을 나타낸 도면이다.
도 5a는 일 실시예에 따른 인터리브 ADC의 예시적인 동작을 나타낸 도면이다.
도 5b는 일 실시예에 따른 ADC 구조에 대한 더욱 구체적인 도식을 나타낸 도면이다.
도 5c는 일 실시예에 따른 인터리브 ADC의 전체적인 동작을 나타낸 도면이다.
도 6a는 인터리브 FFE의 신호 경로를 나타낸 도면이다.
도 6b는 일 실시예에 따른 직렬 DFE 셀(cell)을 나타낸 도면이다.
도 7a는 일 실시예에 따른 채널 식별 필터 갱신 블록의 동작을 나타낸 도면이다.
도 7b는 일 실시예에 따라 타이밍 복원 동작을 보조할 수 있도록 채널 특성 정보를 결정하는 채널 식별 블록의 동작을 나타낸 도면이다.
도 7c는 일 실시예에 따라 최적 위상 계산 블록(best phase compute block)의 동작을 나타낸 도면이다.
도 8은 보드 레이트 위상 검출기의 동작을 나타낸 도면이다.
도 9는 일 실시예에 따른 신호 처리 시스템의 동작을 나타낸 순서도이다.
도 10은 일 실시예에 따른 신호 처리 시스템에 의해 수행되는 동작을 나타낸 순서도이다.
도 11은 일 실시예에 따른 스타트업 상태 머신(start-up state machine)에 의해 수행되는 동작의 순서도이다.

Claims (10)

  1. 정보 보유 신호를 전송하는 통신 채널의 특성을 식별시킬 수 있는 채널 식별(channel identification, CID) 시스템에 있어서,
    상기 통신 채널에 대한 복수의 임펄스 응답 신호들(impulse response signals)을 계산하며, 상기 복수의 임펄스 응답 신호들의 각각은 서로 구분되는 위상(distinct phase)과 하나씩 연관되는 필터 계산 모듈;
    주기적인 계측을 수행하여 상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지(ISI energy)를 최소화하는 임펄스 응답 신호를 결정하는 최적 위상 계산 모듈;
    상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지를 최소화하는 임펄스 응답 신호에 기초하여 정보 보유 신호의 재생성 버전인 기준 파형(reference waveform)을 생성하도록 구성된 기준 파형 생성기; 및
    상기 기준 파형 및 상기 정보 보유 신호의 디지털화 버전(digitized version)에 기초하여 오차 신호(error signal)를 결정하도록 구성되며, 또한 상기 오차 신호 및 상기 기준 파형의 기울기(slope)의 곱에 기초하여, 상기 정보 보유 신호에 대한 타이밍 복원을 제어하는 위상 신호(phase signal)를 생성하도록 구성된 시간 가변 위상 검출기(time varying phase detector)를 포함하는 채널 식별 시스템.
  2. 청구항 1에 있어서, 상기 채널 식별 시스템은 상기 정보 보유 신호와, 상기 정보 보유 신호의 통신 채널과 관련하여 상기 복수의 임펄스 응답 신호들 중에서 상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지를 최소화하는 임펄스 응답 신호를 결정할 수 있는 적어도 하나의 판정 신호(decision signal), 그리고 위상 정보 신호(phase information signal)를 입력으로서 수신하는 것을 특징으로 하는 채널 식별 시스템.
  3. 청구항 2에 있어서, 상기 각 임펄스 응답 신호는 복수의 계수들로 특징지을 수 있는 것을 특징으로 하는 채널 식별 시스템.
  4. 청구항 3에 있어서, 상기 필터 계산 모듈은 현재 임펄스 응답 신호에 대한 각 계수를 상기 정보 보유 신호 및 상기 판정 신호 사이의 오차 신호(error signal)에 대한 함수로서 계산하도록 구성되는 것을 특징으로 하는 채널 식별 시스템.
  5. 청구항 4에 있어서, 현재 임펄스 응답 신호의 계수는 다음 관계식
    Figure 112009026386299-pat00049
    에 따라 계산되는 것을 특징으로 하는 채널 식별 시스템.
    여기서, p: 위상 파라미터, n: 반복 파라미터, hp n(k): 이전의 임펄스 응답 신호의 계수, hp n+1(k): 현재의 임펄스 응답 신호의 계수,
    Figure 112009026386299-pat00067
    : 판정 신호, μ: 필터 계수, 및 e(n): 오차 신호임.
  6. 청구항 2에 있어서, 상기 위상 신호는 직류 오프셋 파라미터를 포함하는 것을 특징으로 하는 채널 식별 시스템.
  7. 통신 채널의 채널 식별을 수행하는 방법에 있어서,
    상기 채널에 대한 복수의 임펄스 응답 신호들 각각이 서로 구분되는 위상과 하나씩 연관되는 그러한 복수의 임펄스 응답 신호들을 계산하는 단계;
    주기적인 계측을 수행하여 상기 통신 채널에 대한 상기 복수의 임펄스 응답 신호들 중에서 상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지를 최소화하는 임펄스 응답 신호를 결정하는 단계;
    상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지를 최소화하는 임펄스 응답 신호에 기초하여 상기 통신 채널을 통해 전송되는 정보 보유 신호의 재생성 버전인 기준 파형을 결정하는 단계;
    상기 기준 파형과, 상기 정보 보유 신호 중 상응하는 부분 사이의 오차 신호를 결정하는 단계; 및
    상기 오차 신호 및 상기 기준 파형의 기울기(slope)의 곱을 기초로 타이밍 복원 회로를 제어하는 위상 신호를 결정하는 단계를 포함하는 통신 채널 식별 방법.
  8. 청구항 7에 있어서, 상기 통신 채널을 거쳐 전송된 상기 정보 보유 신호와, 상기 정보 보유 신호의 통신 채널과 관련하여 상기 복수의 임펄스 응답 신호들 중에서 상기 복수의 임펄스 응답 신호들의 분산 또는 심볼간 간섭 에너지를 최소화하는 임펄스 응답 신호를 결정할 수 있는 적어도 하나의 판정 신호, 그리고 위상 정보 신호를 입력으로써 수신하는 단계를 더 포함하는 통신 채널 식별 방법.
  9. 통신 채널을 통해 전송되는 정보 보유 신호의 분산을 보상하는 시스템에 있어서,
    상기 정보 보유 신호의 제1 디지털화 버전(digitized version)과 상기 정보 보유 신호의 이퀄라이징된 버전(equalized version)을 수신하도록 구성되며, 또한 이를 기초로 상기 통신 채널의 임펄스 응답을 결정하도록 구성된 채널 식별 모듈; 및
    상기 정보 보유 신호의 상기 이퀄라이징된 버전, 상기 정보 보유 신호의 제2 디지털화 버전, 그리고 상기 임펄스 응답을 수신하도록 구성되며, 또한 상기 임펄스 응답과, 상기 정보 보유 신호의 상기 이퀄라이징된 버전을 기초하여 상기 정보 보유 신호의 재생성 버전인 기준 파형을 생성하도록 구성된 시간 가변 위상 검출기를 포함하며,
    상기 시간 가변 위상 검출기는 상기 기준 파형의 기울기(slope)와, 상기 정보 보유 신호의 제2 디지털화 버전 및 상기 기준 파형으로부터 결정된 오차 신호에 기초하여 위상 신호(phase signal)를 생성하도록 구성되며,
    여기서, 상기 제1 디지털화 버전은 상기 정보 보유 신호의 보드 레이트보다 낮은 레이트로 샘플링되며, 상기 제2 디지털화 버전은 상기 보드 레이트에서 샘플링되는 것을 특징으로 하는 정보 보유 신호의 분산 보상 시스템.
  10. 삭제
KR1020070085812A 2006-08-25 2007-08-25 인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법 KR100964940B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US84012306P 2006-08-25 2006-08-25
US60/840,123 2006-08-25
US11/837,301 2007-08-10
US11/837,301 US7830987B2 (en) 2006-08-25 2007-08-10 Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery

Publications (2)

Publication Number Publication Date
KR20080018982A KR20080018982A (ko) 2008-02-29
KR100964940B1 true KR100964940B1 (ko) 2010-06-21

Family

ID=38662705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070085812A KR100964940B1 (ko) 2006-08-25 2007-08-25 인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법

Country Status (5)

Country Link
US (1) US7830987B2 (ko)
EP (1) EP1892876A1 (ko)
KR (1) KR100964940B1 (ko)
HK (1) HK1118975A1 (ko)
TW (1) TWI371954B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8831074B2 (en) * 2005-10-03 2014-09-09 Clariphy Communications, Inc. High-speed receiver architecture
US7560986B2 (en) * 2006-08-25 2009-07-14 Broadcom Corporation Variable gain amplifier and method for achieving variable gain amplification with high bandwidth and linearity
US7961781B2 (en) * 2006-08-25 2011-06-14 Broadcom Corporation Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery
US7525462B2 (en) * 2006-08-25 2009-04-28 Broadcom Corporation Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation
US8300685B2 (en) * 2006-08-25 2012-10-30 Broadcom Corporation Non-linear decision feedback equalizer
US7525470B2 (en) * 2006-08-25 2009-04-28 Broadcom Corporation Phase control for interleaved analog-to-digital conversion for electronic dispersion compensation
US8406285B1 (en) * 2008-09-04 2013-03-26 Marvell Israel (Misl) Ltd. Tuning algorithm for feed forward equalizer in a serial data channel with decision feedback equalizer
TWI398802B (zh) * 2010-07-28 2013-06-11 Wei Chuan Chen 觸控面板製造方法
US8693897B2 (en) * 2011-01-22 2014-04-08 Viasat, Inc. Digital demodulator architecture
US10341145B2 (en) 2015-03-03 2019-07-02 Intel Corporation Low power high speed receiver with reduced decision feedback equalizer samplers
US10348347B2 (en) * 2017-06-19 2019-07-09 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for monitoring radio frequency signals
US10097383B1 (en) * 2017-08-02 2018-10-09 International Business Machines Corporation High speed DFEs with direct feedback
WO2020150670A1 (en) 2019-01-18 2020-07-23 Precision Receivers Incorporated Spur reduction for analog-to-digital converters
CN113243096B (zh) * 2019-08-02 2022-05-27 上海橙科微电子科技有限公司 用于脉冲振幅调制的混合信号处理的方法、系统和装置
US11777763B2 (en) * 2020-03-20 2023-10-03 Nantworks, LLC Selecting a signal phase in a communication system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002071616A2 (en) 2001-03-01 2002-09-12 Broadcom Corporation Methods and systems for dsp-based receivers
US20020164966A1 (en) 2001-05-07 2002-11-07 Koninklijke Philips Electronics N.V. Pre-equalizer structure based on PN511 sequence for terrestrial DTV reception
US6707868B1 (en) 1999-04-12 2004-03-16 Intel Corporation Apparatus for recovering timing of a digital signal for a transceiver
KR20040098989A (ko) * 2003-05-16 2004-11-26 삼성전자주식회사 주파수의 선택적 시변 채널 환경에서 강건한시간동기복원이 가능한 시간동기복원장치 및 그의시간동기 복원방법

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US729101A (en) * 1901-03-30 1903-05-26 John Stephens Furnace for heating metal sheets.
IL57233A (en) 1978-06-29 1981-12-31 Stauffer Chemical Co Homogenizer process for forming emulsion/suspension polymers
JP3787790B2 (ja) * 1994-03-25 2006-06-21 富士通株式会社 タイミング再生回路及びディジタル伝送用受信回路
DE59508874D1 (de) 1994-07-08 2001-01-04 Infineon Technologies Ag Verstärkeranordnung und Empfängerschaltung, die die Verstärkeranordnung enthält
US6195386B1 (en) 1994-09-26 2001-02-27 Texas Instruments Incorporated Parallel decision feedback equalizer
US5684431A (en) 1995-12-13 1997-11-04 Analog Devices Differential-input single-supply variable gain amplifier having linear-in-dB gain control
JP3597303B2 (ja) 1996-04-23 2004-12-08 株式会社ルネサステクノロジ Ａ／ｄコンバータのテスト方法及びテスト装置
US6466629B1 (en) 1996-09-02 2002-10-15 Stmicroelectronics N.V. Multi-carrier transmission systems
US6185716B1 (en) 1998-01-30 2001-02-06 Maxtor Corporation Dual detector read channel with semi-soft detection
US6177899B1 (en) 1998-07-29 2001-01-23 Etrend Electronics, Inc. Analog-to-digital converter having multiple reference voltage comparators and boundary voltage error correction
US6363112B1 (en) 1998-12-07 2002-03-26 Agere Systems Guardian Corp. Parallel processing decision feedback equalizer
WO2001048993A1 (en) 1999-12-24 2001-07-05 Koninklijke Philips Electronics N.V. Erasure based instantaneous loop control in a data receiver
US6204784B1 (en) 2000-04-21 2001-03-20 Raytheon Company Multiple analog to digital converter clock phase alignment technique using varactor diodes
DE60136082D1 (de) 2000-07-21 2008-11-20 Broadcom Corp Verfahren und system zur digitalen verarbeitung von optischen datensignalen
US7050419B2 (en) 2001-02-23 2006-05-23 Terayon Communicaion Systems, Inc. Head end receiver for digital data delivery systems using mixed mode SCDMA and TDMA multiplexing
US7336729B2 (en) 2001-03-01 2008-02-26 Broadcom Corporation Digital signal processing based de-serializer
US6965651B1 (en) 2001-05-11 2005-11-15 Micrel, Inc. Method and apparatus for delay adjustment and channel reordering in baseband communication receiving system
US6542017B2 (en) 2001-06-13 2003-04-01 Texas Instruments Incorporated Feed-forward approach for timing skew in interleaved and double-sampled circuits
US6603415B1 (en) 2001-07-30 2003-08-05 Cirrus Logic, Inc. Circuits and methods for latch metastability detection and compensation and systems using the same
US6522282B1 (en) 2001-11-07 2003-02-18 Telefonaktiebolaget Lm Ericsson (Publ) Estimation of timing offsets in parallel A/D converters
US6833759B2 (en) 2002-01-23 2004-12-21 Broadcom Corporation System and method for a programmable gain amplifier
US7239652B2 (en) 2002-01-28 2007-07-03 Broadcom Corporation Pipelining of multiplexer loops in a digital circuit
US7313198B2 (en) 2002-03-12 2007-12-25 Motorola Inc. Self calibrating transmit path correction system
US6583747B1 (en) 2002-05-24 2003-06-24 Broadcom Corporation Subranging analog to digital converter with multi-phase clock timing
US7027503B2 (en) 2002-06-04 2006-04-11 Qualcomm Incorporated Receiver with a decision feedback equalizer and a linear equalizer
US7260377B2 (en) 2002-12-02 2007-08-21 Broadcom Corporation Variable-gain low noise amplifier for digital terrestrial applications
KR20050038122A (ko) 2003-10-21 2005-04-27 한국전자통신연구원 다중입력 다중출력에서의 적응 수신 시스템 및 그 방법
US7471339B2 (en) 2004-06-02 2008-12-30 Mstar Semiconductor, Inc. High-speed video signal processing system
KR100669995B1 (ko) 2004-06-30 2007-01-16 강근순 디지털 입력의 증감에 따라 전압 이득이 지수적으로 증감하는 가변이득 증폭기
US20060067699A1 (en) 2004-09-24 2006-03-30 Sethumadhavan Chandrasekhar Equalizer having tunable optical and electronic dispersion compensation
US6982664B1 (en) 2004-11-04 2006-01-03 Analog Devices, Inc. Timing enhancement methods and networks for time-interleaved analog-to-digital systems
US7053804B1 (en) 2004-11-18 2006-05-30 Analog Devices, Inc. Phase-error reduction methods and controllers for time-interleaved analog-to-digital systems
US7233270B2 (en) 2005-01-28 2007-06-19 Realtek Semiconductor Corp. Receiver capable of correcting mismatch of time-interleaved parallel ADC and method thereof
US7292101B2 (en) 2005-04-27 2007-11-06 Broadcom Corporation Digitally adjustable variable gain amplifier (VGA) using switchable differential pairs
US7148828B2 (en) 2005-05-03 2006-12-12 Agilent Technologies, Inc. System and method for timing calibration of time-interleaved data converters
US7355476B2 (en) 2005-06-30 2008-04-08 Silicon Laboratories Inc. Input stage for an amplifier
US7215274B2 (en) 2005-07-29 2007-05-08 Agere Systems Inc. Reference voltage pre-charge in a multi-step sub-ranging analog-to-digital converter
US7852913B2 (en) 2005-10-03 2010-12-14 Clariphy Communications, Inc. High-speed receiver architecture
US8483343B2 (en) 2005-10-03 2013-07-09 Clariphy Communications, Inc. High-speed receiver architecture
DE112006003542B4 (de) 2005-12-27 2016-08-04 Analog Devices Inc. Analog-Digital-Umsetzersystem mit Drehtakt-Flash und Verfahren
US7525462B2 (en) 2006-08-25 2009-04-28 Broadcom Corporation Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation
US7961781B2 (en) 2006-08-25 2011-06-14 Broadcom Corporation Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery
US20080069198A1 (en) 2006-08-25 2008-03-20 Broadcom Corporation Sequence decision feedback equalizer
US8300685B2 (en) 2006-08-25 2012-10-30 Broadcom Corporation Non-linear decision feedback equalizer
US20080049825A1 (en) 2006-08-25 2008-02-28 Broadcom Corporation Equalizer with reorder
US7560986B2 (en) 2006-08-25 2009-07-14 Broadcom Corporation Variable gain amplifier and method for achieving variable gain amplification with high bandwidth and linearity
US7525470B2 (en) 2006-08-25 2009-04-28 Broadcom Corporation Phase control for interleaved analog-to-digital conversion for electronic dispersion compensation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707868B1 (en) 1999-04-12 2004-03-16 Intel Corporation Apparatus for recovering timing of a digital signal for a transceiver
WO2002071616A2 (en) 2001-03-01 2002-09-12 Broadcom Corporation Methods and systems for dsp-based receivers
US20020164966A1 (en) 2001-05-07 2002-11-07 Koninklijke Philips Electronics N.V. Pre-equalizer structure based on PN511 sequence for terrestrial DTV reception
KR20040098989A (ko) * 2003-05-16 2004-11-26 삼성전자주식회사 주파수의 선택적 시변 채널 환경에서 강건한시간동기복원이 가능한 시간동기복원장치 및 그의시간동기 복원방법

Also Published As

Publication number Publication date
US20080187082A1 (en) 2008-08-07
US7830987B2 (en) 2010-11-09
HK1118975A1 (en) 2009-02-20
TWI371954B (en) 2012-09-01
EP1892876A1 (en) 2008-02-27
TW200828930A (en) 2008-07-01
KR20080018982A (ko) 2008-02-29

Similar Documents

Publication Publication Date Title
KR100912046B1 (ko) 인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법
KR100964940B1 (ko) 인터리브 아키텍쳐 및 채널 식별을 이용하여 타이밍 복원을보조할 수 있는 전자적 분산 보상 방법
US7525462B2 (en) Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation
US8300685B2 (en) Non-linear decision feedback equalizer
US7525470B2 (en) Phase control for interleaved analog-to-digital conversion for electronic dispersion compensation
US20080049825A1 (en) Equalizer with reorder
US20080069198A1 (en) Sequence decision feedback equalizer
CN109314572B (zh) 传输特性补偿装置、传输特性补偿方法以及通信装置
US10404496B1 (en) Mitigating interaction between adaptive equalization and timing recovery in multi-rate receiver
US8213494B2 (en) Sign-based general zero-forcing adaptive equalizer control
JP5482273B2 (ja) 光受信器
US9215107B1 (en) Dual loop clock and data recovery
US9344272B1 (en) Parallel replica CDR to correct offset and gain in a baud rate sampling phase detector
KR20040062637A (ko) 데이터 전송속도에 비동기적인 샘플링속도에서 동작하는적응형 등화기
GB2520650A (en) Clock recovery for optical transmission systems
US9083366B1 (en) Alignment of sampling phases in a multi-channel time-interleaved analog-to-digital converter
JP2005507613A (ja) Ｚｆ形式適応非同期受信機
EP2639977B1 (en) High speed algorithms for 400G optical communication systems
JPH10326457A (ja) 自動等化システム
US9112661B1 (en) Method and apparatus for data reception in high-speed applications
CN101179341B (zh) 信道识别系统和方法及电子色散补偿的系统
KR102132437B1 (ko) 수신장치 및 그 동작 방법
CN114726450B (zh) 一种色散容忍的时钟恢复方法及系统
Wong et al. Modified LMS adaptation algorithm for a discrete-time edge equalizer of serial I/O
de Arruda Mello et al. Clock Recovery

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140708

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150608

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee