KR100962454B1

KR100962454B1 - 미스 페이지의 감소된 가능성을 가진 퀵 페이징 채널

Info

Publication number: KR100962454B1
Application number: KR1020087001265A
Authority: KR
Inventors: 아브네시 아그라왈; 라자트 프라카시
Original assignee: 퀄컴 인코포레이티드
Priority date: 2005-06-16
Filing date: 2006-06-16
Publication date: 2010-06-14
Also published as: JP4746096B2; AU2006259301A1; JP2008547277A; MX2007016008A; EP1891831A2; CA2612366C; JP5290336B2; RU2387101C2; CA2612366A1; WO2006138556A2; JP2011151818A; US8750908B2; IL188126A0; US8457092B2; WO2006138556A3; US20100215030A1; NZ564390A; BRPI0611791A2; CN101243716B; KR20080028431A

Abstract

랜덤 액세스 무선 통신 시스템에서의 퀵 페이징 채널은 액세스 단말기 또는 액세스 단말기 그룹에 대한 페이징 메시지의 존재를 식별하는 퀵 페이징 프레임에서의 하나 이상의 비트를 포함한다. 제 1 액세스 단말기에 대한 페이징 메시지의 존재를 식별하는 퀵 페이징 비트는 하나 이상의 추가 액세스 단말에 대응하는 하나 이상의 퀵 페이징 비트로 인코딩되어 하나 이상의 순방향 에러 정정 비트를 생성한다. 공동으로 인코딩된 퀵 페이징 비트는 추가 정보 프레임을 갖는 퀵 페이징 프레임을 시간 분할 다중화함으로써 브로드캐스트된다. 퀵 페이징 블록은 또한 압축될 수 있다. OFDM 은 인코딩된 페이징 블록을 송신하는데 이용될 수 있다.

퀵 페이징, 인코더, 디코더, 무선 통신

Description

미스 페이지의 감소된 가능성을 가진 퀵 페이징 채널{QUICK PAGING CHANNEL WITH REDUCED PROBABILITY OF MISSED PAGE}

35 U.S.C.§119 하의 우선권 주장

이 출원은, 모두 본 명세서에 참조로서 명백히 포함되고 이 출원의 양수인에게 양도된 발명의 명칭이 "QUICK PAGING CHANNEL WITH REDUCED PROBABILITY OF MISSED PAGES" 인 2005 년 6 월 16 일에 출원된 미국 가 특허 출원 제 60/691,901 호, 및 발명의 명칭이 "METHODS AND APPARATUS FOR PROVIDING MOBILE BROADBAND WIRELESS HIGHER MAC" 인 2005 년 10 월 27 일 출원된 미국 가 특허 출원 제 60/731,037 호에 대해 우선권을 주장한다.

배경

랜덤 액세스 무선 통신 시스템에 있어서, 액세스 단말기와 액세스 포인트간의 통신 링크는 연속적이지 않다. 액세스 포인트로 등록된 액세스 단말기는 유휴 상태로 남을 수 있다. 액세스 단말기는 활성 통신 링크를 개시하기 위해 유휴 상태로부터 활성 상태로 천이할 수 있다. 활성 상태에서, 액세스 단말기는 액세스 포인트에 정보를 송신할 수 있을뿐만 아니라 액세스 포인트로부터 정보를 수신할 수 있다.

대부분의 시간 동안, 액세스 단말기는, 활성 상태로의 천이를 대기하면서 유휴 상태로 남아있다. 액세스 단말기는 통상적으로, 디바이스 내부에 저장된 배 터리로부터 동작하는 이동 디바이스이다. 액세스 단말기는 종종 수면 상태로 지칭되는 저전력 상태로 천이함으로써 에너지를 보존하고 배터리로 동작되는 동작 시간을 연장할 수 있다. 그러나, 다수의 예에서, 액세스 단말기는 수면 상태로부터 활성 상태로 즉시 천이할 수 없다.

액세스 단말기는 통상적으로, 수면 상태에 있는 경우, 액세스 포인트에 의해 송신된 정보를 모니터링하는 능력을 갖지 못한다. 따라서, 액세스 단말기는 액세스 포인트로부터의 메시지를 모니터링하기 위해 유휴 상태로 주기적으로 천이한다.

일부 무선 통신 시스템은 액세스 단말기에 페이징 메시지의 존재를 나타내기 위해 액세스 포인트에 의해 이용되는 퀵 페이징 채널을 포함한다. 페이징 메시지는 활성 정보 교환을 지원하기 위해 특정 액세스 단말기가 활성 상태로 천이하도록 지시할 수 있다.

무선 통신 시스템은 특정 메시지 내의 특정 비트를 특정 액세스 단말기 또는 액세스 단말기 그룹에 대한 퀵 페이징 비트로서 할당할 수 있다. 그 후, 액세스 단말기는 퀵 페이징 비트를 수신하기에 충분한 기간 동안 수면 상태로부터 기상할 수 있다. 액세스 단말기가 활성 퀵 페이징 비트를 검출하는 경우, 액세스 단말기는 후속 페이징 메시지를 인식하게 되어, 페이징 메시지를 모니터링하기 위해 유휴 상태로 남거나 천이할 수 있다. 대조적으로, 액세스 단말기가 그에 할당된 퀵 페이징 비트를 검출하는데 실패한 경우, 액세스 단말기로 향하는 급한 페이징 메시지가 존재하지 않는 것으로 가정한다. 이러한 방법에서, 액세스 단말기는 그들이 유휴 상태에 있을 필요가 있는 시간을 최소화할 수 있고, 따라서, 저전력 수면 상태에 전용될 수 있는 시간을 최대화한다.

예를 들어, CDMA2000 및 WCDMA 무선 통신 시스템 모두는, 이동국이 할당된 퀵 페이징 비트를 주기적으로 모니터링하게 하여 페이지의 존재를 검출하는 퀵 페이징 채널을 갖는다. 페이지가 이동국으로 전송되면, 기지국은 대응 비트를 1 로 세팅한다. 비트가 세팅되면, 액세스 단말기를 나타내는 이동국은 전체 페이지를 리스닝한다. 그러나, 액세스 단말기가 부적절하게 비트를 0 으로 검출하거나, 수신된 비트의 상태를 인식할 수 없음을 나타내는 소거 (erasure) 를 결정한 경우, 미스 페이지가 발생한다. 따라서, 미스 페이지의 가능성의 감소가 요구된다. 그러나, 이동국에 대해 배터리로 전력이 공급되는 동작 시간의 유지 또는 증가도 요구된다.

간단한 요약

랜덤 액세스 무선 통신 시스템에서의 퀵 페이징 채널은, 액세스 단말기 또는 액세스 단말기 그룹에 대한 페이징 메시지의 존재를 식별하는 퀵 페이징 프레임에서의 하나 이상의 비트를 포함한다. 제 1 액세스 단말기에 대한 페이징 메시지의 존재를 식별하는 퀵 페이징 비트는 하나 이상의 추가 액세스 단말기에 대응하는 하나 이상의 퀵 페이징 비트로 인코딩되어, 하나 이상의 순방향 에러 정정 비트를 생성한다. 공동으로 인코딩된 퀵 페이징 비트는 퀵 페이징 프레임을 추가 정보 프레임으로 시간 분할 다중화함으로서 액세스 단말기로 브로드캐스트된다.

본 개시의 양태들은 액세스 단말기에 통지하는 방법을 포함한다. 이 방 법은, 액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 단계, 퀵 페이징 블록에서 복수의 퀵 페이징 비트로부터의 액세스 단말기에 대응하는 하나의 퀵 페이징 비트를 세팅하는 단계, 인코딩된 퀵 페이징 패킷을 생성하기 위해 퀵 페이징 블록을 인코딩하는 단계, 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중 (OFDM) 심볼을 생성하는 단계, 및 하나 이상의 OFDM 심볼을 송신하는 단계를 포함한다.

본 개시의 양태들은 액세스 단말기에 통지하는 방법을 포함한다. 이 방법은, 복수의 액세스 단말기에 대응하는 복수의 비트를 갖는 퀵 페이징 블록에서 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 단계, 압축된 퀵 페이징 블록을 생성하기 위해 퀵 페이징 블록을 압축하는 단계, 및 인코딩된 퀵 페이징 블록을 생성하기 위해 압축된 퀵 페이징 블록을 인코딩하는 단계를 포함한다.

본 개시의 양태들은 퀵 페이징 메시지를 프로세싱하는 방법을 포함한다. 이 방법은 퀵 페이징 패킷을 수신하는 단계, 퀵 페이징 블록을 생성하기 위해 퀵 페이징 패킷을 디코딩하는 단계, 퀵 페이징 블록을 압축해제하는 단계, 및 압축해제 단계의 출력에 기초하여 액세스 단말기와 관련된 퀵 페이징 비트의 상태를 결정하는 단계를 포함한다.

본 개시의 양태들은, 액세스 단말기에 대해 스케쥴링된 페이징 메시지를 결정하도록 구성되는 스케쥴러, 스케쥴러에 커플링되고 액세스 단말기에 대응하는 퀵 페이징 비트를 어서트 (assert) 하도록 구성되고, 적어도 퀵 페이징 비트 및 별개의 액세스 단말기에 대응하는 별개의 퀵 페이징 비트를 갖는 퀵 페이징 블록을 생 성하도록 구성되는 퀵 페이징 블록 생성기, 퀵 페이징 블록 생성기에 커플링되고 퀵 페이징 블록에 기초하여 인코딩된 퀵 페이징 패킷을 생성하도록 구성되는 인코더, 및 인코더에 커플링되고 인코딩된 퀵 페이징 패킷 중 적어도 일부를 갖는 하나 이상의 OFDM 심볼을 생성하도록 구성되는 송신 프로세서를 구비하는, 퀵 페이징 메시지를 생성하는 시스템을 포함한다.

본 개시의 양태들은, 액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 수단, 퀵 페이징 블록의 복수의 퀵 페이징 비트로부터의 액세스 단말기에 대응하는 하나의 퀵 페이징 비트를 세팅하는 수단, 인코딩된 퀵 페이징 패킷을 생성하기 위해 퀵 페이징 블록을 인코딩하는 수단, 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 복수의 OFDM 심볼을 생성하는 수단, 및 하나 이상의 OFDM 심볼을 송신하는 수단을 포함하는, 퀵 페이징 메시지를 생성하는 시스템을 포함한다.

본 개시의 양태들은, 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 수단, 인코딩된 퀵 페이징 블록을 생성하기 위해 퀵 페이징 비트를 별개의 액세스 단말기에 대응하는 하나 이상의 추가 퀵 페이징 비트와 공동으로 인코딩하는 수단, 및 인코딩된 퀵 페이징 블록을 채널을 통해 별개의 정보와 시간 분할 다중화하는 수단을 포함하는, 퀵 페이징 메시지를 생성하는 시스템을 포함한다.

본 개시의 양태들은, 퀵 페이징 패킷을 수신하는 수단, 퀵 페이징 블록을 생성하기 위해 퀵 페이징 패킷을 디코딩하는 수단, 퀵 페이징 블록을 압축해제하는 수단, 및 압축해제 프로세스의 출력에 기초하여 액세스 단말기에 관련된 퀵 페이징 비트의 상태를 결정하는 수단을 포함하는, 퀵 페이징 메시지를 생성하는 시스템을 포함한다.

도면의 간단한 설명

본 개시의 실시형태의 특징, 목적, 및 이점이, 동일한 부호가 동일한 참조 번호를 나타내는 도면을 고려하여, 아래에 주어진 상세한 설명으로부터 더욱 명백해질 것이다.

도 1 은 다중 액세스 무선 통신 시스템의 일 실시형태의 간략화된 기능 블록도이다.

도 2 는 다중 액세스 무선 통신 시스템에서의 송신기 및 수신기의 일 실시형태의 간략화된 기능 블록도이다.

도 3 은 퀵 페이징 블록을 구현하는 송신기의 일 실시형태의 간략화된 기능 블록도이다.

도 4 는 퀵 페이징 블록을 프로세스하도록 구성되는 수신기의 일 실시형태의 간략화된 기능 블록도이다.

도 5 는 퀵 페이징 블록을 생성하는 방법의 일 실시형태의 간략화된 플로우챠트이다.

도 6 은 퀵 페이징 블록을 프로세싱하는 방법의 일 실시형태의 간략화된 플로우챠트이다.

도 7 은 퀵 페이징 블록을 구현하는 송신기의 일 실시형태의 간략화된 기능 블록도이다.

도 8 은 퀵 페이징 블록을 프로세스하도록 구성되는 수신기의 일 실시형태의 간략화된 기능 블록도이다.

상세한 설명

무선 통신 시스템은 퀵 페이징 비트에 관련된 몇몇 형태의 여분 (redundancy) 을 제공함으로써 미스 페이지의 가능성을 감소시킬 수 있다. 각각의 액세스 단말기에 할당된 퀵 페이징 비트의 수를 확장하는 것 이외에, 무선 통신 시스템은 복수의 퀵 페이징 비트의 공동 인코딩을 통해 여분을 제공할 수 있다. 이러한 방법에 있어서, 각각의 액세스 단말기 또는 액세스 단말기 그룹은 단일 퀵 페이징 비트를 할당받지만, 여분은 복수의 퀵 페이징 비트의 공동 인코딩을 통해 제공된다. 무선 통신 시스템은 순방향 에러 정정 비트일 수 있는 여분 비트의 수를 증가시킴으로써 미스 페이징 메시지의 가능성을 감소시킬 수 있다. 이론적으로, 공동 인코딩 프로세스로부터 추가될 수도 있는 여분 비트의 수에는 제한이 없다. 그러나, 실제적인 관점에서는, 여분 비트의 수는 실제 페이징 메시지를 전송하는데 요구되는 비트의 수보다 적을 수 있다.

무선 통신 시스템은 공동으로 인코딩된 퀵 페이징 메시지를 갖는 퀵 페이징 블록을 주기적으로 송신할 수 있다. 무선 통신 시스템이 퀵 페이징 블록을 충분히 고 레이트로 스케쥴링하는 경우, 각각의 퀵 페이징 블록에서 세팅된 퀵 페이징 비트의 수는 비교적 낮을 수 있다. 임의의 특정 퀵 페이징 프레임에서의 비교적 희박하게 세팅된 퀵 페이징 비트 수는 무선 통신 시스템이 퀵 페이징 블록을 압축하게 하여, 액세스 단말기로 송신되는 비트의 수를 더욱 감소시킨다. 무선 통신 시스템은 다양한 압축 기술 중 임의의 하나를 구현할 수 있고, 이 기술 중 하 나 이상이 더 후술된다.

공동으로 인코딩된 퀵 페이징 비트를 갖는 퀵 페이징 채널은 전용 퀵 페이징 채널을 이용하여 다양한 액세스 단말기로 송신될 수 있다. 또한, 퀵 페이징 채널은 다른 채널로 다중화될 수 있다. 예를 들어, 퀵 페이징 채널은 다른 정보와 시간 분할 다중화, 주파수 분할 다중화, 코드 분할 다중화, 또는 다르게 다중화될 수 있다.

OFDM 무선 통신 시스템에서, 퀵 페이징 블록, 또는 압축된 퀵 페이징 블록은 소정의 OFDM 심볼의 수로 브로드캐스팅되도록 구성될 수 있다. 무선 통신 시스템은 퀵 페이징 정보를 갖는 OFDM 심볼을 주기적으로 송신할 수 있다. 그 결과, 시스템은 다른 정보를 전달하기 위해 이용된 채널을 통해 퀵 페이징 정보를 시간 분할 다중화하도록 동작한다.

도 1 은 다중 액세스 무선 통신 시스템 (100) 의 일 실시형태의 간략화된 기능 블록도이다. 다중 액세스 무선 통신 시스템 (100) 은 복수의 셀, 예를 들어, 셀 (102, 104, 및 106) 을 포함한다. 도 1 의 실시형태에서, 각각의 셀 (102, 104, 및 106) 은 복수의 섹터를 포함하는 하나의 액세스 포인트 (150) 를 포함할 수도 있다.

복수의 섹터는 셀의 부분에서 액세스 단말기와 각각 통신을 책임지는 안테나 그룹에 의해 형성된다. 셀 (102) 에서, 안테나 그룹 (112, 114, 및 116) 은 각각 상이한 섹터에 대응한다. 예를 들어, 셀 (102) 은 3 개의 섹터 (102a 내지 102c) 로 분할된다. 제 1 안테나 (112) 는 제 1 섹터 (102a) 를 서빙하고, 제 2 안테나 (114) 는 제 2 섹터 (102b) 를 서빙하고, 제 3 안테나 (116) 는 제 3 섹터 (102c) 를 서빙한다. 셀 (104) 에서, 안테나 그룹 (118, 120, 및 122) 은 각각 상이한 섹터에 대응한다. 셀 (106) 에서, 안테나 그룹 (124, 126, 및 128) 은 각각 상이한 섹터에 대응한다

각각의 셀은 대응 액세스 포인트의 하나 이상의 섹터와 통신중인 몇몇 액세스 단말기를 지원하거나 서빙하도록 구성된다. 예를 들어, 액세스 단말기 (130 및 132) 는 액세스 포인트 (142) 와 통신중이고, 액세스 단말기 (134 및 136) 는 액세스 포인트 (144) 와 통신중이고, 액세스 단말기 (138 및 140) 는 액세스 포인트 (146) 와 통신중이다. 각각의 액세스 포인트 (142, 144, 및 146) 가 2 개의 액세스 단말기와 통신 중인 것으로 도시되었지만, 각각의 액세스 포인트 (142, 144, 및 146) 는 2 개의 액세스 단말기와 통신하는 것으로 제한되지 않고, 물리적 제한이 될 수도 있는 일부 제한, 또는 통신 표준에 의해 부과된 제한까지 임의의 수의 액세스 단말기를 지원할 수도 있다.

여기서 이용되는 바와 같이, 액세스 포인트는 단말기와 통신하기 위해 이용된 고정국일 수도 있고, 기지국, 노드 B 또는 다른 전문용어로 지칭될 수도 있고, 그 기능성의 일부 또는 전부를 포함한다. 액세스 단말기 (AT) 는 사용자 장비 (UE), 사용자 단말기, 무선 통신 디바이스, 단말기, 이동 단말기, 이동국 또는 일부 다른 전문용어로 지칭될 수도 있고, 그 기능성의 일부 또는 전부를 포함한다.

도 1 로부터, 각각의 액세스 단말기 (130, 132, 134, 136, 138, 및 140) 는, 각각의 셀에서 셀의 각각의 다른 단말기와는 다른 위치에 위치된다. 또한, 각 각의 액세스 단말기는, 액세스 단말기가 통신중인 대응 안테나 그룹으로부터 상이한 거리를 둘 수도 있다. 이들 팩터 모두는, 셀의 환경적 조건 및 다른 조건에 더하여, 각각의 액세스 단말기와 액세스 단말기가 통신중인 대응 안테나 그룹간에 제공될 상이한 채널 조건을 유발한다.

각각의 액세스 단말기, 예를 들어, 액세스 단말기 (130) 는 통상적으로, 변화하는 채널 조건으로 인해 임의의 다른 액세스 단말기에 의해 경험되지 않는 고유 채널 특성을 경험한다. 또한, 채널 특성은 시간에 따라 변하고 위치의 변화로 인해 변한다.

액세스 포인트, 예를 들어, 액세스 포인트 (142) 는 퀵 페이징 정보를 갖는 블록 또는 프레임을 브로드캐스트할 수도 있다. 액세스 포인트 (142) 의 커버리지 영역내의 각각의 액세스 단말기 (130 및 132) 는 퀵 페이징 정보를 수신할 수 있고 이 퀵 페이징 정보를 프로세스하여, 퀵 페이징 정보가 할당된 퀵 페이징 비트가 활성이어서 액세스 단말기로 향하는 페이징 메시지의 존재를 나타내는지를 결정한다.

액세스 단말기 (130 및 132) 에 의해 경험된 상이한 채널 조건은 액세스 단말기 각각의 능력을 변경시켜 퀵 페이징 정보를 정확히 복원한다. 그러나, 하나 이상의 순방향 에러 정정 비트와 같은 여분 정보를 제공하기 위해 퀵 페이징 정보가 인코딩되기 때문에, 액세스 단말기 (130 및 132) 는 할당된 퀵 페이징 비트의 더 큰 성공적인 결정 가능성을 가지고, 그 결과 액세스 단말기로의 미스 페이지의 가능성을 최소화한다.

무선 통신 시스템 (100) 은 다른 정보를 위해 이용된 동일한 채널을 통해 퀵 페이징 정보를 다중화할 수 있다. 예를 들어, OFDM 시스템에서, 무선 통신 시스템 (100) 은 부반송파 주파수의 일부 또는 모두를 사용하는 채널을 통해 퀵 페이징 정보를 브로드캐스트할 수 있다. 퀵 페이징 정보를 전달하기 위해 이용된 부반송파 주파수는 다른 정보를 액세스 단말기에 전달하기 위해 이용된 동일한 부반송파일 수 있다. 이러한 방법에 있어서, 무선 통신 시스템 (100) 은 퀵 페이징 채널을 이 시스템의 다른 채널로 시간 분할 다중화할 수 있다.

상기 실시형태는 도 2 에 도시된 바와 같이, 송신 (TX) 프로세서 (220 또는 260), 프로세서 (230 또는 270), 및 메모리 (232 또는 272) 를 사용하여 구현될 수 있다. 이 프로세스는 임의의 프로세서, 제어기,또는 다른 프로세싱 디바이스상에서 수행될 수도 있고, 소스 코드, 목적 코드 등과 같은 컴퓨터 판독가능 매체에 컴퓨터 판독가능 명령으로 저장될 수도 있다.

도 2 는 다중 액세스 무선 통신 시스템 (200) 에서의 송신기 및 수신기의 일 실시형태의 간략화된 기능 블록도이다. 송신기 시스템 (210) 에서, 다수의 데이터 스트림에 대한 트래픽 데이터가 데이터 소스 (212) 로부터 송신 (TX) 데이터 프로세서 (214) 로 제공된다. 일 실시형태에서, 각각의 데이터 스트림은 각각의 송신 안테나를 통해 송신된다. TX 데이터 프로세서 (214) 는 코딩된 데이터를 제공하기 위해 데이터 스트림에 대해 선택된 특정 코딩 방식에 기초하여 각각의 데이터 스트림에 대해 트래픽 데이터를 포맷, 코딩, 및 인터리빙한다. 일부 실시형태에서, TX 데이터 프로세서 (214) 는 심볼을 송신받고 있는 사용자 및 심볼이 송신되고 있는 안테나에 기초하여 데이터 스트림의 심볼에 빔형성 가중치를 인가한다. 일부 실시형태에서, 빔형성 가중치는 액세스 포인트와 액세스 단말기간의 송신 경로의 조건을 나타내는 채널 응답 정보에 기초하여 생성될 수도 있다. 이 채널 응답 정보는 CQI 정보 또는 사용자에 의해 제공된 채널 추정치를 사용하여 생성될 수도 있다. 또한, 스케쥴링된 송신의 경우에, TX 데이터 프로세서 (214) 는 사용자로부터 송신되는 랭크 정보에 기초하여 패킷 포맷을 선택할 수 있다.

각각의 데이터 스트림에 대해 코딩된 데이터는 OFDM 기술을 이용하여 파일롯 데이터로 다중화될 수도 있다. 파일롯 데이터는 통상적으로 공지된 방법으로 프로세스된 공지된 데이터 패턴이고, 채널 응답을 측정하기 위해 수신기 시스템에서 이용될 수도 있다. 그 후, 각각의 데이터 스트림에 대해 다중화된 파일롯 및 코딩된 데이터는 변조 심볼을 제공하기 위해 데이터 스트림에 대해 선택된 특정 변조 방식 (예를 들어, BPSK, QPSK, MPSK, 또는 M-QAM) 에 기초하여 변조된다 (즉, 심볼 맵핑). 각각의 데이터 스트림에 대한 데이터 레이트, 코딩, 및 변조는 프로세서 (230) 에 의해 제공된 명령에 의해 결정될 수도 있다. 일부 실시형태에서, 병렬 공간적 스트림의 수는 사용자로부터 송신되는 랭크 정보에 따라 변할 수도 있다.

모든 데이터 스트림에 대한 변조 심볼은 (예를 들어, OFDM 을 위해) 이 변조 심볼을 더 프로세스할 수도 있는 TX MIMO 프로세서 (220) 에 제공된다. 그 후, TX MIMO 프로세서 (220) 는 N_T 개의 심볼 스트림을 N_T 개의 송신기 (TMTR; 222a 내지 222t) 에 제공한다. 특정 실시형태에서, TX MIMO 프로세서 (220) 는 사용자 채널 응답 정보로부터, 심볼을 송신받고 있는 사용자 및 심볼이 송신되고 있는 안테나에 기초하여 데이터 스트림의 심볼에 빔형성 가중치를 인가한다.

각각의 송신기 (222a 내지 222t) 는 각각의 심볼 스트림을 수신하고 프로세스하여 하나 이상의 아날로그 신호를 제공하고, 이 아날로그 신호를 더 컨디셔닝하여 (예를 들어, 증폭, 필터링, 및 업컨버팅) MIMO 채널을 통한 송신에 적합한 변조된 신호를 제공한다. 그 후, 송신기 (222a 내지 222t) 로부터의 N_T 개의 변조된 신호는 각각 N_T 개의 안테나 (224a 내지 224t) 로부터 송신된다.

수신기 시스템 (250) 에서, 송신된 변조 신호는 N_R 개의 안테나 (252a 내지 252r) 에 의해 수신되고, 각각의 안테나 (252) 로부터 수신된 신호는 각각의 수신기 (RCVR; 254) 로 제공된다. 각각의 수신기 (254) 는 각각의 수신 신호를 컨디셔닝하고 (예를 들어, 필터링, 증폭, 및 다운컨버팅), 컨디셔닝된 신호를 디지털화하여 샘플을 제공하고, 샘플을 더 프로세스하여 대응 "수신된" 심볼 스트림을 제공한다.

그 후, RX 데이터 프로세서 (260) 는 특정 수신기 프로세싱 기술에 기초하여 N_R 개의 수신기로부터 N_R 개의 수신된 심볼 스트림을 수신하고 프로세스하여 "검출된" 심볼 스트림의 랭크 수를 제공한다. RX 데이터 프로세서 (260) 에 의한 프로세싱은 이하 더욱 상세히 설명된다. 각각의 검출된 심볼 스트림은 대응 데이터 스트림에 대해 송신된 변조 심볼의 추정치인 심볼을 포함한다. 그 후, RX 프로세서 (260) 는 각각의 검출된 심볼 스트림을 복조, 디인터리빙, 및 디코딩하여 데이터 스트림에 대한 트래픽 데이터를 복원한다. RX 데이터 프로세서 (260) 에 의한 프로세싱은 송신기 시스템 (210) 에서 TX MIMO 프로세서 (220) 및 TX 데이터 프로세서 (214) 에 의해 수행된 프로세싱에 상보적이다.

RX 프로세서 (260) 에 의해 생성된 채널 응답 추정치는 수신기에서 공간, 공간/시간 프로세싱을 수행하고, 전력 레벨을 조정하고, 변조 레이트 또는 변조 방식, 또는 다른 동작을 변경하기 위해 이용될 수도 있다. RX 프로세서 (260) 는 검출된 심볼 스트림의 신호-대-잡음-및-간섭 비 (SNR) 및 다른 가능한 채널 특성을 추정할 수도 있고, 이들 수량을 프로세서 (270) 에 제공한다. RX 데이터 프로세서 (260) 또는 프로세서 (270) 는 시스템에 대한 "효과적인" SNR 의 추정치를 더 유도할 수도 있다. 그 후, 프로세서 (270) 는 채널 품질 표시자 (CQI) 와 같은, 통신 링크 및/또는 수신된 데이터 스트림에 관한 다양한 정보 타입을 포함할 수도 있는 추정된 채널 정보를 제공한다. 예를 들어, CQI 는 동작 SNR 만을 포함할 수도 있다. 그 후, CQI 는 또한, 데이터 소스 (276) 로부터 다수의 데이터 스트림에 대한 트래픽 데이터를 수신하는 TX 데이터 프로세서 (278) 에 의해 프로세스되고, 변조기 (280) 에 의해 변조되고, 송신기 (254a 내지 254r) 에 의해 컨디셔닝되어, 송신기 시스템 (210) 으로 다시 송신된다.

송신기 시스템 (210) 에서, 수신기 시스템 (250) 으로부터의 변조된 신호는 안테나 (224) 에 의해 수신되고, 수신기 (222) 에 의해 컨디셔닝되고, 복조기 (240) 에 의해 복조되고, RX 데이터 프로세서 (242) 에 의해 프로세스되어 수신기 시스템에 의해 리포팅된 CQI 를 복원한다. 그 후, 리포팅된 CQI 는 프로세서 (230) 로 제공되어, (1) 데이터 스트림에 대해 이용될 데이터 레이트 및 코딩 방식 및 변조 방식을 결정하기 위해, 그리고 (2) TX 데이터 프로세서 (214) 및 TX MIMO 프로세서 (220) 에 대한 다양한 제어를 생성하기 위해 이용된다.

수신기에서, 다양한 프로세싱 기술은 N_T 개의 송신된 심볼 스트림을 검출하기 위해 N_R 개의 수신된 신호를 프로세스하도록 이용될 수도 있다. 이들 수신기 프로세싱 기술은 2 개의 주요 카테고리 (i) 공간적 및 공간-시간 수신기 프로세싱 기술 (또한, 등화 기술로 지칭됨), 및 (ii) "연속적인 널링 (nulling)/등화 및 간섭 소거" 수신기 프로세싱 기술 (또한, "연속적인 간섭 소거" 또는 "연속적인 소거" 수신기 프로세싱 기술로 지칭됨) 로 그룹화될 수도 있다.

N_T 개의 송신 안테나 및 N_R 개의 수신 안테나에 의해 형성된 MIMO 채널은 N_S 개의 독립 채널로 분해될 수도 있고, N_S ≤min{N_T, N_R} 이다. N_S 개의 독립 채널 각각은 MIMO 채널의 공간적 서브채널 (또는 송신 채널) 로 지칭될 수도 있고 디멘젼에 대응한다.

도 2 의 다중 액세스 무선 통신 시스템 (200) 에서, TX 데이터 프로세서 (214) 는 프로세서 (230) 및 메모리 (232) 와 조합하여, 커버리지 영역내의 수신기 시스템 (250) 에 대응하는 다양한 퀵 페이징 비트의 상태를 결정하기 위해 동작할 수 있다. TX 데이터 프로세서 (214) 는 순방향 에러 정정 비트일 수 있는 하나 이상의 여분 비트를 생성하기 위해 퀵 페이징 비트를 인코딩하도록 구성될 수 있다. 에러 정정 비트는, 예를 들어, 패리티 비트, CRC (Cyclic Redundancy Code), 또는 몇몇 다른 타입의 비트일 수 있다. 인코딩은 시스테메틱 인코딩일 수 있거나, 비시스테메틱 인코딩일 수 있다.

각각의 수신기 시스템 (250) 은 퀵 페이징 정보를 수신하여 대응 퀵 페이징 비트를 복원하기 위해 동작할 수 있다. RX 프로세서 (260) 는, 프로세서 (270) 및 메모리 (272) 와 조합하여, 퀵 페이징 정보를 디코딩할 수 있고, 그 할당된 퀵 페이징 비트가 활성 상태로 세팅되었는지 여부를 결정할 수 있다. 수신기 시스템 (250) 은 디코딩 프로세서를 통해 퀵 페이징 정보의 일부 에러를 검출하거나 정정할 수 있고, 그 결과 부적합한 디코딩 또는 할당된 퀵 페이징 비트의 소거로 인한 미스 페이지의 가능성을 감소시킨다.

도 3 은 인코딩된 퀵 페이징 채널을 구현하도록 구성된 송신기 (300) 의 일 실시형태의 간략화된 기능 블록도이다. 송신기 (300) 는, 예를 들어, 도 2 의 송신기 시스템의 일부일 수 있고, 도 1 에 도시된 액세스 포인트의 일부일 수 있다. 송신기 (300) 는, 액세스 단말기가 미스 퀵 페이징 블록 부분 또는 그렇지 않은 경우 복원되지 않은 퀵 페이징 블록 부분을 통해 스케쥴링된 페이징 메시지를 미스할 가능성을 최소화하기 위해, 도 1 의 다중 액세스 무선 통신 시스템내에서 구현될 수 있다.

도 3 의 간략화된 기능 블록도는 퀵 페이징 채널 (QPCH) 과 관련된 송신기 시스템의 부분만을 도시한다. 간략화된 기능 블록도는 활성 퀵 페이징 비트에 관련되는 페이징 메시지의 생성 또는 맵핑에 관련된 블록과 같은 관련 블록을 도시하지 않는다.

송신기 (300) 는 스케쥴러 (304) 에 커플링된 타이밍 및 동기화 모듈 (302) 을 구비한다. 스케쥴러 (304) 는 퀵 페이징 블록 생성기 (310) 에 커플링되고, 퀵 페이징 블록의 생성을 개시한다. 퀵 페이징 블록 생성기 (310) 는 압축된 퀵 페이징 블록을 생성하기 위해 포함될 수 있는 압축 모듈 (312) 에 옵션적으로 커플링된다. 퀵 페이징 블록 압축 모듈 (312) 은 조합기일 수 있는 집합기 (330) 에 커플링된다. 로드 제어 블록 모듈 (320) 은 하나 이상의 로드 제어 비트를 생성한다. 로드 제어 블록 모듈 (320) 의 출력은 집합기 (330) 에 커플링된다. 집합기 (330) 는 퀵 페이징 블록이 압축되었는지 여부에 의존하여, 퀵 페이징 블록 또는 압축된 퀵 페이징 블록에 로드 제어 비트를 첨부한다.

집합기 (330) 는 조합된 퀵 페이징 비트와 로드 제어 비트를 인코더 (340) 에 커플링한다. 인코더 (340) 는 비트를 인코딩하기 위해 동작한다. 인코딩된 출력은 TX MIMO 프로세서 (220) 에 커플링된다. TX MIMO 프로세서 (220) 는 안테나 (224) 를 이용하여 신호를 송신하는 송신기 스테이지 (222) 에 신호를 커플링한다.

도 3 의 송신기 (300) 실시형태는 송신기 (300) 에 의해 생성된 비트, 프레임, 블록, 또는 패킷의 타이밍을 추적하는 타이밍 및 동기화 모듈 (302) 를 포함한다. 일 실시형태에서, 송신기 (300) 에 의해 생성된 비트가 실질적으로 동일한 주기를 갖도록, 타이밍 및 동기화 모듈 (302) 은 비트 동기화를 유지한다. 또한, 타이밍 및 동기화 모듈 (302) 은 프레임 타이밍을 동기화하고 추적하며, 각각의 프레임은 소정의 수의 비트를 포함한다. OFDM 시스템에서는, 각각의 프레임이 하나 이상의 OFDM 심볼에 대한 정보를 포함하는 것이 유리할 수도 있다.

수퍼프레임은 소정의 수의 비트를 포함할 수 있다. 또한, 수퍼프레임 내의 특정 프레임은 특정 정보에 전용될 수 있다. 예를 들어, 각각의 수퍼프레임은 6 개의 프레임 또는 6 개의 OFDM 심볼과 같은 소정의 길이의 프리앰블을 포함할 수 있다.

수퍼프레임 프리앰블은 하나의 액세스 포인트의 커버리지 영역 내의 모든 액세스 단말기에 송신되는 브로드캐스트 채널을 파퓰레이팅 (populate) 하기 위해 이용될 수 있다. 수퍼프레임 프리앰블의 하나의 부분은 퀵 페이징 채널 (QPCH) 로 할당될 수 있다. 예를 들어, QPCH 패킷은 수퍼프레임 프리앰블 내의 하나의 프레임 또는 OFDM 심볼일 수 있다. 수퍼프레임 프리앰블의 길이 및 QPCH 패킷에 할당된 비트 수는 퀵 페이징 블록에 할당된 정보 블록의 사이즈에 기초하여 변할 수 있다.

일 실시형태에서, QPCH 패킷에 할당된 비트 수는 정적이다. 다른 실시형태에서, QPCH 패킷에 할당된 비트 수는 동적이고, 활성인 퀵 페이징 비트의 수에 적어도 일부 기초하여 결정된다. QPCH 패킷에 할당된 비트의 수가 동적인 경우, 송신기 (300) 는 다수의 비트를 소정의 QPCH 패킷 길이 세트 중 하나에 할당할 수 있다. 또한, 송신기 (300) 는 임의의 수의 비트를 QPCH 패킷에 소정의 범위 내에 할당하거나 단일 비트가 증가하게끔 할당하도록 구성될 수 있다.

송신기 (300) 는 QPCH 패킷 또는 일부 다른 메시지 내의 QPCH 패킷 사이즈 또는 퀵 페이징 블록 사이즈를 전송하도록 구성될 수 있다. 또 다른 실시형태에서, 송신기 (300) 는 QPCH 패킷 사이즈를 전송하지 않고, 패킷 사이즈를 결정하는 수신기에 의존한다.

타이밍 및 동기화 모듈은 스케쥴러 (304) 에 커플링된다. 스케쥴러 (304) 는 송신기 (300) 에 의해 송신될 통신 링크 및 정보를 추적하고, 시스템 타이밍에 일부 기초하여 정보를 스케쥴링한다. 일 실시형태에서, 스케쥴러 (304) 는, 무선 통신 시스템이, 현재 유휴 상태인 액세스 단말기와의 활성 통신 세션의 셋업을 시도하고 있음을 결정한다.

무선 통신 시스템은 송신기 (300) 를 통해 액세스 단말기에 페이징 메시지를 전송한다. 또한, 무선 통신 시스템은, 액세스 단말기 또는 소망하는 액세스 단말기가 멤버인 액세스 단말기 그룹에 할당된 하나 이상의 퀵 페이징 비트를 세팅한다.

임의의 수의 퀵 페이징 비트가 각각의 액세스 단말기에 할당될 수 있지만, 통상적으로 단일의 비트만이 각각의 액세스 단말기 또는 액세스 단말기 그룹에 할당된다. 예를 들어, 퀵 페이징 블록은 소정의 수의 퀵 페이징 비트를 가진 것으로 규정될 수 있고, 액세스 포인트의 커버리지 영역 내의 특정 액세스 단말기는 퀵 페이징 블록의 n 번째 퀵 페이징 비트에 할당될 수 있다.

설명은 주로, 특정 커버리지 영역 내의 단일 액세스 단말기에 관련된 단일 퀵 페이징 비트에 대한 것이지만, 무선 통신 시스템은 임의의 수의 퀵 페이징 비트를 하나의 액세스 단말기에 할당할 수도 있다. 액티브 하이 또는 액티브 로우인 퀵 페이징 비트 세트는, 관련 액세스 단말기에 후속 페이징 채널이 액세스 단말기로 향한다는 것을 나타낸다.

전술한 바와 같이, 퀵 페이징 비트는 단일 액세스 단말기 또는 액세스 단말기 그룹과 관련될 수 있다. 퀵 페이징 비트가 어서트되거나, 활성 상태로 세팅되는 경우, 퀵 페이징 비트에 관련된 하나 이상의 액세스 단말기는, 퀵 페이징 비트에 관련된 하나 이상의 액세스 단말기가 페이징 메시지를 기대할 수 있음을 인식한다. 무선 통신 시스템은 총 퀵 페이징 비트 수를 최소화하고, 그 결과 퀵 페이징 블록의 길이를 최소화하기 위해 페이징 비트를 액세스 단말기 그룹에 할당할 수 있다.

퀵 페이징 블록 생성기 (310) 는 스케쥴러 (304) 로부터 어느 퀵 페이징 비트를 어서트할지를 결정한다. 일 예에서, 퀵 페이징 블록 생성기는, 통상적으로 페이징 메시지를 송신하는 다음 기회에서 페이징 메시지를 기대할 수 있는 액세스 단말기에 관련된 각각의 퀵 페이징 비트를 "1" 로 세팅한다.

퀵 페이징 블록 생성기 (310) 는 적절히 어서트된 퀵 페이징 비트를 갖는 퀵 페이징 블록을 옵션적 퀵 페이징 블록 압축 모듈 (312) 에 커플링한다. 퀵 페이징 블록 압축 모듈 (312) 은 어서트된 퀵 페이징 비트를 나타내는데 요구되는 비트 수를 감소시키기 위해 동작한다.

퀵 페이징 블록 압축 모듈 (312) 은 실제 임의의 압축 기술을 구현할 수 있 다. 압축 기술은 어서트된 퀵 페이징 비트 수, 퀵 페이징 블록에서의 퀵 페이징 비트의 위치, 또는 이들의 일부 조합에 의존하여, 무손실 압축, 손실 압축 또는 퀵 페이징 블록의 무손실 압축 또는 손실 압축의 일부 조합을 생성할 수 있는 하나 이상의 압축 알고리즘을 구현할 수 있다.

퀵 페이징 블록 압축 모듈 (312) 은 길이 N_{QP_BLK} 의 퀵 페이징 블록을 압축하여, 길이 N_{QP_MSG_COMP} 의 압축된 퀵 페이징 블록을 생성한다. 일 실시형태에서, 압축된 퀵 페이징 블록의 길이는 가변적일 수 있고, 퀵 페이징 블록에서의 세팅된 비트를 나타내거나 그렇지 않은 경우 어서트된 비트를 나타내는 1 의 수에 의존하여 3 개의 가능한 길이 중 하나일 수 있다.

일 실시형태에서, 퀵 페이징 블록 압축 모듈 (312) 은 퀵 페이징 블록에서의 각각의 세팅된 비트의 위치를 순차적으로 나타냄으로써 압축된 퀵 페이징 블록을 생성한다. 퀵 페이징 블록 압축 모듈 (312) 은 위치를 [log₂(N_{QP_BLK})] 비트 필드로 나타낼 수 있으며, 필드의 값은 세팅된 비트 위치를 나타낸다. 또한, 퀵 페이징 블록 압축 모듈 (312) 은 특정 케이스를 나타내는 비트 위치 필드에 대한 하나 이상의 값을 예약할 수도 있다. 예를 들어, 0 의 값은 퀵 페이징 블록에 더 이상 어서트된 비트가 없음을 나타낸다. 또한, 2^(N_{QP_BLK_COMP})-1 의 값은 예를 들어, 5 비트인, 일부 소정의 수의 퀵 페이징 비트보다 큰 값이 퀵 페이징 블록에서 세팅됨을 나타낸다.

그 결과, 이 실시형태에서는, 퀵 페이징 블록에서의 총 퀵 페이징 비트의 수는 2 개의 예약 값을 어카운팅하기 위해 N_{QP_BLK}-2 로 제한된다. 허용가능한 비트 위치는 1 로부터 N_{QP_BLK}-2 까지의 범위 내일 수도 있다. 예를 들어, 5 비트인 소정의 비트 수보다 큰 비트 수가 퀵 페이징 블록에서 세팅된 경우, 액세스 네트워크는 모든 비트가 1 로 세팅된 것으로 메시지를 해석하여, 대응 예약 값을 갖는 단일 필드를 송신할 수도 있다. 일 실시형태에서, 퀵 페이징 블록 압축 모듈 (312) 은 퀵 페이징 블록에 포함된 페이지 수 또는 비트 수를 나타내는 퀵 페이징 블록에 어떠한 필드도 포함하지 않는다. 대신, 송신기 (300) 는 퀵 페이징 블록에서의 페이지 수 및 비트 수를 결정하는 수신기에 의존할 수 있다. 예를 들어, 수신기는 가정의 수를 테스트할 수 있고, 따라서, 퀵 페이징 블록에서의 비트 수를 결정한다. 또 다른 실시형태에서, 퀵 페이징 블록 압축 모듈 (312) 은 압축된 퀵 페이징 블록에서의 퀵 페이지 수 또는 비트 수를 나타내는 필드를 포함할 수 있다. 수신기는 압축된 퀵 페이징 블록으로부터 적절한 필드를 추출함으로써 퀵 페이지 수 또는 퀵 페이징 비트 수를 결정한다.

표 1 은 퀵 페이지 수를 나타내는 필드를 포함하지 않는 실시형태에 대해 퀵 페이징 블록에서의 세팅된 비트의 수의 함수로서 압축된 퀵 페이징 블록의 사이즈를 도시한다.

압축된 퀵 페이징 블록의 길이

퀵 페이징 블록에서의 세팅된 비트 수	N _{QP_MSG_COMP}
0, 1, 또는 ＞5	[log₂(N_{QP_BLK})] 비트
2 또는 3	3[log₂(N_{QP_BLK})] 비트
4 또는 5	5[log₂(N_{QP_BLK})] 비트

퀵 페이징 블록 압축 모듈 (312) 은 집합기 (330) 에 커플링된다. 퀵 페이징 블록 압축 모듈 (312) 이 생략된 실시형태에서는, 퀵 페이징 블록 생성기 (310) 로부터의 퀵 페이징 블록이 집합기 (330) 에 커플링된다.

로드 제어 블록 모듈 (320) 은 하나 이상의 비트를 갖는 로드 제어 블록을 동시에 생성한다. 일 실시형태에서, 로드 제어 블록은 길이에 있어서 N_{LC_BLK} 개의 비트이고 액세스 네트워크에 의해 세팅된다. 로드 제어 블록은 퀵 페이징 채널 정보로서, 하나 이상의 액세스 단말기로 향하는 임의의 추가 정보를 나타낼 수 있다. 로드 제어 정보는 사실상 임의의 정보 타입일 수 있다. 예를 들어, 로드 제어 정보는 퀵 페이징 정보에 액세스하도록 허가된 액세스 단말기 클래스를 나타낼 수 있다. 또한, 로드 제어 정보는 퀵 페이징 정보가 적용가능한 액세스 단말기 클래스를 나타낼 수 있다. 로드 제어 블록 정보에 의해 나타난 클래스에 속하지 않는 액세스 단말기는 메시지를 무시할 수 있다.

집합기 (330) 는 압축된 퀵 페이징 블록 또는 퀵 페이징 블록을 로드 제어 블록과 연결하기 위해 동작한다. 이 실시형태에서, QPCH 패킷은 2 개의 정보: 퀵 페이징 블록 및 로드 제어 블록을 전달한다. 집합기 (330) 는 퀵 페이징 블록 또는 압축된 퀵 페이징 블록의 종단에 로드 제어 블록을 첨부할 수 있다.

집합기 (330) 는 연결된 퀵 페이징 블록 및 로드 제어 블록을 인코더 (340) 에 커플링한다. 인코더 (340) 는 연결된 정보를 인코딩하기 위해 동작한다. 인코더 (340) 는 사실상 임의의 인코딩 타입을 구현할 수 있고, 예를 들어, 시스테메틱 인코딩, 블록 인코딩, 콘볼루션 인코딩, 터보 인코딩 등, 또는 이들의 조합을 구현할 수 있다. 인코더 (340) 의 출력은 퀵 페이징 패킷을 나타낸다.

QPCH 패킷은 임의의 하나 이상의 기술을 이용하여 인코딩, 채널 인터리빙, 반복, 데이터-스크램블 및 변조될 수도 있다. 일 실시형태에서, 0 의 MACID 및 0 의 패킷 포맷은 스크램블러 (미도시) 의 초기 상태를 생성하기 위해 이용될 수도 있다.

일 실시형태에서, 변경되지 않은 연결된 퀵 페이징 블록 및 로드 제어 블록의 종단에 여분의 비트가 첨부되도록, 인코더 (340) 는 시스테메틱 코드를 구현한다. 시스테메틱 코드는 예를 들어, CRC, 신드롬, 패리티 비트, 또는 여분의 레벨을 제공하는 몇몇 다른 비트를 생성할 수 있다.

인코더 (340) 는 인코딩된 QPCH 패킷을 TX MIMO 프로세서 (220) 에 커플링한다. 일 실시형태에서, TX MIMO 프로세서 (220) 는 인코딩된 QPCH 패킷을 프로세스하여, 완전한 QPCH 패킷 정보를 갖는 OFDM 심볼을 생성한다. TX MIMO 프로세서 (220) 는 모든 OFDM 부반송파, 또는 모든 부반송파의 소정의 서브세트에 걸쳐 QPCH 패킷 정보를 할당하는 OFDM 심볼을 생성할 수 있다. 이러한 실시형태에서, QPCH 패킷을 갖는 심볼은 OFDM 시스템의 다른 채널로 시간 분할 다중화된다.

일부 실시형태에서, TX MIMO 프로세서 (220) 는 소정의 변조 타입 세트 중 임의의 하나를 이용하여 부반송파로 QPCH 패킷을 변조가능할 수도 있다. 일 실시형태에서, TX MIMO 프로세서 (220) 는 QPCH 의 모든 변조 심볼에 대해 QPSK 변조를 이용한다. 다른 실시형태에서 TX MIMO 프로세서 (220) 는 BPSK 와 같은 몇몇 다른 타입의 변조를 이용할 수도 있다.

또 다른 실시형태에서, QPCH 패킷 정보는 OFDM 시스템에서의 모든 부반송파보다 적게 맵핑되는 로직 채널에 할당된다. 이러한 실시형태에서, 물리적 부반송파로의 로직 채널의 맵핑은 정적일 수 있거나 동적일 수 있다.

다중 액세스 무선 통신 시스템이 주파수 호핑 (HF) 을 사용하는 경우, QPCH 는 때때로 홉 포트로 지칭되는 로직 채널로서 할당될 수 있고, 이 로직 채널은 소정의 주파수 호핑 알고리즘에 따라 물리적 채널로 맵핑될 수 있다. 그 결과, 주파수 홉핑 OFDMA 시스템에서, 로직 채널에 할당된 물리적 부반송파 주파수는 시간에 따라 변한다. 예를 들어, 주파수 호핑 알고리즘은, 예를 들어, OFDM 심볼, 각각의 슬롯, 또는 후속하는 몇몇 다른 소정의 OFDM 심볼 수인, 물리적 부반송파로의 로직 채널의 맵핑을 주기적으로 업데이트할 수 있다.

TX MIMO 프로세서 (220) 는 OFDM 심볼을 송신기 스테이지 (222) 에 커플링한다. 송신기 스테이지 (222) 는 안테나 (224) 를 사용하여 QPCH 패킷을 포함하는 심볼을 송신한다.

전술한 QPCH 실시형태에서, 송신기는, 수퍼프레임의 프리앰블 부분 동안 발생하는 n 개의 OFDM 심볼로 QPCH 패킷을 브로드캐스트한다. 송신기는 커버리지 영역 내의 모든 액세스 단말기에 QPCH 패킷을 브로드캐스트한다.

프리앰블에서 QPCH 를 송신함으로써, 다수의 액세스 단말기는 동시에 어드레싱될 수도 있다. 이것은 예를 들어, QPCH 패킷의 각각의 데이터 비트가 상이한 모바일로 어드레스될 수도 있기 때문이다. 단일 OFDM 심볼로의 QPCH 의 송신은 액세스 단말기가 동시에 기상하게 하여, 동일한 OFDM 심볼에서 그들 각각의 퀵 페이징 비트를 모니터링한다.

또한, 하나의 TDM 슬롯의 모든 비트는 공동으로 인코딩되고, 강한 CRC 로 인코딩 될 수 있으며, 강한 CRC 는, 패킷의 임의의 특정 퀵 페이징 비트의 성공적인 수신의 높은 가능성을 제공하는 여분 코딩으로 지칭된다. 이것은 2 개의 이점을 가진다. 첫째, 공동 인코딩으로 인한 코딩 이득은 단일 비트를 이용시 이용가능하지 않은 추가 마진을 제공한다. 둘째, 강한 CRC 로 인해, 미스 페이지의 가능성이 매우 저하된다.

도 4 는 공동으로 인코딩된 QPCH 패킷을 프로세스하도록 구성된 수신기 (400) 의 일 실시형태의 간략화된 기능 블록도이다. 수신기 (400) 는 도 1 의 액세스 단말기 각각의 일부일 수 있고, 도 2 의 수신기 시스템의 일부일 수 있다. 도 4 의 간략화된 기능 블록도는 QPCH 패킷을 프로세싱하는 것과 관련된 수신기 (400) 의 그 부분만을 도시한다. 수신기 (400) 는 통상적으로 다른 프로세싱 모듈을 포함한다.

수신기 (400) 는 QPCH 패킷을 생성하는 송신기 시스템에서 이용된 프로세스의 상보적인 것을 대략 수행하도록 동작한다. 수신기 (400) 는 QPCH 패킷을 포함하는 OFDM 심볼을 수신하여 QPCH 패킷을 복원한다. 수신기 (400) 는 퀵 페이징 블록의 기반 비트 및 로드 제어 블록이 성공적으로 복원되는 가능성을 증가시키기 위해, 여분 인코딩 정보를 이용한다. 수신기 (400) 는 복원된 퀵 페이징 비트 정보를 이용하여 후속 페이징 채널 메시지를 모니터링하기 위해 기상시킬지 또는 활성을 유지할지 여부를 결정한다.

일 실시형태에서, CRC 가 실패이면, 액세스 단말기는 페이징 채널을 디폴트 동작으로 모니터링한다. CRC 가 성공이고 대응 퀵 페이징 비트가 세팅된 경우, 액세스 단말기는 페이징 채널을 모니터링하도록 지시된다. CRC 가 성공이고, 할당된 퀵 페이징 비트가 0 또는 어서트되지 않은 경우, 액세스 단말기는 휴면 상태로 리턴한다. 잘못된 검출의 가능성은 CRC 에러를 잘못 검출하는 가능성과 동일하고, 8 개 이상의 비트를 갖는 CRC 와 같은 강한 CRC 인 경우 그 가능성은 상당히 낮다.

수신기 (400) 는 수신된 신호를 수신기 프론트단 (254) 에 커플링하는 안테나 (252) 를 포함한다. 동기화 모듈 (410) 은 수신기 프론트단과 함께 동작한다. 동기화 모듈 (410) 은 수신된 신호에 기초하여, 심볼 타이밍을 결정하고, 이 심볼 타이밍으로부터 프레임 타이밍 및 수퍼프레임 타이밍을 결정한다. 수신기 프론트단 (254) 은 동기화 정보를 사용하여, OFDM 심볼, 특히, QPCH 패킷을 가진 OFDM 심볼을 가진 OFDM 프리앰블을 복원한다.

수신기 프론트단 (254) 은 RX MIMO 데이터 프로세서 (260) 에 QPCH 패킷을 가진 OFDM 심볼을 커플링한다. RX MIMO 데이터 프로세서 (260) 는, QPCH 패킷이 변조된 OFDM 부반송파를 복조하도록 동작하여 QPCH 패킷을 복원한다.

RX MIMO 데이터 프로세서 (260) 는 부반송파가 변조되는 것에 상보적인 방법으로 부반송파를 복조한다. 즉, 부반송파가 QPSK 변조되는 경우, RX MIMO 데이터 프로세서 (260) 는 부반송파의 QPSK 복조를 수행한다.

QPCH 패킷은 QPCH 디코더 (420) 에 커플링된다. QPCH 디코더는 패킷이 송신기에서 인코딩되는 방법에 상보적인 방법으로 QPCH 패킷을 디코딩하도록 동작한다. 일반적으로, QPCH 디코더 (420) 는, 임의의 인터리빙, 인코딩, 스크램블링, 반복 등 또는 QPCH 패킷을 생성할 때 수행되는 이들의 조합의 상보적인 것을 포함하여, 송신기에서 수행된 프로세싱의 상보적인 것을 수행한다.

QPCH 이 시스테메틱 코드로 인코딩된 경우, 수신기 (400) 는 관련 퀵 페이징 비트 값에 기초하여 여분 코딩 비트를 조건적으로 프로세스한다. 예를 들어, 수신기 (400) 는 관련된 비트 페이징 비트인 경우, 코딩 비트를 프로세스하지 않기를 결정할 수 있다. 이러한 실시형태에서, 수신기 (400) 는 잘못 어서트된 비트를 프로세싱하는 가능성에 대한 디코딩 프로세서에 관련된 프로세싱 에너지를 트레이드-오프할 수 있다. 다른 실시형태에서, 수신기는 CRC 또는 다른 여분 비트와 같은 코딩 비트를 언제나 검사하도록 구성될 수 있다. 이러한 실시형태에서, 디코더 (420) 는 수신된 비트 에러의 존재를 식별하도록 동작할 수 있고, 일부 예에서는, 하나 이상의 에러 수신된 비트를 식별할 수 있다. 그 후, 디코더 (420) 는 식별된 에러 비트를 정정하도록 동작할 수 있다.

QPCH 패킷의 일부 또는 디코더 (420) 의 출력은 퀵 페이징 블록 압축해제 모듈 (430) 에 옵션적으로 커플링될 수 있다. QPCH 가 압축된 퀵 페이징 블록 및 로드 제어 블록을 포함하는 실시형태에서, 디코더 (420) 는 하나 이상의 퀵 페이징 블록을 퀵 페이징 블록 압축해제 모듈 (430) 에 커플링할 수 있고, 이 압축해제 모듈에 로드 제어 블록으로부터의 어떠한 비트도 커플링할 필요가 없다.

퀵 페이징 블록 압축해제 모듈 (430) 은 퀵 페이징 블록을 압축하는데 이용된 프로세서에 상보적인 방법으로 압축된 퀵 페이징 블록을 압축해제하도록 동작한다. 전술한 실시형태에서, 퀵 페이징 블록은 소정의 퀵 페이징 비트 수까지의 위치를 포함함으로써 압축되고, 퀵 페이징 블록 압축해제 모듈 (430) 은 압축된 퀵 페이징 블록에 나타난 어서트된 퀵 페이징 비트 수를 초기에 결정하도록 동작한다. 퀵 페이징 블록 압축해제 모듈 (430) 은 압축된 퀵 페이징 블록의 길이를 결정할 수 있고, 그 후, 임의의 어서트된 퀵 페이징 비트의 위치 각각을 복원할 수 있다.

퀵 페이징 블록 압축해제 모듈 (430) 은 퀵 페이징 블록을 복원하여 퀵 페이징 블록을 출력할 수 있다. 페이징 모듈 (미도시) 과 같은 후속 모듈은, 액세스 단말기에 할당된 퀵 페이징 블록이 어서트되었는지를 결정하기 위해 퀵 페이징 블록을 검사할 수 있다.

또 다른 실시형태에서, 퀵 페이징 블록 압축해제 모듈 (430) 은, 액세스 단말기에 관련된 퀵 페이징 비트가 어서트되었는지를 결정하기 위해 압축된 퀵 페이징 블록에서 어서트된 비트의 위치를 검사할 수 있다. 이 실시형태에서, 퀵 페이징 블록 압축해제 모듈 (430) 은 사실상 퀵 페이징 블록을 복원할 필요가 없다.

페이징 모듈과 같은 수신기 (400) 내의 다른 모듈 (미도시) 은 퀵 페이징 블록 정보상에서 동작할 수 있다. 액세스 단말기에 관련된 퀵 페이징 비트가 어서트된 경우, 페이징 모듈은 수신기가 페이징 메시지를 모니터링하도록 지시할 수 있다. 다른 방법으로, 액세스 단말기에 관련된 퀵 페이징 비트가 어서트되지 않은 경우, 페이징 모듈은 수신기가 다음 QPCH 의 발생때까지 수면 상태로 천이하도록 지시할 수 있다.

도 5 는 액세스 단말기에 페이징 메시지를 통지하는 하나 이상의 어서트된 퀵 페이징 비트를 갖는 퀵 페이징 블록을 생성하는 방법 (500) 의 일 실시형태의 간략화된 플로우챠트이다. 방법 (500) 은, 예를 들어, 도 1 의 액세스 포인트에서 구현될 수 있다. 더욱 상세하게는, 방법 (500) 은 예를 들어, 도 2 의 송신기 시스템 또는 도 3 의 송신기에 의해 구현될 수 있다.

방법 (500) 은, 액세스 포인트에서의 송신기가 페이징 메시지를 수신하기 위해 스케쥴링된 액세스 단말기의 수 및 아이덴터티를 결정하는 블록 (510) 에서 시작한다. 통상적으로, 스케쥴링된 액세스 단말기는 현재, 통신 링크가 소망되고 현재 아직 전송되지 않은 스케쥴링된 페이징 메시지가 존재하거나, 또는 이전 페이징 메시지가 아직 확인응답되지 않은 유휴 상태 또는 수면 상태에 있는 액세스 단말기이다.

송신기는 스케쥴링된 페이징 메시지에 기초하여 퀵 페이징 블록의 퀵 페이징 비트의 상태를 결정하는 블록 (520) 으로 진행한다. 송신기는 페이징 메시지를 수신하기 위해 스케쥴링된 하나 이상의 액세스 단말기에 관련된 퀵 페이징 비트를 세팅하거나 그렇지 않은 경우 어서트하도록 구성될 수 있다. 또한, 송신기는 페이징 메시지가 스케쥴링되지 않은 이들 액세스 단말기에 관련된 퀵 페이징 비트를 클리어하거나 그렇지 않은 경우 어서트하지 않도록 구성될 수 있다. 일 실시형태에서, 비트 값은 접속 레이어의 유휴 상태 프로토콜을 이용함으로써 결정될 수도 있다.

송신기는 블록 (530) 으로 진행하여, 스케쥴링된 액세스 단말기에 관련된 퀵 페이징 비트를 어서트하고 모든 다른 퀵 페이징 비트를 어서트하지 않는 퀵 페이징 블록을 생성한다. 퀵 페이징 블록을 생성한 이후, 송신기는 블록 (540) 으로 옵션적으로 진행하여, 압축된 퀵 페이징 블록을 생성하기 위해 퀵 페이징 블록을 압축한다. 일부 실시형태에서, 송신기는 퀵 페이징 블록을 압축하지 않는다.

송신기는 블록 (550) 으로 진행하여 QPCH 를 통해 전송되는 다른 정보와 함께 압축된 퀵 페이징 블록을 집합한다. 일 실시형태에서, 송신기는 실시형태에 의존하여 압축되거나 압축되지 않은 퀵 페이징 블록에 로드 제어 블록을 첨부한다. 다른 실시형태에서, 송신기는 퀵 페이징 블록에 다른 정보를 첨부하거나 덧붙일 수도 있다.

송신기는 블록 (560) 으로 진행하여 QPCH 정보를 인코딩한다. 인코더는 퀵 페이징 블록 및 추가 정보상에서 동작한다. 따라서, 퀵 페이징 비트의 인코딩은 함께 수행된다. 퀵 페이징 비트는 로드 제어 블록과 같은 다른 정보뿐만 아니라 다른 퀵 페이징 비트와 함께 인코딩된다. 인코딩된 출력은 QPCH 패킷을 나타낸다.

송신기는 블록 (570) 으로 진행하여 송신용 QPCH 패킷을 스케쥴링한다. 일 실시형태에서, 송신기는 수퍼프레임 프리앰블의 복수의 OFDM 심볼로부터의 하나의 심볼로 송신될 QPCH 패킷을 스케쥴링한다. QPCH 패킷이 OFDM 시스템의 정보 전달 부반송파를 차지한 경우, 시스템에서 트래픽 채널 및 다른 오버헤드 채널을 포함하는 모든 다른 채널은 QPCH 로 시간 도메인 다중화된다. 마찬가지로, QPCH 가 OFDM 시스템에서 정보 전달 부반송파의 하나의 서브세트만을 차지하는 경우, 이 부반송파가 QPCH 에 전용이 아니라면, 다른 채널의 하나 이상의 부분이 QPCH 로 시간 도메인 다중화된다.

송신기는 블록 (580) 으로 진행하여 스케쥴링에 의해 결정된 적합한 시간에 OFDM 심볼로 QPCH 패킷을 맵핑한다. 일 실시형태에서, OFDM 심볼은 수퍼프레임에서 발생하는 제 1 의 6 개의 프리앰블 심볼에서의 하나의 심볼이다. 물론, 다른 실시형태는 다른 심볼 위치를 가질 수 있다.

송신기는 소정의 변조 타입을 이용하여 부반송파로 QPCH 패킷을 변조할 수 있다. 변조 타입은 적당한 정보 처리량을 지원하면서, 비교적 잡음에 민감하지 않은 변조 타입이 되도록 선택될 수 있다. 일 실시형태에서, 송신기는 QPCH 패킷을 OFDM 심볼의 부반송파로 QPSK 변조한다.

OFDM 심볼을 생성한 이후, 송신기는 블록 (590) 으로 진행하여 QPCH 패킷을 포함하는 OFDM 심볼을 송신한다. 송신기는 예를 들어, OFDM 심볼을 소망하는 RF 동작 대역으로 주파수 변환하여, 이 RF 동작 대역에서 OFDM 심볼을 무선으로 송신한다.

도 6 은 퀵 페이징 블록을 프로세싱하는 방법 (600) 의 일 실시형태의 간략화된 플로우챠트이다. 방법 (600) 은 예를 들어, 도 1 의 액세스 단말기, 도 2 의 수신기 시스템, 또는 도 3 의 수신기에서 구현될 수 있다. 일반적으로, 도 6 의 방법 (600) 은 도 5 의 QPCH 생성 방법에 상보적으로 동작한다.

방법 (600) 은 수신기가 하나 이상의 OFDM 심볼을 수신하는 블록 (610) 에서 시작한다. 하나 이상의 심볼이 QPCH 패킷을 포함할 수도 있다. 예를 들어, 도 5 의 방법에서는, QPCH 패킷은 단일 OFDM 심볼 내에 포함될 수 있다. 일 실시형태에서, 수신기는 수퍼프레임 타이밍으로 동기화하고, QPCH 패킷과 관련된 하나 이상의 OFDM 심볼을 추출한다.

수신기는 블록 (620) 으로 진행하여 적합한 OFDM 심볼로부터 QPCH 패킷을 복원한다. 일 실시형태에서, 수신기는 OFDM 심볼의 부반송파를 복조하여 QPCH 패킷 정보를 복원한다.

수신기는 블록 (630) 으로 진행하여 에러가 존재한다면 그 존재를 결정하기 위해 QPCH 패킷을 디코딩한다. QPCH 패킷을 생성하는데 이용된 인코딩 타입에 의존하여, 수신기는 디코딩 프로세스의 결과로서 QPCH 패킷의 하나 이상의 에러를 정정하는 능력을 가질 수도 있다. 또한, 수신기는 QPCH 블록 정보를 스크램블, 인터리빙, 반복, 또는 그렇지 않은 경우 프로세스하도록 동작하는 인코딩 동작과 같은 임의의 인코딩 동작의 상보적인 것을 수행한다.

수신기는 블록 (640) 으로 옵션적으로 진행하여 QPCH 패킷의 퀵 페이징 블록 부분을 압축해제한다. 일 실시형태에서, 수신기는 가변 길이의 퀵 페이징 블록의 길이를 결정하여 가변 길이의 압축된 퀵 페이징 블록을 압축해제한다.

수신기는 블록 (650) 으로 진행하여, 수신기, 또는 그 수신기를 갖는 액세스 단말기에 관련된 퀵 페이징 비트가 어서트되었는지를 결정하기 위해 퀵 페이징 비트의 상태를 결정한다. 퀵 페이징 블록을 압축해제하는 프로세스는 블록이 압축된 방법에 의존하여 옵션적일 수 있다. 어서트된 퀵 페이징 비트의 위치를 나타냄으로써 퀵 페이징 블록이 압축되는 실시형태에서, 수신기는 압축되지 않은 퀵 페이징 블록을 복원할 필요없이 관련 퀵 페이징 비트가 어서트되는지를 결정할 수 있다.

수신기가 관련 퀵 페이징 비트의 상태를 결정한 이후, 수신기는 블록 (660) 으로 진행하여 비트의 상태에 기초하여 수신기의 동작을 지시한다. 관련 퀵 페이징 비트가 어서트된 경우, 수신기는 페이징 메시지에 대한 적합한 타이밍에 페이징 채널을 모니터링할 수 있다. 수신기가 관련 퀵 페이징 비트가 어서트되지 않았음을 결정한 경우, 수신기는 다음 스케쥴링된 QPCH 패킷때까지 수면 상태로 천이할 수도 있다.

도 7 은 퀵 페이징 블록을 구현하는 송신기 (700) 의 일 실시형태의 간략화된 기능 블록도이다. 송신기 (700) 는 타이밍을 동기화하는 수단 (702) 에 따라 정보를 스케쥴링하는 수단 (704) 에 커플링된 시스템 시간으로 타이밍을 동기화하는 수단 (702) 를 포함한다. 정보를 스케쥴링하는 수단 (704) 은 복수의 액세스 단말기 중 어느 액세스 단말기가 송신을 위해 스케쥴링된 페이징 메시지를 갖는지를 결정하도록 구성될 수 있다.

정보를 스케쥴링하는 수단 (704) 은 스케쥴링된 페이징 채널 송신에 기초하여 퀵 페이징 블록을 생성하도록 구성되는 QPCH 블록을 생성하는 수단 (710) 에 커플링된다. 정보를 스케쥴링하는 수단 (704) 은 액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 수단으로서 동작한다. QPCH 블록을 생성하는 수단 (710) 은 퀵 페이징 블록에서 복수의 퀵 페이징 비트로부터의 하나의 퀵 페이징 비트를 세팅하는 수단으로서 구성된다. QPCH 블록을 생성하는 수단 (710) 은 스케쥴링된 메시지를 갖는 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅한다. QPCH 블록을 생성하는 수단 (710) 은 정보를 집합하는 수단 (730) 에 퀵 페이징 블록을 커플링한다.

추가 정보를 생성하는 수단 (720) 은 QPCH 패킷과 함께 포함될 정보의 하나 이상의 비트, 블록, 또는 필드를 생성하도록 구성된다. 추가 정보를 생성하는 수단 (720) 은 정보를 집합하는 수단 (730) 에 추가 정보를 커플링한다.

정보를 집합하는 수단 (730) 은 퀵 페이징 블록을 추가 정보와 조합, 집합, 또는 그렇지 않은 경우 연결하도록 동작한다. 일 실시형태에서, 퀵 페이징 블록과 로드 제어 블록의 연결인 QPCH 패킷을 생성하기 위해 로드 제어 블록이 퀵 페이징 블록과 연결된다.

정보를 집합하는 수단 (730) 의 출력은 연결된 QPCH 패킷을 인코딩하도록 동작하는 QPCH 패킷을 인코딩하는 수단 (740) 에 커플링된다. QPCH 패킷을 인코딩하는 수단 (740) 은 퀵 페이징 블록을 인코딩하여 인코딩된 퀵 페이징 패킷을 생성한다. 즉, QPCH 패킷을 인코딩하는 수단 (740) 은 별개의 액세스 단말기에 대응하는 하나 이상의 추가 퀵 페이징 비트와 함께 각각의 퀵 페이징 비트를 공동으로 인코딩한다. QPCH 패킷을 인코딩하는 수단 (740) 은 시스템에 의존하여 TX MIMO 프로세싱에 대한 것일 수도 있는 TX 프로세싱 수단 (750) 에 인코딩된 QPCH 패킷을 커플링한다. TX 프로세싱 수단 (750) 은 인코딩된 QPCH 패킷의 적어도 일부를 갖는 하나 이상의 OFDM 을 생성하도록 동작한다. TX 프로세싱 수단 (750) 은 OFDM 심볼 스트림으로부터 하나 이상의 OFDM 심볼을 생성하여, 그 결과, 퀵 페이징 블록을 갖는 인코딩된 퀵 페이징 패킷을 채널을 통해 별개의 정보와 시간 분할 다중화한다. TX 프로세싱 수단 (750) 의 출력은 하나 이상의 OFDM 심볼을 안테나 (762) 를 이용하여 송신하는 RF 주파수로 프로세스하도록 동작하는 송신 수단 (760) 에 커플링된다.

도 7 에 도시된 바와 같이, 수단 (702, 704, 712, 720, 및 750) 은 옵션적이고 애플리케이션 및 시스템 설계에 기초하여 생략될 수도 있다.

도 8 은 퀵 페이징 블록을 프로세스하도록 구성된 수신기 (800) 의 일 실시형태의 간략화된 기능 블록도이다. 수신기 (800) 는 QPCH 패킷을 갖는 OFDM 심볼을 수신하도록 구성된 안테나 (852) 를 구비한다.

안테나는, 퀵 페이징 패킷을 수신하여 수신된 OFDM 심볼을 기저대역 OFDM 심볼 또는 샘플로 프로세스하도록 구성된 OFDM 정보를 수신하는 수단 (854) 에 OFDM 심볼을 커플링한다. 타이밍을 동기화하는 수단 (810) 은 OFDM 심볼 타이밍으로 정렬하기 위해 수신된 샘플을 동기화하도록 동작한다.

OFDM 정보를 수신하는 수단 (854) 의 출력은, OFDM 부반송파상에서 변조된 기반 정보를 복원하기 위해 OFDM 심볼을 프로세스하도록 구성된 RX MIMO 프로세싱 수단 (860) 에 커플링된다. QPCH 패킷을 갖는 OFDM 심볼에 대해, RX MIMO 프로세싱 수단 (860) 은 OFDM 부반송파를 복조하여 인코딩된 QPCH 패킷을 복원한다.

RX MIMO 프로세싱 수단 (860) 은, 퀵 페이징 블록을 포함하는 QPCH 패킷을 복원하기 위해 인코딩된 QPCH 패킷을 디코딩하도록 구성된 QPCH 패킷을 디코딩하는 수단 (820) 에 인코딩된 QPCH 패킷을 커플링한다. QPCH 패킷을 디코딩하는 수단 (820) 의 출력은, 어느 퀵 페이징 비트가 어서트되었는지 결정하기 위해 QPCH 패킷의 QPCH 블록을 압축해제하는 수단 (830) 에 옵션적으로 커플링된다. 또한, QPCH 블록을 압축해제하는 수단 (830) 은, 압축해제 프로세스의 출력에 기초하여 특정 액세스 단말기에 관련된 퀵 페이징 비트의 상태를 결정하는 수단으로서 동작할 수 있다. 또한, 수신기는 관련된 퀵 페이징 비트의 상태에 기초하여 어느 동작을 취할지를 결정할 수 있다.

퀵 페이징 채널 포맷 및 퀵 페이징 채널 패킷, 및 퀵 페이징 패킷을 생성하는 프로세스가 여기서 개시되었다. 공동으로 인코딩된 퀵 페이징 패킷은 무선 수신기에서 퀵 페이징 비트의 정확한 복원을 어시스트하도록 여분 비트가 생성되게 한다. 퀵 페이징 비트를 정확히 복원하는 개선된 능력은 수신기로 향하는 페이징 메시지를 미스하는 가능성을 감소시킨다.

여기서 이용된 바와 같이, 커플링된 또는 접속된이라는 용어는 직접적인 커플링 또는 접속뿐만 아니라 간접적인 커플링을 의미하도록 이용된다. 2 개 이상의 블록, 모듈, 디바이스, 또는 장치가 커플링되는 경우, 2 개의 커플링된 블록 사이에 하나 이상의 중간 블록이 존재할 수도 있다.

여기서 개시된 실시형태에 관련하여 개시된 다양한 예시적인 로직 블록, 모듈 및 회로는, 범용 프로세서, 디지털 신호 프로세서 (DSP), 축소 명령 집합 컴퓨터 (RISC), 주문형 반도체 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 디스크리트 게이트 또는 트랜지스터 로직, 디스크리트 하드웨어 컴퓨터, 또는 여기서 개시된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 또한, 이 프로세서는 임의의 프로세서, 제어기, 마이크로 프로세서, 또는 상태 머신일 수도 있다. 또한, 프로세서는, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어에 관련된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성인, 연산 디바이스의 조합으로서 구현될 수도 있다.

펌웨어 및/또는 하드웨어 구현에 대해, 여기서 개시된 기술은 여기서 개시된 기능을 수행하는 모듈 (예를 들어, 과정, 함수 등) 로 구현될 수도 있다. 펌웨어 및/또는 소프트웨어 코드는 메모리에 저장될 수도 있고 프로세서에 의해 실행될 수도 있다. 메모리는 프로세서 내부에서 구현될 수도 있고 프로세서 외부에서 구현될 수도 있다.

여기서 개시된 실시형태에 관련하여 개시된 방법, 프로세스, 또는 알고리즘의 단계는 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이 2 개의 조합으로 직접 구현될 수도 있다. 방법 또는 프로세서의 다양한 단계 또는 동작은 도시된 순서로 수행될 수도 있고, 또 다른 순서로 수행될 수도 있다. 또한, 하나 이상의 프로세스 또는 방법 단계가 생략될 수도 있고, 하나 이상의 프로세스 또는 방법 단계가 방법 및 프로세스에 부가될 수도 있다. 추가 단계, 블록, 또는 동작이 방법 및 프로세스의 시작, 종료, 또는 중간에 존재하는 소자에 부가될 수도 있다.

개시된 실시형태의 상기의 설명은 당업자가 본 발명을 제조하거나 이용할 수 있도록 제공된다. 이들 실시형태의 다양한 변경이 당업자에게 용이하게 명백할 것이고, 여기서 규정된 일반 원리는 본 발명의 사상 또는 범위로부터 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 그 결과, 본 발명은 여기서 도시된 실시형태에 제한되는 것으로 의도되지 않고, 본 발명의 원리 및 신규한 특징에 부합하는 최광의 범위에 일치하도록 의도된다.

Claims

액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 단계;

퀵 페이징 블록의 복수의 퀵 페이징 비트로부터, 상기 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 단계;

인코딩된 퀵 페이징 패킷을 생성하기 위해 상기 퀵 페이징 블록을 인코딩하는 단계;

상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하는 단계; 및

상기 하나 이상의 OFDM 심볼을 송신하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 하나 이상의 OFDM 심볼을 생성하는 단계는, 상기 인코딩된 퀵 페이징 블록 전체를 갖는 하나 이상의 OFDM 심볼을 생성하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 퀵 페이징 블록과는 별개의 추가 비트를 생성하는 단계; 및

상기 퀵 페이징 블록을 인코딩하는 단계 이전에, 상기 퀵 페이징 블록에 상 기 추가 비트를 첨부하는 단계를 더 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

압축된 퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 블록을 압축하는 단계를 더 포함하며,

상기 퀵 페이징 블록을 인코딩하는 단계는 상기 압축된 퀵 페이징 블록을 인코딩하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 4 항에 있어서,

상기 퀵 페이징 블록을 압축하는 단계는,

상기 복수의 퀵 페이징 비트로부터 어서트된 (asserted) 퀵 페이징 비트의 수를 결정하는 단계; 및

상기 어서트된 퀵 페이징 비트의 수가 소정의 양 미만인 경우, 상기 퀵 페이징 블록 내의 상기 어서트된 퀵 페이징 비트의 위치를 나타내는 연속 필드를 생성하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 4 항에 있어서,

상기 퀵 페이징 블록을 압축하는 단계는,

상기 복수의 퀵 페이징 비트로부터 어서트된 퀵 페이징 비트의 수를 결정하는 단계; 및

상기 어서트된 퀵 페이징 비트의 수가 소정의 양을 초과하는 경우, 상기 퀵 페이징 블록을 나타내는 소정의 값을 생성하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 퀵 페이징 블록을 인코딩하는 단계는 상기 퀵 페이징 블록을 시스테메틱 인코딩하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 퀵 페이징 블록을 인코딩하는 단계는 상기 퀵 페이징 블록을 포함하는 패킷의 CRC (Cyclic Redundancy Code) 를 생성하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 하나 이상의 OFDM 심볼을 송신하는 단계는, 상기 하나 이상의 OFDM 심볼을 하나 이상의 채널을 통해 다른 정보와 시간 분할 다중화하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 1 항에 있어서,

상기 하나 이상의 OFDM 심볼을 송신하는 단계는, 상기 하나 이상의 OFDM 심 볼을 수퍼프레임 프리앰블 동안 송신하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
복수의 액세스 단말기에 대응하는 복수의 비트를 갖는 퀵 페이징 블록에서 상기 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 단계;

압축된 퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 블록을 압축하는 단계; 및

인코딩된 퀵 페이징 블록을 생성하기 위해 상기 압축된 퀵 페이징 블록을 인코딩하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 11 항에 있어서,

상기 인코딩된 퀵 페이징 블록을 무선 통신 시스템의 하나 이상의 채널을 통해 다른 정보와 시간 분할 다중화하는 단계를 더 포함하는, 액세스 단말기에의 통지 방법.
제 11 항에 있어서,

상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하는 단계; 및

상기 OFDM 심볼을 송신하는 단계를 더 포함하는, 액세스 단말기에의 통지 방법.
제 13 항에 있어서,

상기 OFDM 심볼을 생성하는 단계는 상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 상기 OFDM 심볼의 실질적으로 모든 신호 전달 부반송파로 변조하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
제 13 항에 있어서,

상기 OFDM 심볼을 생성하는 단계는 상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 상기 OFDM 심볼의 부반송파의 적어도 서브세트로 직교 위상 편이 (QPSK) 변조하는 단계를 포함하는, 액세스 단말기에의 통지 방법.
퀵 페이징 패킷을 수신하는 단계;

퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 패킷을 디코딩하는 단계;

상기 퀵 페이징 블록을 압축해제하는 단계; 및

상기 압축해제 단계의 출력에 기초하여 액세스 단말기에 관련된 퀵 페이징 비트의 상태를 결정하는 단계를 포함하는, 퀵 페이징 메시지 프로세싱 방법.
제 16 항에 있어서,

상기 퀵 페이징 패킷을 수신하는 단계는 상기 퀵 페이징 블록 및 로드 제어 블록을 포함하는 퀵 페이징 패킷을 수신하는 단계를 포함하는, 퀵 페이징 메시지 프로세싱 방법.
제 16 항에 있어서,

상기 퀵 페이징 패킷을 수신하는 단계는 상기 퀵 페이징 패킷 중 적어도 일부를 갖는 직교 주파수 분할 다중화 (OFDM) 심볼을 수신하는 단계를 포함하는, 퀵 페이징 메시지 프로세싱 방법.
제 16 항에 있어서,

상기 퀵 페이징 비트의 상태를 결정하는 단계는,

상기 압축해제 단계의 출력에 기초하여 상기 퀵 페이징 블록에서 어서트된 비트의 위치를 결정하는 단계; 및

상기 위치를 상기 액세스 단말기에 관련된 퀵 페이징 비트의 위치와 비교하는 단계를 포함하는, 퀵 페이징 메시지 프로세싱 방법.
액세스 단말기에 대해 스케쥴링된 페이징 메시지를 결정하도록 구성되는 스케쥴러;

상기 스케쥴러에 커플링되고, 상기 액세스 단말기에 대응하는 퀵 페이징 비트를 어서트하도록 구성되고, 적어도 상기 퀵 페이징 비트 및 별개의 액세스 단말기에 대응하는 별개의 퀵 페이징 비트를 갖는 퀵 페이징 블록을 생성하도록 구성되는 퀵 페이징 블록 생성기;

상기 퀵 페이징 블록 생성기에 커플링되고, 상기 퀵 페이징 블록에 기초하여, 인코딩된 퀵 페이징 패킷을 생성하도록 구성되는 인코더; 및

상기 인코더에 커플링되고, 상기 인코딩된 퀵 페이징 패킷의 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하도록 구성되는 송신 프로세서를 구비하는, 퀵 페이징 메시지 생성 장치.
제 20 항에 있어서,

상기 퀵 페이징 블록 생성기에 커플링되고, 상기 퀵 페이징 블록을 압축하여 압축된 퀵 페이징 블록을 생성하도록 구성되는 압축 블록을 더 구비하며,

상기 인코더는 상기 압축 블록에 커플링되고, 상기 압축된 퀵 페이징 블록에 기초하여, 인코딩된 퀵 페이징 패킷을 생성하도록 구성되는, 퀵 페이징 메시지 생성 장치.
제 20 항에 있어서,

상기 퀵 페이징 비트와는 별개의 하나 이상의 비트를 갖는 로드 제어 블록을 생성하도록 구성되는 로드 제어 블록 모듈;

상기 퀵 페이징 블록 생성기 및 로드 제어 블록 모듈에 커플링되고 상기 퀵 페이징 블록과 로드 제어 블록을 집합하도록 구성되는 집합기 (aggregator) 를 더 포함하며,

상기 인코더는 상기 집합기의 집합된 출력을 인코딩하도록 구성되는, 퀵 페 이징 메시지 생성 장치.
제 20 항에 있어서,

상기 송신 프로세서에 커플링되고 상기 하나 이상의 OFDM 심볼을 수퍼프레임 프리앰블 동안 송신하도록 구성되는 송신기를 더 구비하는, 퀵 페이징 메시지 생성 장치.
제 20 항에 있어서,

상기 인코더에 커플링되고, 상기 인코딩된 퀵 페이징 패킷을 하나 이상의 채널을 통해 다른 정보와 시간 분할 다중화하도록 구성되는 송신기를 더 구비하는, 퀵 페이징 메시지 생성 장치.
액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 수단;

퀵 페이징 블록의 복수의 퀵 페이징 비트로부터, 상기 액세스 단말기에 대응하는 하나의 퀵 페이징 비트를 세팅하는 수단;

인코딩된 퀵 페이징 패킷을 생성하기 위해 상기 퀵 페이징 블록을 인코딩하는 수단;

상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하는 수단; 및

상기 하나 이상의 OFDM 심볼을 송신하는 수단을 포함하는, 액세스 단말기에 의 통지 장치.
제 25 항에 있어서,

상기 하나 이상의 OFDM 심볼을 생성하는 수단은, 상기 인코딩된 퀵 페이징 블록 전체를 갖는 하나 이상의 OFDM 심볼을 생성하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
제 25 항에 있어서,

상기 퀵 페이징 블록과는 별개의 추가 비트를 생성하는 수단; 및

상기 퀵 페이징 블록을 인코딩하는 단계 이전에, 상기 퀵 페이징 블록에 상기 추가 비트를 첨부하는 수단을 더 포함하는, 액세스 단말기에의 통지 장치.
제 25 항에 있어서,

압축된 퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 블록을 압축하는 수단을 더 포함하며,

상기 퀵 페이징 블록을 인코딩하는 수단은 상기 압축된 퀵 페이징 블록을 인코딩하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
제 28 항에 있어서,

상기 퀵 페이징 블록을 압축하는 수단은,

상기 복수의 퀵 페이징 비트로부터 어서트된 퀵 페이징 비트의 수를 결정하는 수단; 및

상기 어서트된 퀵 페이징 비트의 수가 소정의 양 미만인 경우, 상기 퀵 페이징 블록 내의 상기 어서트된 퀵 페이징 비트의 위치를 나타내는 연속 필드를 생성하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
제 28 항에 있어서,

상기 퀵 페이징 블록을 압축하는 수단은,

상기 복수의 퀵 페이징 비트로부터 어서트된 퀵 페이징 비트의 수를 결정하는 수단; 및

상기 어서트된 퀵 페이징 비트의 수가 소정의 양을 초과하는 경우, 상기 퀵 페이징 블록을 나타내는 소정의 값을 생성하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 수단;

인코딩된 퀵 페이징 블록을 생성하기 위해 별개의 액세스 단말기에 대응하는 하나 이상의 추가 퀵 페이징 비트와 함께 상기 퀵 페이징 비트를 공동으로 인코딩하는 수단; 및

상기 인코딩된 퀵 페이징 블록을 채널을 통해 별개의 정보와 시간 분할 다중화하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
제 31 항에 있어서,

상기 인코딩된 퀵 페이징 블록을 무선 통신 시스템의 하나 이상의 채널을 통해 다른 정보와 시간 분할 다중화하는 수단을 더 포함하는, 액세스 단말기에의 통지 장치.
제 31 항에 있어서,

상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하는 수단을 더 포함하는, 액세스 단말기에의 통지 장치.
제 33 항에 있어서,

상기 하나 이상의 OFDM 심볼을 생성하는 수단은 상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 상기 하나 이상의 OFDM 심볼의 실질적으로 모든 신호 전달 부반송파로 변조하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
제 33 항에 있어서,

상기 하나 이상의 OFDM 심볼을 생성하는 수단은 상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 상기 하나 이상의 OFDM 심볼의 부반송파의 적어도 서브세트로 직교 위상 편이 (QPSK) 변조하는 수단을 포함하는, 액세스 단말기에의 통지 장치.
퀵 페이징 패킷을 수신하는 수단;

퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 패킷을 디코딩하는 수단;

상기 퀵 페이징 블록을 압축해제하는 수단; 및

상기 압축해제 프로세스의 출력에 기초하여 액세스 단말기에 관련된 퀵 페이징 비트의 상태를 결정하는 수단을 포함하는, 퀵 페이징 메시지 프로세싱 장치.
제 36 항에 있어서,

상기 퀵 페이징 패킷을 수신하는 수단은 상기 퀵 페이징 블록 및 로드 제어 블록을 포함하는 퀵 페이징 패킷을 수신하는 수단을 포함하는, 퀵 페이징 메시지 프로세싱 장치.
제 36 항에 있어서,

상기 퀵 페이징 패킷을 수신하는 수단은 상기 퀵 페이징 패킷 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 수신하는 수단을 포함하는, 퀵 페이징 메시지 프로세싱 장치.
제 36 항에 있어서,

상기 퀵 페이징 비트의 상태를 결정하는 수단은,

상기 압축해제 프로세스의 출력에 기초하여 상기 퀵 페이징 블록에서 어서트 된 비트의 위치를 결정하는 수단; 및

상기 위치를 상기 액세스 단말기에 관련된 퀵 페이징 비트의 위치와 비교하는 수단을 포함하는, 퀵 페이징 메시지 프로세싱 장치.
하나 이상의 프로세서에 의해 사용될 수 있는 명령을 포함하는 프로세서 판독가능 매체로서, 상기 명령은,

액세스 단말기에 대해 스케쥴링된 메시지의 존재를 결정하는 명령;

퀵 페이징 블록의 복수의 퀵 페이징 비트로부터, 상기 액세스 단말기에 대응하는 하나의 퀵 페이징 비트를 세팅하는 명령;

인코딩된 퀵 페이징 패킷을 생성하기 위해 상기 퀵 페이징 블록을 인코딩하는 명령;

상기 인코딩된 퀵 페이징 블록 중 적어도 일부를 갖는 하나 이상의 직교 주파수 분할 다중화 (OFDM) 심볼을 생성하는 명령; 및

상기 하나 이상의 OFDM 심볼을 송신하는 명령을 포함하는, 프로세서 판독가능 매체.
제 40 항에 있어서,

상기 하나 이상의 프로세서에 의해 사용될 수 있는 명령은,

압축된 퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 블록을 압축하는 명령을 더 포함하는, 프로세서 판독가능 매체.
하나 이상의 프로세서에 의해 사용될 수 있는 명령을 포함하는 프로세서 판독가능 매체로서, 상기 명령은,

복수의 액세스 단말기에 대응하는 복수의 비트를 갖는 퀵 페이징 블록에서 액세스 단말기에 대응하는 퀵 페이징 비트를 세팅하는 명령;

압축된 퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 블록을 압축하는 명령; 및

인코딩된 퀵 페이징 블록을 생성하기 위해 상기 압축된 퀵 페이징 블록을 인코딩하는 명령을 포함하는, 프로세서 판독가능 매체.
하나 이상의 프로세서에 의해 사용될 수 있는 명령을 포함하는 프로세서 판독가능 매체로서, 상기 명령은,

퀵 페이징 패킷을 프로세싱하는 명령;

퀵 페이징 블록을 생성하기 위해 상기 퀵 페이징 패킷을 디코딩하는 명령;

상기 퀵 페이징 블록을 압축해제하는 명령; 및

상기 압축해제의 결과에 기초하여 액세스 단말기에 관련된 퀵 페이징 비트의 상태를 결정하는 명령을 포함하는, 프로세서 판독가능 매체.
제 43 항에 있어서,

상기 퀵 페이징 비트의 상태를 결정하는 명령은,

상기 압축해제 프로세스의 출력에 기초하여 상기 퀵 페이징 블록에서 어서트된 비트의 위치를 결정하는 명령; 및

상기 위치를 상기 액세스 단말기에 관련된 퀵 페이징 비트의 위치와 비교하는 명령을 더 포함하는, 프로세서 판독가능 매체.