KR100961961B1 - Manufacturing method of thin film transistor array panel - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000010408 film Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000007654 immersion Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 66
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 3
- 238000010030 laminating Methods 0.000 abstract description 2
- 238000003860 storage Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 금속막을 적층하는 단계, 금속막 위에 게이트선의 형성 영역을 정의하는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하는 단계, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계, 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층에 저농도 도핑 영역을 형성하는 단계를 포함하고, 소스 영역, 드레인 영역을 형성하는 단계는 플라즈마 이머젼 방식을 이용하여 저에너지로 도전형 불순물을 도핑하여 이루어진다.A method of manufacturing a thin film transistor array panel according to the present invention includes forming a polycrystalline silicon layer on an insulating substrate, forming a gate insulating film on the polycrystalline silicon layer, laminating a metal film on the gate insulating film, and forming a gate line forming region on the metal film. Forming a defined photoresist pattern, patterning a metal film in an isotropic etching process using the photoresist pattern as a mask, forming a gate line having a gate electrode, and patterning the gate insulating film in an anisotropic etching process using the photoresist pattern as a mask Forming an insulating pattern, forming a source region, a drain region, and a channel region that is not doped with impurities by doping a conductive dopant in a high concentration in the polycrystalline silicon layer, and forming a low concentration doped region in the polycrystalline silicon layer. Source region, drain zero Forming is performed by doping conductive impurities into a low energy by using a plasma immersion method.
소스, 드레인, 저에너지 도핑, 플라즈마 이머젼Source, Drain, Low Energy Doping, Plasma Immersion
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.
도 2는 각각 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II, respectively.
도 3, 도 6, 도 8, 도 12, 도 14 및 도 16은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,3, 6, 8, 12, 14, and 16 are layout views at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in Figs. 1 and 2, respectively, according to one embodiment of the present invention; The drawings are listed in the order of the process.
도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고,4 is a cross-sectional view of the thin film transistor array panel of FIG. 3 taken along the line IV-IV.
도 7은 도 6의 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이고,FIG. 7 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII.
도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고,FIG. 9 is a cross-sectional view of the thin film transistor array panel of FIG. 8 taken along the line IX-IX.
도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,FIG. 13 is a cross-sectional view of the thin film transistor array panel of FIG. 12 taken along the line XIII-XIII ′,
도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이고,FIG. 15 is a cross-sectional view of the thin film transistor array panel of FIG. 14 taken along the line XV-XV ′. FIG.
도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII' 선을 따라 잘라 도시한 단면도이고,FIG. 17 is a cross-sectional view of the thin film transistor array panel of FIG. 16 taken along the line XVII-XVII ′,
도 5는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이고,FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 3 taken along the line IV-IV.
도 10은 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도로서 도 9 다음 단계에서의 도면이고,FIG. 10 is a cross-sectional view of the thin film transistor array panel of FIG. 8 taken along the line IX-IX.
도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도로서 도 10 다음 단계에서의 도면이다.FIG. 11 is a cross-sectional view of the thin film transistor array panel of FIG. 8 taken along the line IX-IX.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor array panel, and more particularly, to a method for manufacturing a thin film transistor array panel using polycrystalline silicon as a semiconductor layer.
박막 트랜지스터 표시판(Thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.A thin film transistor (TFT) is used as a circuit board for independently driving each pixel in a liquid crystal display device, an organic electroluminescence (EL) display device, or the like.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트 선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.The thin film transistor array panel includes a scan signal line or gate line for transmitting a scan signal and an image signal line or data line for transmitting an image signal, a thin film transistor connected to the gate line and the data line, a pixel electrode connected to the thin film transistor, and the like. It includes.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. The thin film transistor includes a semiconductor layer forming a channel and a gate electrode which is a part of the gate line, a source electrode which is a part of the data line, and a drain electrode facing the source electrode around the semiconductor layer. The thin film transistor is a switching device that transfers or blocks an image signal transmitted through a data line to a pixel electrode according to a scan signal transmitted through a gate line.
이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.In this case, the semiconductor layer is made of amorphous silicon, polycrystalline silicon, or the like, and the thin film transistor may be divided into a top gate method and a bottom gate method according to a position relative to the gate electrode. In the case of a polysilicon thin film transistor array panel, a top gate method in which a gate electrode is located above the semiconductor layer is mainly used.
탑 게이트 방식은 박막 트랜지스터의 구동 속도가 바텀 게이트 방식 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 같이 형성할 수 있는 장점이 있는 반면, 펀치 쓰루 등의 문제점이 발생하여 반도체층의 채널 영역과 소스 영역 및 드레인 영역 사이에 저농도 도핑 영역을 형성하는 것이 바람직하다.The top gate method has the advantage of forming a driving circuit for operating the thin film transistor together with the thin film transistor in the pixel region because the driving speed of the thin film transistor is much faster than that of the bottom gate method. It is desirable to form a lightly doped region between the channel region and the source and drain regions of the layer.
이와 같은 박막 트랜지스터의 소스 영역 및 드레인 영역은 이온 주입 챔버 내에서 스케닝 또는 이온빔 장치를 이용하여 고에너지로 도전형 불순물을 기판에 주입하여 형성한다. 다음 기판을 이온 주입 챔버 밖으로 언로딩하여 기판 위에 저 농도 도핑 영역을 정의하는 마스크를 형성한다. 그리고 이온 주입 챔버로 저농도 도핑 영역을 정의하는 마스크가 형성되어 있는 기판을 재로딩하여 스케닝 또는 이온빔 장치를 이용하여 저에너지로 도전형 불순물을 소스 영역 및 드레인 영역 사이의 기판에 주입하여 저농도 도핑 영역을 형성한다.The source region and the drain region of the thin film transistor are formed by implanting a conductive impurity into a substrate at high energy using a scanning or ion beam apparatus in an ion implantation chamber. The substrate is then unloaded out of the ion implantation chamber to form a mask defining a low concentration doped region over the substrate. In addition, a low concentration doped region is formed by reloading a substrate on which a mask defining a low concentration doped region is formed into an ion implantation chamber, and injecting conductive impurities into the substrate between the source region and the drain region at low energy using a scanning or ion beam apparatus. do.
그러나, 종래 기술에 의한 소스 영역 및 드레인 영역의 형성 방법은 기판 위에 형성되어 있는 게이트 절연막의 두께로 인하여 고에너지로 도전형 불순물을 기판에 주입하여 채널 영역과 소스 영역 및 드레인 영역을 형성하기 때문에 이온 주입 챔버에 고전압이 걸리게 되어 위험하다. However, the conventional method of forming the source region and the drain region is performed by implanting conductive impurities with high energy into the substrate to form the channel region, the source region, and the drain region due to the thickness of the gate insulating film formed on the substrate. It is dangerous to apply high voltage to the injection chamber.
또한, 챔버에 걸린 고전압으로 인하여 소자가 불량해지는 문제점이 있다.In addition, there is a problem that the device is defective due to the high voltage applied to the chamber.
본 발명이 이루고자 하는 기술적 과제는 소스 영역 및 드레인 영역을 저에너지로 도전형 불순물을 기판에 도핑하여 형성할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a thin film transistor array panel in which source and drain regions may be formed by doping a conductive impurity to a substrate at low energy.
이러한 과제를 달성하게 위해 본 발명에서는 다음과 같은 박막 트랜지스터 표시판의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of manufacturing the following thin film transistor array panel.
보다 상세하게, 절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 금속막을 적층하는 단계, 금속막 위에 게이트선의 형성 영역을 정의하는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게 이트 전극을 가지는 게이트선을 형성하는 단계, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 게이트 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계, 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 다결정 규소층에 저농도 도핑 영역을 형성하는 단계를 포함하고, 소스 영역, 드레인 영역을 형성하는 단계는 저에너지로 도전형 불순물을 PECVD 방법 또는 플라즈마 이머젼 방법을 이용하여 도핑하는 것이 바람직하다.More specifically, forming a polycrystalline silicon layer on an insulating substrate, forming a gate insulating film on the polycrystalline silicon layer, laminating a metal film on the gate insulating film, forming a photosensitive film pattern defining a formation region of the gate line on the metal film Step, patterning the metal film in an isotropic etching process using the photoresist pattern as a mask to form a gate line having a gate electrode, patterning the gate insulating film in an anisotropic etching process using the photoresist pattern as a mask to form a gate insulating pattern Forming a source region, a drain region, and a channel region which is not doped with impurities by doping a conductive dopant with high concentration in the polycrystalline silicon layer, and forming a low concentration doped region in the polycrystalline silicon layer, and Forming an area is challenging with low energy Impurities are preferably doped using the PECVD method, or a plasma immersion method.
또한 소스 영역 및 드레인 영역을 형성하는 단계는 도전형 불순물을 3~40eV의 에너지로 도핑하는 것이 바람직하다.In the forming of the source region and the drain region, the dopant of the conductive type is preferably 3 to 40 eV.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시 판에 대하여 도면을 참고로 하여 상세하게 설명한다.Next, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along line II-II ′.
도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 포함된 다결정 규소층(150)이 형성되어 있다. 1 and 2, a blocking
다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연 패턴(140p, 140q)이 형성되어 있다. 그리고 게이트 절연 패턴(140p, 140q) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성할 수 있다. In addition, the
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(141, 142)를 포함하고 있다. The first
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다. A
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다. A
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(173)을 노출하는 제3 접촉구(143)를 가진다. A second
제2 층간 절연막(602) 위에는 제3 접촉구(143)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다. The
이상 기술한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 을 첨부한 도면을 참조하여 상세히 설명한다.A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention described above will be described in detail with reference to the accompanying drawings.
도 3, 도 6, 도 8, 도 12, 도 14 및 도 16은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4, 도 7, 도 9, 도 13, 도 15 및 도 17은 도 3, 도6, 도8, 도 12, 도 14 및 도 16의 박막 트랜지스터 표시판을 IV-IV 선, VII-VII IX-IX 선, XIII-XIII' 선, XV-XV' 선 및 XVII-XVII' 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도로서 도 4 다음 단계에서의 도면이고, 도 10은 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도로서 도 9 다음 단계에서의 도면이고, 도 11은 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도로서 도 10 다음 단계에서의 도면이다.3, 6, 8, 12, 14, and 16 are layout views at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in Figs. 1 and 2, respectively, according to one embodiment of the present invention; 4, 7, 9, 13, 15, and 17 illustrate IV-IV thin film transistor array panels of FIGS. 3, 6, 8, 12, 14, and 16. FIG. 5 is a cross-sectional view taken along lines VII-VII IX-IX, XIII-XIII ', XV-XV', and XVII-XVII ', and FIG. 5 is a thin film transistor array panel of FIG. 4 is a cross-sectional view taken along the line IX-IX of the thin film transistor array panel of FIG. 8, and is a diagram taken in the next step of FIG. 9, and FIG. Is a cross-sectional view of the thin film transistor array panel taken along the line IX-IX and shown in the next step of FIG. 10.
먼저 도 3 및 도 4에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다. First, as shown in FIGS. 3 and 4, the
이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다.Thereafter, the amorphous silicon film is crystallized into amorphous silicon through laser annealing, furnace annealing, or solid crystallization, and then patterned by photolithography to form a
이어 도 5에 도시한 바와 같이, 다결정 규소층(150) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 그리고 게이트 절연막(140) 위에 몰리브덴 텅스텐 등의 금속 물질을 증착하여 게이트 금속막(120)을 형성한 다음, 게이트 금속막(120) 위에 감광막을 형성하고 광마스크 패턴을 통하여 노광 및 현상하여 감광막 패턴(53, 54)을 형성한다.Subsequently, as shown in FIG. 5, an insulating material such as silicon nitride or silicon oxide is deposited on the
다음 도 6 및 도 7에 도시한 바와 같이, 감광막 패턴(53, 54)을 마스크로 게이트 금속막을 등방성 식각하여 게이트 전극(124)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다.Next, as shown in FIGS. 6 and 7, the gate metal layer isotropically etched using the
게이트선(121) 및 유지 전극선(131)의 절단면은 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성하는 것이 바람직하다.The cut surfaces of the
이어 도 8 및 도 9에 도시한 바와 같이, 감광막 패턴(53, 54)을 마스크로 게이트 절연막을 이방성 식각하여 게이트 전극(124) 및 유지 전극(133)의 폭보다 조금 넓은 폭을 가지는 게이트 절연 패턴(140p, 140q)을 형성한다. 이때, 게이트 절연 패턴(140p, 140q)은 다결정 규소층(150)과 게이트 전극(124) 및 유지 전극(133)의 사이에 각각 위치하여 다결정 규소층과 게이트 전극(124) 및 유지 전극(133)을 각각 절연시키는 역할을 하는 동시에 후술하는 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑할 경우 이온 주입 마스크의 역할도 한다.8 and 9, the gate insulating pattern is anisotropically etched using the
다음으로 도 10에 도시한 바와 같이, 감광막 패턴을 제거한 후 게이트 절연 패턴(140p, 140q)을 마스크로 PECVD(plasma etchanced chemical vapor deposition) 방법 또는 플라즈마 이머젼(plasma immersion) 방법을 이용하여 3~40eV의 저에너지 로 N형 불순물 이온을 도핑하여 소스 영역(153)과 드레인 영역(155) 및 채널 영역(154)을 형성한다. 이때, 채널 영역(154)은 게이트 전극(124) 아래에 위치한 다결정 규소층(150)으로 불순물이 도핑되지 않으며 소스 영역(153)과 드레인 영역(155)을 분리한다.Next, as shown in FIG. 10, after removing the photoresist pattern, the
그리고 도 11에 도시한 바와 같이, 게이트 전극(124) 및 유지 전극(133)을 마스크로 고에너지를 사용하여 N형 도전형 불순물을 스케닝 설비 또는 이온빔 설비를 이용하여 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다.As shown in FIG. 11, the N-type conductive impurities are doped at low concentration using a scanning facility or an ion beam facility using high energy using the
다음 도 12 및 도 13에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 기판 전면에 절연 물질을 적층하여 제1층간 절연막(601)을 형성한다. 이후 제1층간 절연막(601)에 사진 식각 방법으로 소스 영역(153)과 드레인 영역(155)을 노출하는 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다.Next, as shown in FIGS. 12 and 13, an insulating material is stacked on the entire surface of the substrate to cover the
도 14 및 도 15에 도시한 바와 같이, 제1 접촉구(141) 및 제2 접촉구(142) 내부를 포함하여 제1층간 절연막(601) 위에 데이터 금속막을 형성한 후 패터닝하여 데이터 선(171)과 드레인 전극(175)을 형성한다. 데이터선(171)은 제1 접촉구(141)를 통해 소스 영역(153)과 연결하고, 드레인 전극(175)은 제2 접촉구(142)를 통해 드레인 영역(155)과 연결한다. As shown in FIGS. 14 and 15, a data metal film is formed on the first
데이터선(171)은 알루미늄 또는 알루미늄 네오디뮴(AlND)과 같은 알루미늄 함유 금속의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터 금속막을 형성한 후 패터닝하여 형성한다. 데이터선(171) 및 드레인 전극(173)의 절단면은 상부층과의 밀착 성을 위해서 일정한 경사를 가지도록 형성하는 것이 바람직하다. The
도 16 및 도 17에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(143)를 형성한다. As shown in FIGS. 16 and 17, an insulating material is stacked on the first
도 1 및 도 2에 도시한 바와 같이, 제3 접촉구(143) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 다음 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(143)를 통해 드레인 전극(175)과 연결한다. 접촉 보조 부재는 제1 및 2 층간 절연층(601, 602)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2층간 절연층(601, 102)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)를 통해 각각 데이터선(171) 및 게이트선(121)의 한쪽 끝부분과 연결한다. 1 and 2, indium tin oxide (ITO), indium zinc oxide (IZO), and the like, which are transparent materials, are deposited on the second
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
이상에서 설명한 바와 같이 본 발명에 따르면 기판에 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑 시에 저에너지를 이용함으로써 챔버에 고에너지로 인하여 발생하는 고전압의 위험을 방지 할 수 있다. 따라서, 소자의 특성 및 동작을 안정화시킬 수 있다.As described above, according to the present invention, by using low energy when doping conductive impurities for forming the source region and the drain region in the substrate, it is possible to prevent the danger of the high voltage caused by the high energy in the chamber. Therefore, the characteristics and operation of the device can be stabilized.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030060706A KR100961961B1 (en) | 2003-09-01 | 2003-09-01 | Manufacturing method of thin film transistor array panel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030060706A KR100961961B1 (en) | 2003-09-01 | 2003-09-01 | Manufacturing method of thin film transistor array panel |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050024641A KR20050024641A (en) | 2005-03-11 |
KR100961961B1 true KR100961961B1 (en) | 2010-06-10 |
Family
ID=37231738
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030060706A KR100961961B1 (en) | 2003-09-01 | 2003-09-01 | Manufacturing method of thin film transistor array panel |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100961961B1 (en) |
-
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- 2003-09-01 KR KR1020030060706A patent/KR100961961B1/en not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR20050024641A (en) | 2005-03-11 |
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