KR101012795B1 - Thin film transistor array panel and Manufacturing method thereof - Google Patents

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KR101012795B1 KR1020030088082A KR20030088082A KR101012795B1 KR 101012795 B1 KR101012795 B1 KR 101012795B1 KR 1020030088082 A KR1020030088082 A KR 1020030088082A KR 20030088082 A KR20030088082 A KR 20030088082A KR 101012795 B1 KR101012795 B1 KR 101012795B1
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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 차단막, 차단막 위에 형성되어 있으며 소스 영역, 채널 영역 및 드레인 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선, 제1 층간 절연막 위에 형성되며 드레인 영역과 전기적으로 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 차단막은 PSG막을 가진다.A thin film transistor array panel according to an exemplary embodiment of the present invention includes an insulating substrate, a blocking film formed on the insulating substrate, a gate insulating film formed on the polycrystalline silicon layer and the polycrystalline silicon layer formed on the blocking film and having a source region, a channel region and a drain region. A gate line having a gate electrode formed on the gate insulating film and overlapping the channel region, a first interlayer insulating film formed on the gate line, and a data line having a source electrode formed on the first interlayer insulating film and electrically connected to the source region. And a drain electrode formed on the first interlayer insulating layer and electrically connected to the drain region, a second interlayer insulating layer formed on the data line and the drain electrode, and a pixel electrode formed on the second interlayer insulating layer and connected to the drain electrode. The blocking film has a PSG film.

박막트랜지스터, 차단막, PSG막, 산화규소막Thin Film Transistor, Blocking Film, PSG Film, Silicon Oxide Film

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and Manufacturing method thereof}Thin film transistor array panel and manufacturing method thereof

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II ',

도 3은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이고,3 is a cross-sectional view at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in FIGS. 1 and 2, respectively, according to one embodiment of the present invention;

도 4, 도 6, 도 10, 도 12 및 도 14는 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,4, 6, 10, 12, and 14 are layout views at an intermediate stage of the method for manufacturing the thin film transistor array panel shown in Figs. 1 and 2, respectively, according to an embodiment of the present invention. The drawings listed,

도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고,FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VV ′. FIG.

도 7은 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도이고,FIG. 7 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII ′. FIG.

도 8은 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이고,FIG. 8 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII ′, and is a diagram illustrating the next step in FIG. 7.

도 9는 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이고,FIG. 9 is a cross-sectional view illustrating the thin film transistor array panel of FIG. 6 taken along the line VII-VII ′, and is a diagram illustrating the next step in FIG. 7.

도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고,FIG. 11 is a cross-sectional view of the thin film transistor array panel of FIG. 10 taken along the line XI-XI ′.

도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,FIG. 13 is a cross-sectional view of the thin film transistor array panel of FIG. 12 taken along the line XIII-XIII ′,

도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.FIG. 15 is a cross-sectional view of the thin film transistor array panel of FIG. 14 taken along the line XV-XV ′.

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로 특히 반도체층으로 다결정 규소를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor array panel, and more particularly, to a method for manufacturing a thin film transistor array panel using polycrystalline silicon as a semiconductor layer.

박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.A thin film transistor (TFT) is used as a circuit board for independently driving each pixel in a liquid crystal display device, an organic electroluminescence (EL) display device, or the like. The thin film transistor array panel includes a scan signal line or a gate line for transmitting a scan signal and an image signal line or a data line for transferring an image signal, and includes a thin film transistor connected to the gate line and the data line, a pixel electrode connected to the thin film transistor, and the like. It is included.

박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전 극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다. 이때, 박막 트랜지스터 표시판에 형성되어 있는 박막 트랜지스터는 다결정 규소 또는 비정질 규소를 이용하여 형성할 수 있다.The thin film transistor includes a semiconductor layer forming a channel and a gate electrode connected to the gate line, a source electrode connected to the data line and a drain electrode facing the source electrode centered on the semiconductor layer. The thin film transistor is a switching element that controls an image signal transmitted to a pixel electrode through a data line according to a scan signal transmitted through a gate line. In this case, the thin film transistor formed on the thin film transistor array panel may be formed using polycrystalline silicon or amorphous silicon.

다결정 규소를 이용한 박막 트랜지스터는 비정질 규소를 이용한 박막 트랜지스터에 비해서 전자 이동도가 크기 때문에 고속 구동을 할 수 있다. 또한, 박막 트랜지스터 표시판을 구동하기 위한 구동 회로를 별도의 회로로 부착하지 않고 박막 트랜지스터와 동일한 기판 위에 형성할 수 있는 장점이 있다.The thin film transistor using polycrystalline silicon has high electron mobility compared to the thin film transistor using amorphous silicon, and thus can be driven at high speed. In addition, the driving circuit for driving the thin film transistor array panel may be formed on the same substrate as the thin film transistor without attaching a separate circuit.

종래 기술에 따른 박막 트랜지스터 표시판은 유리 따위로 이루어진 절연 기판과 다결정 규소층의 사이에 절연 기판과 다결정 규소층의 접착성을 향상시키며, 절연 기판 내부에 존재하는 도전성 불순물이 다결정 규소층으로 확산하는 것을 방지하기 위한 차단층이 위치한다. 차단층은 다결정 규소층과의 계면 특성이 우수한 산화규소(SiO2)로 이루어진다. 이때, 차단층은 절연 기판 내부에 존재하는 도전성 불순물이 다결정 규소층으로 확산하는 것을 방지하기 위해 5000~6000Å 정도의 두께로 두껍게 형성한다. 또한, 다결정 규소층을 차단층 위에 형성하기 전에 차단층 전체에 오존(O3)을 이용하여 세정하는 세정 공정을 더 포함하기도 한다. The thin film transistor array panel according to the prior art improves the adhesion between the insulating substrate and the polycrystalline silicon layer between the insulating substrate made of glass and the polycrystalline silicon layer, and prevents the diffusion of conductive impurities present in the insulating substrate into the polycrystalline silicon layer. There is a blocking layer to prevent. The barrier layer is made of silicon oxide (SiO 2 ) having excellent interfacial properties with the polycrystalline silicon layer. At this time, the blocking layer is formed to a thickness of about 5000 ~ 6000Å thick to prevent the conductive impurities present in the insulating substrate diffuse into the polycrystalline silicon layer. Further, the method may further include a cleaning step of cleaning the entire blocking layer using ozone (O 3 ) before forming the polycrystalline silicon layer on the blocking layer.

그러나, 종래 기술에 의한 박막 트래지스터 표시판의 제조 방법은 절연 기판과 다결정 규소층 사이에 위치하는 차단층의 두께를 절연 기판 내부에 존재하는 도전성 불순물이 다결정 규소층으로 확산하는 것이 방지되게 충분히 두껍게 형성하기 때문에 차단층을 형성하기 위한 공정 시간이 길어진다. However, the method of manufacturing a thin film transistor display panel according to the prior art is formed thick enough to prevent the diffusion of conductive impurities present in the insulating substrate into the polycrystalline silicon layer, the thickness of the blocking layer located between the insulating substrate and the polycrystalline silicon layer. Therefore, the process time for forming a barrier layer becomes long.

또한, 절연 기판의 도전성 불순물이 차단층을 투과하여 차단층 표면에 존재하는 것을 방지하기 위해 차단층 전면에 오존을 이용한 세정 공정이 더 추가되어 박막 트랜지스터 표시판을 형성하기 위한 전체 공정 시간이 길어지게 되며, 그로 인하여 박막 트랜지스터 표시판의 제조 수율이 떨어진다.In addition, in order to prevent conductive impurities of the insulating substrate from penetrating the blocking layer and existing on the surface of the blocking layer, a cleaning process using ozone is further added to the entire surface of the blocking layer, thereby increasing the overall process time for forming the thin film transistor array panel. Therefore, the manufacturing yield of a thin film transistor array panel falls.

본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 불량을 방지하는 동시에 제조 공정 시간을 단축시킬 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array panel and a method of manufacturing the same, which may prevent a defect of a thin film transistor array panel and at the same time shorten a manufacturing process time.

이러한 과제를 달성하기 위해 본 발명에서는 다음과 같은 박막 트랜지스터 표시판 및 그의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides the following thin film transistor array panel and its manufacturing method.

보다 상세하게는 절연 기판, 절연 기판 위에 형성되어 있는 차단막, 차단막 위에 형성되어 있으며 소스 영역, 채널 영역 및 드레인 영역을 가지는 다결정 규소층, 다결정 규소층 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되며 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선, 제1 층간 절연막 위에 형성되며 드레인 영역과 전기적으로 연결되는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막, 제2 층간 절연막 위에 형성되며 드레인 전극과 연결 되어 있는 화소 전극을 포함하고, 차단막은 PSG막을 가지는 박막 트랜지스터 표시판을 마련한다.More specifically, it is formed on an insulating substrate, a blocking film formed on the insulating substrate, a polycrystalline silicon layer having a source region, a channel region and a drain region, a gate insulating film formed on the polycrystalline silicon layer, a gate insulating film formed on the blocking film. A gate line having a gate electrode overlapping the channel region, a first interlayer insulating film formed on the gate line, a data line having a source electrode formed on the first interlayer insulating film and electrically connected to the source region, and formed on the first interlayer insulating film And a drain electrode electrically connected to the drain region, a second interlayer insulating film formed on the data line and the drain electrode, a pixel electrode formed on the second interlayer insulating film and connected to the drain electrode, and the blocking film is a thin film having a PSG film. A transistor display panel is prepared.

여기서, 차단막은 제1막 및 제2막이 차례로 적층되어 있으며, 제1막은 PSG로 이루어지고, 제2막은 산화 규소로 이루어지는 것이 바람직하다.Here, it is preferable that the first film and the second film are laminated in this order, the first film is made of PSG, and the second film is made of silicon oxide.

또한 소스 영역과 채널 영역 사이 드레인 영역과 채널 영역 사이에 형성되어 있으며 도전형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역을 더 포함하는 것이 바람직하다.In addition, it is preferable to further include a low concentration doped region formed between the drain region and the channel region between the source region and the channel region and doped with a low concentration of the conductive impurities.

다르게는 절연 기판 위에 PSG막 및 산화규소막을 차례로 적층하여 차단막 패턴을 형성하는 단계, 차단막 패턴 위에 다결정 규소층을 형성하는 단계, 다결정 규소막을 사진 식각하여 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 게이트 절연막을 차례로 형성하는 단계, 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 다결정 규소층의 소정 영역에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 상기 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 마련한다. Alternatively, forming a barrier layer pattern by sequentially stacking a PSG film and a silicon oxide layer on an insulating substrate, forming a polycrystalline silicon layer on the barrier layer pattern, photo-etching the polycrystalline silicon layer, and forming a polycrystalline silicon layer, on the polycrystalline silicon layer Forming a gate insulating film in sequence, forming a gate line having a gate electrode on the gate insulating film, and doping a predetermined region of the polysilicon layer to form a source region, a drain region, and a channel region not doped with impurities Forming a first interlayer insulating film covering the gate line and having first and second contact holes, and forming a data line having a source electrode connected to a source region through the first contact hole on the first interlayer insulating film. Forming a drain electrode connected to the drain region through the second contact hole; Forming a second interlayer insulating film covering the drain electrode and having a third contact hole, and forming a pixel electrode connected to the drain electrode through the third contact hole on the second interlayer insulating film Find a way.                     

또한 PSG막은 500Å 이하의 두께로 형성하는 것이 바람직하다.In addition, the PSG film is preferably formed to a thickness of 500 GPa or less.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.Next, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along line II-II ′.

도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 제1막(111p) 및 제2막(111q)이 차례로 적층되어 있는 이중막 구조의 차단막(111)이 형성되어 있다. 이때, 제1막(111p)은 500Å 이하의 두께로 형성되어 있으며, 제2막(111q)은 약 2000Å 정도의 두께로 형성되어 있다. 또한, 제1막(111p)은 금속 따위의 도전체와 결합력이 좋은 인(P)이 함유되어 있는 PSG(phosphorous silicate glass)막으로 이루어지고, 제2막(111q)은 후술하는 다결정 규소층과의 계면 특성이 우수한 산화 규소(SiO2)막으로 이루어진다. 1 and 2, a blocking film 111 having a double film structure in which a first film 111p and a second film 111q are sequentially stacked is formed on a transparent insulating substrate 110. At this time, the first film 111p is formed to a thickness of 500 kPa or less, and the second film 111q is formed to a thickness of about 2000 kPa. In addition, the first film 111p is composed of a PSG (phosphorous silicate glass) film containing phosphorus (P) having good bonding strength with a conductor such as a metal, and the second film 111q is formed of a polycrystalline silicon layer to be described later. A silicon oxide (SiO 2 ) film having excellent interfacial properties.

그리고, 차단막(111) 위에 소스 영역(153), 드레인 영역(155) 및 채널 영역 (154)이 포함된 다결정 규소층(150)이 형성되어 있고, 다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. The substrate 110 including the polycrystalline silicon layer 150 including the source region 153, the drain region 155, and the channel region 154 is formed on the blocking layer 111. ), A gate insulating layer 140 is formed.

게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 그리고 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(152)이 형성되어 있다. A gate line 121 extending in one direction is formed on the gate insulating layer 140, and a portion of the gate line 121 extends to overlap the channel region 154 of the polysilicon layer 150 and overlap the gate. A portion of the line 121 is used as the gate electrode 124 of the thin film transistor. A lightly doped region 152 is formed between the source region 153 and the channel region 154 and between the drain region 155 and the channel region 154.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.In addition, the storage electrode line 131 for increasing the storage capacitance of the pixel is parallel to the gate line 121 and is formed in the same layer with the same material. A portion of the storage electrode line 131 overlapping the polycrystalline silicon layer 150 becomes the storage electrode 133, and the polycrystalline silicon layer 150 overlapping the storage electrode 133 becomes the storage electrode region 157. One end of the gate line 121 may be formed wider than the width of the gate line 121 in order to connect to an external circuit (not shown).

게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역 (153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(141, 142)를 포함하고 있다.The first interlayer insulating layer 601 is formed on the gate insulating layer 140 on which the gate line 121 and the storage electrode line 131 are formed. The first interlayer insulating layer 601 includes first and second contact holes 141 and 142 exposing the source region 153 and the drain region 155, respectively.

제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선 (171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다. A data line 171 is formed on the first interlayer insulating layer 601 to cross the gate line 121 to define a pixel area. A portion or branched portion of the data line 171 is connected to the source region 153 through the first contact hole 141, and the portion 173 connected to the source region 153 is a source electrode of the thin film transistor. Used. One end of the data line 171 may be formed wider than the width of the data line 171 to be connected to an external circuit (not shown).

그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.A drain electrode 175 is formed on the same layer as the data line 171 and is separated from the source electrode 173 and connected to the drain region 155 through the second contact hole 142.

드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(173)을 노출하는 제3 접촉구(143)를 가진다. A second interlayer insulating layer 602 is formed on the first interlayer insulating layer 601 including the drain electrode 175 and the data line 171. The second interlayer insulating layer 602 has a third contact hole 143 exposing the drain electrode 173.

제2 층간 절연막(602) 위에는 제3 접촉구(143)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다. The pixel electrode 190 connected to the drain electrode 175 is formed on the second interlayer insulating layer 602 through the third contact hole 143.

이상 기술한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. A method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention described above will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이 고, 도 3은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 단면도이고, 도 4, 도 6, 도 10, 도 12 및 도 14는 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고, 도 7은 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도이고, 도 8은 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이고, 도 9는 도 6의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 잘라 도시한 단면도로서 도 7 다음 단계에서의 도면이고, 도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고, 도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II ′, and FIG. Is a cross-sectional view at an intermediate stage of the method for manufacturing the thin film transistor array panel according to an embodiment of the present invention, and FIGS. 4, 6, 10, 12, and 14 are shown in FIGS. 1 and 2, respectively. FIG. 5 is a layout view at an intermediate stage of a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention. FIG. 5 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the line VV ′. FIG. 7 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII ′, and FIG. 8 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII ′ of FIG. 6. FIG. 9 is a cross-sectional view of the thin film transistor array panel of FIG. 6 taken along the line VII-VII 'and shown in the next step of FIG. 7, and FIG. 13 is a cross-sectional view of the thin film transistor array panel of FIG. 12 taken along a line XIII-XIII ', and FIG. 15 is a cross-sectional view of the thin film transistor array panel of FIG. 14 taken along the line XV-XV'. It is sectional drawing.

먼저, 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 제1막(111p) 및 제2막(111q)이 차례로 형성되어 있는 이중막 구조를 가지는 차단막(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 절연 기판(110) 내부에는 칼슘(Ca) 또는 마그네슘(Mg) 따위의 도전성 불순물(도시하지 않음)이 존재한다. First, as shown in FIG. 3, the blocking film 111 having a double film structure in which the first film 111p and the second film 111q are sequentially formed is formed on the transparent insulating substrate 110. In this case, glass, quartz, or sapphire may be used as the transparent insulating substrate 110, and conductive impurities such as calcium (Ca) or magnesium (Mg) are present in the insulating substrate 110. .

차단막(111)은 먼저, PSG막으로 이루어진 제1막(111p)을 500Å 이하의 두께로 형성한 다음, 제1막(111p) 위에 산화 규소로 이루어진 제2막(111q)을 약 2000Å 두께로 형성하여 제1막(111p) 및 제2막(111q)이 차례로 적층되어 있는 이중막 구조로 형성한다. 이때, PSG막으로 이루어진 제1막(111p)은 산화 규소(SiO2) 및 산화 질소(NO2)와 금속 따위의 도전체와 결합력이 우수한 인(P)을 함유하는 PH3를 같이 흘려서 형성한다.The blocking film 111 is formed by first forming a first film 111p made of a PSG film with a thickness of 500 GPa or less, and then forming a second film 111q made of silicon oxide on the first film 111p with a thickness of about 2000 GPa. As a result, the first film 111p and the second film 111q are formed in a double film structure in which the first film 111p is stacked in this order. At this time, the first film 111p formed of the PSG film is formed by flowing PH 3 containing silicon oxide (SiO 2 ), nitrogen oxide (NO 2 ), and a conductor such as metal and phosphorus (P) having excellent bonding strength. .

이어 도 4 및 도 5에 도시한 바와 같이, 차단막(111) 위에 비정질 규소를 증착하여 비정질 규소막(도시하지 않음)을 형성한다.4 and 5, an amorphous silicon film is deposited on the blocking film 111 to form an amorphous silicon film (not shown).

이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다. Thereafter, the amorphous silicon film is crystallized into amorphous silicon through laser annealing, furnace annealing, or solid crystallization, and then patterned by photolithography to form a polysilicon layer 150.

도 6 및 도 7에 도시한 바와 같이, 다결정 규소층(150) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.6 and 7, an insulating material such as silicon nitride or silicon oxide is deposited on the polycrystalline silicon layer 150 to form the gate insulating layer 140.

이후 게이트 절연막(140) 위에 몰리브덴 텅스텐 등의 금속 물질을 증착하여 게이트 도전층(도시하지 않음)을 형성한 다음 사진 식각 공정을 진행하여 다결정 규소층(150)과 일부분 중첩하는 게이트 전극(124)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다.Then, a gate conductive layer (not shown) is formed by depositing a metal material such as molybdenum tungsten on the gate insulating layer 140 and then performing a photolithography process to partially overlap the gate electrode 124 with the polysilicon layer 150. The storage electrode line 131 having the gate line 121 and the storage electrode 133 is formed.

도 8에 도시한 바와 같이, 그리고 게이트선(121) 및 유지 전극선(131)을 마스크로 다결정 규소층(150)에 N형 도전형 불순물을 저농도로 주입하여 저농도 도핑 영역(152)을 형성한다.As shown in FIG. 8, a low concentration doped region 152 is formed by implanting N-type conductive impurities at low concentration into the polysilicon layer 150 using the gate line 121 and the storage electrode line 131 as a mask.

도 9에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 감광막(도시하지 않음)을 형성한 후 패터닝하여 감광막 패턴(PR)을 형성한다. 여기서 감광막 패턴(PR)은 감광막 패턴의 가장자리가 게이트선(121)의 측벽을 덮는 형태로 형성한다. 따라서 게이트선(121) 및 유지 전극선(131)과 인접한 다결정 규소층(150)의 소정 부분이 노출되지 않도록 한다. 노광량은 형성한 감광막의 두께에 따라 노광 시간 및 광의 세기 등으로 조정한다.As shown in FIG. 9, a photoresist film (not shown) is formed to cover the polysilicon layer 150 and then patterned to form the photoresist pattern PR. The photoresist pattern PR may be formed in such a manner that an edge of the photoresist pattern covers the sidewall of the gate line 121. Therefore, a portion of the polysilicon layer 150 adjacent to the gate line 121 and the storage electrode line 131 is not exposed. The exposure amount is adjusted by the exposure time, the light intensity, or the like in accordance with the thickness of the formed photosensitive film.

이후 감광막 패턴(PR)을 마스크로 N형 불순물을 고농도로 도핑하여 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)을 형성한다. 채널 영역(154)은 게이트 전극(123) 아래에 위치한 다결정 규소층(150)으로 불순물이 도핑되지 않으며 소스 영역(153)과 드레인 영역(155)을 분리한다. 그리고 저농도 도핑 영역(152)은 감광막 패턴(PR)에 의해 보호된 다결정 규소층(150)의 소정 부분으로, 소스 영역(153)과 채널 영역(154) 사이, 드레인 영역(155)과 채널 영역(154) 사이 및 유지 전극선(131)과 인접한 부분으로 축소된다. Afterwards, the source region 153, the drain region 155, and the channel region 154 are formed by doping N-type impurities at a high concentration using the photoresist pattern PR as a mask. The channel region 154 is a polycrystalline silicon layer 150 disposed under the gate electrode 123, and is free of impurities and separates the source region 153 and the drain region 155. The lightly doped region 152 is a predetermined portion of the polysilicon layer 150 that is protected by the photoresist pattern PR, and is disposed between the source region 153 and the channel region 154, and the drain region 155 and the channel region ( Between 154 and the portion adjacent to the storage electrode line 131.

또한, 다결정 규소층(150)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 다결정 규소층(150A)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155)과는 분리되어 있다.In addition, due to the difference in length and width of the polysilicon layer 150 and the storage electrode line 131, the polycrystalline silicon layer 150A exposed outside the storage electrode line 131 may be formed. These regions are also doped, adjacent to the sustain electrode region 157 and separated from the drain region 155.

이어 도 10 및 도 11에 도시한 바와 같이, 다결정 규소층(150)을 덮도록 기판 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이후 층간 절연막(601)에 사진 식각 방법으로 소스 영역(153)과 드레인 영역(155)을 노출하는 제1 접촉구(141) 및 제2 접촉구(142)를 형성한다. 10 and 11, an insulating material is stacked on the entire surface of the substrate to cover the polysilicon layer 150 to form a first interlayer insulating layer 601. A first contact hole 141 and a second contact hole 142 exposing the source region 153 and the drain region 155 are formed in the interlayer insulating layer 601 by a photolithography method.                     

도 12 및 도 13에 도시한 바와 같이, 제1 접촉구(141) 및 제2 접촉구(142) 내부를 포함하여 제1층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 데이터선(171)과 드레인 전극(175)을 형성한다. 데이터선(171)은 제1 접촉구(141)를 통해 소스 영역(153)과 연결하고, 드레인 전극(175)은 제2 접촉구(142)를 통해 드레인 영역(155)과 연결한다.12 and 13, a data conductive layer is formed on the first interlayer insulating layer 601 including the first contact hole 141 and the second contact hole 142 and then patterned to form a data line 171. ) And the drain electrode 175 are formed. The data line 171 is connected to the source region 153 through the first contact hole 141, and the drain electrode 175 is connected to the drain region 155 through the second contact hole 142.

데이터선(171)은 알루미늄 또는 알루미늄 네오디뮴(AlND)과 같은 알루미늄 함유 금속의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터 도전막을 형성한 후 사진 식각하여 형성한다. The data line 171 is a data conductive material by depositing a plurality of conductive materials including a single layer of an aluminum-containing metal such as aluminum or aluminum neodymium (AlND) or an aluminum alloy layer and a chromium (Cr) or molybdenum (Mo) alloy layer. After the film is formed, it is formed by photo etching.

도 14 및 도 15에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1층간 절연막(601) 위에 절연 물질을 적층하여 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)에 사진 식각 방법으로 드레인 전극(175)을 노출하는 제3 접촉구(143)를 형성한다.As shown in FIGS. 14 and 15, the second interlayer insulating layer 602 is formed by stacking an insulating material on the first interlayer insulating layer 601 including the data line 171 and the drain electrode 175. Thereafter, a third contact hole 143 exposing the drain electrode 175 is formed in the second interlayer insulating layer 602 by a photolithography method.

도 1 및 도 2에 도시한 바와 같이, 제3 접촉구(143) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(143)를 통해 드레인 전극(175)과 연결한다. 접촉 보조 부재는 제1 및 2 층간 절연층(601, 602)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2층간 절연층(601, 102)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)을 통해 각각 데이터선(171) 및 게이트선(121)의 한쪽 끝부분과 연결한다. 1 and 2, indium tin oxide (ITO), indium zinc oxide (IZO), and the like, which are transparent materials, are deposited on the second interlayer insulating layer 602 including the inside of the third contact hole 143. Subsequently, this is patterned to form a contact auxiliary member (not shown) connected to the pixel electrode 190 and one end of the gate line or the data line. The pixel electrode 190 is connected to the drain electrode 175 through the third contact hole 143. The contact auxiliary member may include a fourth contact hole (not shown) formed over the first and second interlayer insulating layers 601 and 602, the first and second interlayer insulating layers 601 and 102, and the gate insulating layer 140. It is connected to one end of the data line 171 and the gate line 121 through a fifth contact hole (not shown) formed over the gap.

앞서 설명한 바와 같이, 본 발명의 실시예에 따른 차단막(111)은 칼슘(Ca) 또는 마그네슘(Mg) 따위의 도전성 불순물이 존재하는 절연 기판(110) 위에 먼저, 도전체와 결합력이 우수한 인(P)을 함유하는 PSG막을 이용하여 500Å 이하의 두께를 가지는 제1막을 형성한다. 그리고, 제1막 위에 다결정 규소층과의 계면 특성이 우수한 산화 규소로 이용하여 제2막을 형성할 때, 절연 기판 내에 존재하는 도전성 불순물이 다결정 규소층으로 확산하는 것을 제1막에서 차단하게 되어, 종래의 5000~6000Å의 두께로 형성하던 산화 규소막을 2000Å 정도의 두께로 낮출 수 있다. 따라서, 차단막의 전체 두께를 낮출 수 있게 되어 차단막을 형성하기 위한 공정 시간을 단축할 수 있다. As described above, the blocking film 111 according to the embodiment of the present invention is formed on the insulating substrate 110 in which conductive impurities such as calcium (Ca) or magnesium (Mg) are present. A first film having a thickness of 500 kPa or less is formed by using a PSG film containing a). And when forming a 2nd film using silicon oxide which is excellent in the interface property with a polysilicon layer on a 1st film, the 1st film | membrane prevents the diffusion of the conductive impurity which exists in an insulating substrate to a polycrystalline silicon layer, The silicon oxide film formed in the conventional thickness of 5000-6000 GPa can be reduced to about 2000 GPa. Therefore, the overall thickness of the barrier film can be lowered, thereby shortening the process time for forming the barrier film.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상에서 설명한 바와 같이 본 발명에 따르면 절연 기판과 다결정 규소층 사이에 PSG막을 포함하는 차단막을 형성함으로써 차단막의 총 두께를 감소시켜 차단막을 형성하기 위한 공정 시간을 최소화할 수 있다. As described above, according to the present invention, by forming a barrier film including a PSG film between the insulating substrate and the polysilicon layer, the total thickness of the barrier film may be reduced to minimize the process time for forming the barrier film.

또한, 차단막 형성 후에 별도로 진행하는 오존 세정 공정을 생략할 수 있어 전체 공정을 간소화할 수 있다. In addition, since the ozone cleaning process that proceeds separately after formation of the barrier film can be omitted, the entire process can be simplified.

따라서, 박막 트랜지스터 표시판의 제조 수율을 향상시킬 수 있다.Therefore, the manufacturing yield of a thin film transistor array panel can be improved.

Claims (6)

절연 기판,Insulation board, 상기 절연 기판 위에 형성되어 있는 차단막,A blocking film formed on the insulating substrate, 상기 차단막 위에 형성되어 있으며 소스 영역, 채널 영역 및 드레인 영역을 가지는 다결정 규소층,A polycrystalline silicon layer formed on the blocking film and having a source region, a channel region and a drain region, 상기 다결정 규소층 위에 형성되어 있는 게이트 절연막,A gate insulating film formed on the polycrystalline silicon layer, 상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극을 가지는 게이트선,A gate line formed on the gate insulating layer and having a gate electrode overlapping the channel region; 상기 게이트선 위에 형성되어 있는 제1 층간 절연막,A first interlayer insulating film formed over the gate line, 상기 제1 층간 절연막 위에 형성되며 상기 소스 영역과 전기적으로 연결되는 소스 전극을 가지는 데이터선,A data line formed on the first interlayer insulating layer and having a source electrode electrically connected to the source region; 상기 제1 층간 절연막 위에 형성되며 상기 드레인 영역과 전기적으로 연결되는 드레인 전극,A drain electrode formed on the first interlayer insulating layer and electrically connected to the drain region; 상기 데이터선 및 드레인 전극 위에 형성되어 있는 제2 층간 절연막,A second interlayer insulating film formed on the data line and the drain electrode, 상기 제2 층간 절연막 위에 형성되며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고,A pixel electrode formed on the second interlayer insulating layer and connected to the drain electrode; 상기 차단막은 PSG막과 산화 규소막의 이중막으로 이루어지는 박막 트랜지스터 표시판. The blocking film is a thin film transistor array panel comprising a double film of a PSG film and a silicon oxide film. 삭제delete 제1항에서,In claim 1, 상기 PSG막의 두께는 500Å 이하인 박막 트랜지스터 표시판.The thin film transistor array panel of which the PSG film has a thickness of 500 mW or less. 제1항에서,In claim 1, 상기 소스 영역과 채널 영역 사이 드레인 영역과 채널 영역 사이에 형성되어 있으며 도전형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역을 더 포함하는 박막 트랜지스터 표시판.And a lightly doped region formed between the source region and the channel region between the drain region and the channel region, wherein the dopant is lightly doped. 절연 기판 위에 차단막을 형성하는 단계,Forming a blocking film on the insulating substrate, 상기 차단막 위에 다결정 규소층을 형성하는 단계,Forming a polycrystalline silicon layer on the blocking film, 상기 다결정 규소막을 사진 식각하여 다결정 규소층을 형성하는 단계,Photo-etching the polycrystalline silicon film to form a polycrystalline silicon layer, 상기 다결정 규소층 위에 게이트 절연막을 차례로 형성하는 단계,Sequentially forming a gate insulating film on the polysilicon layer, 상기 게이트 절연막 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,Forming a gate line having a gate electrode on the gate insulating film, 상기 다결정 규소층에 도전형 불순물을 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,Doping the polycrystalline silicon layer with a conductive impurity to form a source region, a drain region, and a channel region not doped with impurities; 상기 게이트선을 덮으며 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,Forming a first interlayer insulating film covering the gate line and having first and second contact holes; 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계,Forming a data line having a source electrode connected to the source region through the first contact hole and a drain electrode connected to the drain region through the second contact hole on the first interlayer insulating layer; 상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계,Forming a second interlayer insulating film covering the data line and the drain electrode and having a third contact hole; 상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,Forming a pixel electrode on the second interlayer insulating layer, the pixel electrode being connected to the drain electrode through the third contact hole; 상기 차단막은 PSG막과 산화 규소막을 차례로 적층하여 형성하는 박막 트랜지스터 표시판의 제조 방법.And the blocking film is formed by sequentially stacking a PSG film and a silicon oxide film. 제5항에서,In claim 5, 상기 PSG막은 500Å 이하의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.And the PSG film is formed to a thickness of 500 kHz or less.
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