KR100956714B1 - 금속 카바이드 게이트 구조물 및 그 제조방법 - Google Patents

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Abstract

금속 카바이드를 포함하는 게이트 전극을 포함하는 적어도 하나의 FET를 포함하는 상보성 금속 산화물 반도체(CMOS)와 같은 반도체 디바이스 및 그 제조방법이 제공된다. 상기 CMOS는 이중 일함수 금속 게이트 전극을 포함하며 이중 일함수는 금속 및 금속의 카바이드에 의해 제공된다.
FET, 게이트 전극, 단일 금속 이중 일함수

Description

금속 카바이드 게이트 구조물 및 그 제조방법{METAL CARBIDE GATE STRUCTURE AND METHOD OF FABRICATION}
본 발명은 금속 카바이드(carbide)를 포함하는 게이트 구조물에 관한 것이다. 본 발명은 이중 일함수(dual work function) 금속 게이트 전극을 결합시키는 상보성 금속 산화물 반도체(CMOS) 디바이스내의 특별한 적용 가능성을 제공한다. 좀더 구체적으로는, 본 발명은 이중 일함수 금속 게이트에 관한 것이며, 상기 이중 일함수는 금속 및 금속의 카바이드에 의해 제공된다.
본 발명은 또한 본 발명에 따른 금속 게이트 디바이스의 제조방법에 관한 것이다.
개선된 상보성 금속 산화물 반도체(CMOS) 디바이스는 도핑된 다결정 실리콘(폴리-Si)의 종래 게이트 전극에서 관찰되는 "폴리-Si 공핍" 및 "붕소 침투(boron penetration)" 효과를 피하기 위해 금속 게이트 전극을 이용한다. 게이트 금속에 대한 특정 금속의 선택은 게이트에 바람직한 일함수 및 전기적 저항성, 게이트 금속이 유지되도록 기대되는 써멀 버짓(thermal budget), 게이트 유전체의 타입(높은-k 또는 종래), 그리고 손상없는(damage-free) 게이트 금속 증착 공정의 존재를 포함하는 여러가지 고려점들에 의해 유도된다. 텅스텐과 같은 미드-갭(mid-gap)금속이 CMOS에서 n-타입 전계 효과 트랜지스터(n-FET) 및 p-타입 전계 효과 트랜지스터(p-FET)에 둘다에 이용될 수 있지만, p-FET에 적절한 하나의(높은 일함수) 게이트 금속과 n-FET에 적절한 또다른(낮은 일함수) 게이트 금속을 이용하는 것이 "이중 금속/이중 일함수" CMOS로 알려진 설계법에 있어서는 바람직하다.
이중 금속/이중 일함수와 같은 방식은 두개의 다른 금속이 다른 위치 및 패터닝 공정을 요구하면 매우 복잡해질 수 있다. 이것은 특히 패터닝이 서브트랙티브(subtractive)적으로 행해지는 경우 발생하며, 이것은 증착되는 제2 금속이 제1 금속에 손상을 가하지 않고 제거되어야만 하기 때문이다. CMOS 금속 게이트에 대한 이중 금속/이중 일함수 방식의 이러한 복잡성으로 인해 "단일 금속/이중 일함수" 방식에 대한 관심이 증가하며, 이 방식은 n-FET 및 p-FET 디바이스 영역 위에 단일 게이트 물질이 증착되고 그 후 n-FET 디바이스 영역내에 n-FET-적정 일함수를 가지며 p-FET 디바이스 영역내에 p-FET-적정 일함수를 갖도록 변경되는 것이다.
"단일 금속/이중 일함수"에 대한 접근법은 논문에 설명되었다. 한가지 접근법은[V. Misra 외, IEEE Electron Device Letters 23 354 (2002) 및 H. Zhong 외, IEDM Tech. Dig. 467(2001)], n-FET 및 p-FET 디바이스 영역위에 n-FET 일함수의 Ru-Ta 합금층을 증착하고 그 다음 추가적인 Ru 증착 및 어닐링에 의해 상기 Ru-Ta 합금을 p-FET 일함수(p-FET 디바이스 영역)의 Ru-rich Ru-Ta 합금으로 변환하는 것이다.
또다른 접근법에서, 몰리브덴(Mo)과 같이 p-FET 일함수의 금속이 n-FET 및 p-FET 디바이스 영역위에 증착되고 질소 이온 주입[P. Ranade 외, Mat. Res. Soc. Proc. 670 K5.2(2001); R. Lin 외, IEEE Electron Device Letters 23 49(2002)] 또는 TiN의 N-rich 도금(overlayer)으로부터 질소의 고체 상태 확산/반응[R.J. Lander 외, Mat. Res. Soc. Symp. Proc. 716 B5.11(2002)]에 의해 n-FET 일함수(n-FET 디바이스 영역내)를 갖는 몰리브덴(Mo) 질화물로 변환된다.
질소 이온 주입 접근법의 결점은 아래에 있는 유전체에 손상을 줄 수 있다는 것이다[T. Amada 외, Mat. Res. Soc. Symp. Proc. 716 B7.5(2002)]. TiN으로부터의 질소 고체 상태 확산은 손상은 덜하지만 일함수에 있어서의 충분한 변화를 제공하지 못한다(~ -0.75eV가 바람직한 반면, SiO2 상의 Mo에 대해 ~ -0.5eV가 관찰됨). Ru-Ta 합금 접근법의 결점은 게이트 유전체와의 탄탈륨 반응에 대한 잠재성이며, Ru-Ta 합금에 대한 화학적 기상 증착(CVD)방법의 부족이다(CVD는 입자 충격(particle bombardment) 유전체-손상으로부터 자유로운 소수의 증착 공정중 하나이기 때문이다).
본 발명은 CMOS를 위한 단일 금속/이중 일함수 게이트 전극을 형성하기 위한 대안적인 방법을 제공하는 것과 관련된다. 본 발명은 전술한 문제점들을 처리한다.
본 발명은 소스 드레인 영역과 게이트 영역을 포함하는 반도체 디바이스에 관한 것이며, 적어도 하나의 게이트 전극은 금속과 카본-함유층의 반응에 의해 얻어지는 금속 카바이드를 포함한다.
본 발명의 또다른 측면은 전도성 물질로부터 형성되는 게이트 전극을 구비한 적어도 하나의 FET을 포함하는 이중 일함수 상보성 금속 산화물 반도체(CMOS) 회로에 관한 것이며, 적어도 하나의 FET은 금속과 카본-함유층의 반응에 의해 얻어지는 금속 카바이드를 포함하는 게이트 전극을 구비하며, 상기 금속은 전도성 물질과는 다르다.
본 발명은 또한 제1 금속으로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET과 상기 제1 금속의 카바이드로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET을 포함하는 이중 일함수 상보성 금속 산화물 반도체(CMOS) 회로에 관한 것이다.
본 발명의 또다른 측면은 기판을 제공하는 단계와 상기 기판상에 금속 및 카본-함유층을 증착하는 단계와 게이트 전극을 제공하기 위하여 상기 금속 및 카본-함유층을 반응시키는 단계를 포함하는 FET에 대한 게이트를 형성하는 방법에 관한 것이다.
본 발명의 또다른 측면은 기판상에 이중 일함수 CMOS 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 게이트 영역의 제1 및 제2 셋트상에 금속층을 증착하는 단계와, 상기 게이트 영역의 제1 및 제2 셋트중 하나와 컨택하며 상기 게이트 영역의 제1 및 제2 셋트중 다른 하나와는 컨택하지 않는 카본-함유층을 제공하는 단계와(상기 카본-함유층은 상기 게이트 영역의 상기 제1 및 제2 셋트중 하나상의 상기 금속층과 직접적으로 컨택됨), 금속 카바이드를 형성하기 위해 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층과 상기 게이트 영역의 상기 제1 및 제2 셋트중 하나상의 상기 금속을 반응시키는 단계를 포함한다.
본 발명을 이루는데 최상의 모드를 설명하는 것에 의해 간단히 본 발명의 바람직한 실시예만을 나타내고 설명하는 이하의 상세한 설명에 의해 본 발명의 또다른 목적 및 이점은 당업자에게는 명백해질 것이다. 본 발명은 다른 실시예들에 의해서도 가능하며, 본 발명으로부터 벗어남이 없이 다양한 측면들에 해당하는 많은 변경들이 가능하다. 따라서, 본 상세한 설명은 제한적으로 해석되어서는 안되고 예시로서 고려되어야한다.
도 1A-1E는 CMOS 게이트 전극을 제조하기 위한 본 발명의 방법의 기본 단계들을 나타내는 단면도이다.
도 2A-2D는 도 1의 방법의 첫번째 변경을 나타낸다.
도 3A-3D는 도 1의 방법의 두번째 변경을 나타낸다.
도 4A-4D는 도 1의 방법의 세번째 변경을 나타낸다.
도 5A-5H는 게이트 공정 흐름을 대체하는데 적응된 도 1의 방법의 변경을 나타낸다.
도 6A-6C는 본 발명의 세가지 실시예에 대응하는 샘플 형상에 대한 Mo 카바이드 형성을 비교한다.
도 7은 Mo 및 Mo2C 캐패시터 전극의 일함수를 판단하는데 이용되는 캐패시턴스-전압(C-V) 측정치를 나타낸다.
본 발명은 게이트 전극을 구비하는 적어도 하나의 FET을 포함하는 반도체 구조물에 관한 것이다. 본 발명을 쉽게 이해하기 위하여, 본 상세한 설명은 "단일 금속 이중 일함수" 금속 게이트의 바람직한 측면에 관한 것이다.
바람직한 측면에 따라, 본 발명은 "단일 금속/이중 일함수" 금속 게이트에 대한 새로운 접근법을 제공하며, 상기 이중 일함수는 금속 및 금속 카바이드에 의해 제공된다.
따라서, 본 발명의 한가지 측면은 제1 금속으로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET와 상기 제1 금속의 카바이드로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET을 포함하는 이중 일함수 상보성 금속 산화물 반도체(CMOS) 회로에 관한 것이다.
본 발명은 또한 제1 금속 및 적어도 하나의 추가적 원소(element)로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET과 상기 제1 금속의 카바이드로부터 형성된 게이트 전극을 구비하는 적어도 하나의 FET을 포함하는 이중 일함수 CMOS회로를 제공한다.
본 발명에 따른 이중 일함수 CMOS 구조물은 n-FET 및 p-FET 디바이스 영역위에 제1 일함수의 금속을 증착하고, 그 다음 금속 카바이드를 형성하기 위해 선택된 영역내에서 제1 일함수와는 다른 제2 일함수의 카본-함유층을 반응시키는 것에 의해 제조될 수 있다. 본 발명의 목적을 위해, 상기 용어 "카바이드(carbide)"는 카본(carbon)과 카본보다 양성인(electropositive) 하나 이상의 원소와의 화합물 또는 혼합물로서 정의된다.
본 발명에 따라 기판상에 이중 일함수 CMOS 구조물을 제조하기 위한 한가지 공정 기술은 제1 일함수의 금속층을 증착하는 단계와, 게이트-모양 구조물의 제1 및 제2 셋트를 형성하기 위해 상기 금속층을 패터닝하는 단계와, 상기 게이트-모양 구조물의 제1 및 제2 셋트중 하나상에 카본-함유 물질이 증착되며 게이트 모양 구조물의 제1 및 제2 셋트중 다른 하나상에는 존재하지 않도록 패터닝된 카본-함유 물질층을 형성하는 단계와, 제2 일함수의 물질을 형성하기 위해 둘다가 존재하는 영역내에서 패터닝된 카본-함유 물질과 상기 금속을 반응시키는 단계와, 상기 반응후 남아있는 카본 잔류물을 선택적으로 제거하는 단계와, 임의의 공정 손상을 보상하기 위해 불활성(inert) 또는 반응성(reactive) 분위기(ambient)내에서 선택적으로 어닐링하는 단계를 포함한다.
패터닝된 카본-함유층을 제공하는 단계의 예는 카본-함유층을 증착하는 단계와, 게이트 영역의 상기제1 및 제2 셋트중 하나상에는 존재하도록 남겨두고 게이트 영역의 상기 제1 및 제2 셋트중 다른 하나로부터는 반응성 이온 에칭과 같은 공정으로 선택적으로 제거하는 것에 의해 상기 카본-함유층을 패터닝하는 단계와, 포토레지스트층을 증착하고 패터닝하는 단계와, 상기 포토레지스트층상에 카본-함유층을 블랭킷-증착(blanket-depositing)하는 단계와, 상기 포토레지스트의 상단상에 위치하지 않는 카본-함유층을 남기고 상기 포토레지스트의 상단상에 위치한 카본-함유층을 따라 상기 포토레지스트를 제거하는 단계를 포함한다.
본 발명에 따른 이중 일함수 CMOS 구조물을 제조하는 일련의 공정이 도 1A-1E를 참조하여 설명된다.
도 1A는 제1 일함수의 금속층(20) 증착후의 기판(10)을 나타낸다. 기판(10)은 일반적으로 절연 게이트 유전체하의 하나 이상의 반도체층으로 시작하며 마지막으로 유전체 격리 영역, 높게 도핑된 반도체 소스/드레인 영역, 그리고 낮게 도핑된 또는 도핑되지 않은 반도체 채널 영역을 포함한다. 도 1B는 금속 게이트 구조물(30)을 형성하기 위해 금속층(20)이 패터닝된 이후의 도 1A의 구조물을 나타낸다. 도 1C는 패터닝된 카본-함유층(40) 형성후의 구조물을 나타낸다. 도 1C의 구조물은 제2 일함수를 갖는 금속 카바이드 게이트 구조물(50)을 만들기 위해 어닐링되고, 그 다음 제1 일함수의 금속 게이트(30)와 제2 일함수의 금속 카바이드 게이트(50)의 도 1E의 구조물을 만들기 위해 나머지 카본-함유층(60)은 산소 플라즈마 처리와 같은 공정에 의해 제거된다.
도 1A-1E에 나타난 공정 흐름에서, 금속층(20)은 패터닝된 카본-함유층(40)의 증착 이전에 금속 게이트 구조물을 형성하기 위해 증착되고 패터닝된다. 그러나, 상기 공정 단계는 다양한 변경에 의해서도 구현될 수 있다. 예를 들면, 게이트 패터닝은 카본 증착 이전 또는 이후에 이루어질 수 있으며; 카본 증착은 금속 증착 이전 또는 이후에 이루어질 수 있으며; 카바이드 형성은 게이트 패터닝 이전 또는 이후에 이뤄질 수 있다.
도 2 및 3은 금속 및 패터닝된 카본-함유층이 증착된 이후에 게이트 전극 패터닝이 이뤄지는 공정 흐름의 두가지 예를 나타낸다. 도 2A-2D의 공정 흐름에서, 카바이드 형성은 게이트 패터닝 이후에 일어난다. 도 2A는 제1 일함수를 갖는 금속층(20)의 증착 이후의 기판(10)을 나타낸다. 도 2B는 패터닝된 카본-함유층(40)의 증착 이후의 도 2A의 구조물을 나타낸다. 도 2C는 금속 게이트(30) 및 게이트-모양 카본-함유층(70)을 형성하기 위한 게이트 패터닝 이후의 구조물을 나타낸다. 도 2C의 구조물은 제1 일함수의 금속 게이트(30)와 제2 일함수의 금속 카바이드 게이트(50)가 있는 도 2D의 구조물을 형성하기 위해 어닐링된다. 상기 어닐 이후에 남아있는 게이트-모양 카본-함유층(70)의 잔재물은 산소 플라즈마 처리와 같은 공정에 의해 제거된다.
도 3A-3D의 공정 흐름에서, 카바이드 형성은 패터닝 이전에 일어난다. 도 3A는 제1 함수를 갖는 금속층(20)의 증착 이후의 기판(10)을 나타낸다. 도 3B는 패터닝된 카본-함유층(40)의 증착 이후의 도 3A의 구조물을 나타낸다. 도 3B의 구조물은 그 다음 금속 카바이드층(80)이 있는 도 3C의 구조물을 만들기 위해 어닐링된다. 금속층(20) 및 금속 카바이드층(80)은 그 다음 제1 일함수의 금속 게이트(30)와 제2 일함수의 금속 카바이드 게이트(50)을 형성하기 위해 패터닝된다. 상기 어닐 이후에 남아있는 게이트-모양 카본-함유층(40)의 잔재물은 산소 플라즈마 처리와 같은 공정에 의해 제거된다.
상기 공정은 금속층 이전에 증착된 카본-함유층으로 구현될 수 있다. 이것은 도 4에 나타나있으며 게이트 패터닝 이전에 도 3의 것과 유사한 공정 흐름에 따라 카바이드 형성 어닐이 수행된다. 도 4A는 패터닝된 카본-함유층(40)의 증착 이후의 기판(10)을 나타낸다. 도 4B는 제1 일함수를 갖는 금속층(90)의 증착 이후의 구조물을 나타낸다. 도 4B의 구조물은 그 다음 금속 카바이드층(80)이 있는 도 4C의 구조물을 만들기 위해 어닐링된다. 금속층(90) 및 금속 카바이드층(80)은 그 다음 제1 일함수의 금속 게이트(30)와 제2 일함수의 금속 카바이드 게이트(50)을 형성하기 위해 패터닝된다. 추가적인 금속이 상기 금속 카바이드/기판 인터페이스에서 일함수에 영향을 미치지 않게 금속 카바이트층(80)위에 남아있는 금속층(90)의 잔재물은 일반적으로 그대로 남겨진다.
도 5A-5H는 대체 게이트 공정 흐름[예를 들면, B. Guillaumot 외, IEDM Tech. Digest, p. 355(2002)]의 경우에 어떻게 본 발명이 구현되는지를 나타낸다. 도 5A는 제1 게이트 캐비티(cavity) 영역(130) 및 제2 게이트 캐비티 영역(140)이 있는 기판(120)을 나타내며; 도 5B는 제1 일함수를 갖는 블랭킷-증착된 금속층(150)의 증착 이후의 도 5A의 구조물을 나타내며; 도 5C는 카본-함유층(160)의 블링킷 증착 이후의 구조물을 나타낸다. 도 5D는 게이트 캐비티 영역(140)상에는 배치되나 게이트 캐비티 영역(130)에는 없는 패터닝된 카본-함유층(165)을 형성하기 위해 카본-함유층(160)이 패터닝된 이후의 도 5C의 구조물을 나타낸다. 도 5D의 구조물은 그 다음 금속 카바이드(180)와 게이트 캐비티 영역(140)내에 나머지(leftover) 카본-함유층(185)(도 5E) 만들기 위해 어닐링된다. 제1 일함수를 갖는 금속 게이트(150)와 제2 일함수를 갖는 금속 카바이드 게이트(180)가 있는 도 5F의 구조물을 만들기 위해 나머지 카본-함유층(185)은 산소 플라즈마 처리에 의해 제거된다. 도 5F의 구조물은 전도성 물질(190)(도 5G)로 게이트 캐비티 영역(130 및 140)을 충전하는 것에 의해 완성되고, 그 다음 완전한 금속 제1 게이트(200)와 완전한 금속 카바이드 제2 게이트(210)(도 5H)를 형성하기 위해 평탄화된다.
금속 및 금속 카바이드가 충분히 다른 일함수를 제공하지 못하는 경우, 카바이드되지 않은 금속의 일함수를 변경시키기 위해 본 발명의 방법을 확장하는 것이 바람직하다. 카바이드되지 않은 금속에 대한 변경은 (i) 카바이드 형성 이전 또는 이후, 그리고 (ii) 게이트 패터닝 이전 또는 이후에 수행될 수 있다. 상기 변경은 합금화(alloying), 믹싱(mixing), 또는 적어도 하나의 추가적인 원소와의 반응, 하나 이상의 이온 종류의 주입, 등과 같은 공정에 의해 영향받을 수 있다. 예를 들면, 단일 금속 이중 일함수 CMOS 게이트는 제1 일함수의 제1 게이트 셋트를 형성하기 위해 미드-갭(mid-gap) 금속을 카바이딩(carbiding)하는 것에 의해, 제2 일함수의 제2 게이트 셋트를 형성하기 위해 하나 이상의 원소로 비-카바이드된 미드-갭 금속을 합금화 또는 주입하는 것에 의해 미드-갭 금속으로부터 제조될 수 있다.
본 발명의 금속/금속 카바이드 공정에 대해 고려될 수 있는 금속들은 임의의 전도성 물질, 예를 들면, Al, Ba, Be, Bi, Co, Cr, Cu, Dy, Fe, Ga, Gd, Ir, Hf, Mg, Mo, Mn, Nb, Ni, Pd, Pt, Ir, La, Os, Pr, Nb, Rh, Re, Ru, Sc, Sn, Ta, Ti, V, W, Y, Zn, Zr; 전도성 나이트라이드(nitride), 실리사이드(silicide), 게르마나이드(germanides), 그리고 이러한 금속들의 실리콘 나이트라이드 또는 그들의 합금; 전도성 합금 또는 추가적인 비금속 원소가 있는 또는 없는 이들 금속들의 화합물을 포함한다.
이러한 금속들의 증착 기술은 열적 기상, 전자-빔 기상, 스퍼터링, 반응성 스퍼터링, 이온 빔 스퍼터링, 비전착성(electroless) 증착, CVD, 금속-유기 CVD(MOCVD), 플라즈마-강화 CVD(PECVD), 그리고 원자층 증착(ALD)를 포함할 수 있다.
이 공정에 대해 바람직한 금속들은 카바이드를 형성하는 Mo, Mo-Ru 합금, 그리고 다른 p-FET(높은 일함수) 금속을 포함한다. 이 공정에 대해 바람직한 금속 증착 기술은 게이트 유전체에 손상을 가하는 강력한(energetic) 입자 충격이 없는 CVD와 MOCVD를 포함한다.
이 공정의 카본-함유층은 임의의 방법에 의해 증착된 임의의 카본-함유 물질을 포함할 수 있다. 예를 들면, 카본-함유층은 다이아몬드, 흑연(graphite); 최소의 H 함유량의 비결정질 카본; 비결정질 수소화 카본(a-C:H, 또한 다이아몬드-유사-카본 또는 DLC로 알려짐); 폴리(메틸)메타크릴레이트(methacrylate), 폴리이미드(polyimide), SiLK와 같은 카본-함유 폴리머; 유기 포토레지스트; Si, O, N, 및/또는 H와 같은 다른 원소들을 포함하는 비결정질 카본-함유층(예를 들면, SiCOH 또는 SiCH)를 포함할 수 있다.
이러한 카본-함유층에 대한 증착 방법에는 스핀-온(spin-on) 기술, 솔루션-캐스팅(solution-casting) 기술, CVD, 플라즈마-유발(plasma-assisted) CVD(PACVD), 플라즈마-강화 CVD(PECVD), 열 증착(thermal evaporation), 전자-빔 증착(electron-beam evaporation), 불활성 또는 반응성 워킹 가스(reactive working gas)를 이용하는 카본 함유 타겟으로부터 스퍼터 증착, 이온 빔 스퍼터링을 포함한다. 카본-함유층이 금속 이전에 증착되는 경우에는 카본-함유층은 안정화 어닐이 필요할 수 있다. 예를 들면, DLC 카본-함유층은 일반적으로 카바이드 형성중 기포발생(blistering)을 방지하기 위해 금속 증착에 앞서 안정화 어닐된다(예를 들면, 400℃ He 에서 4시간).
바람직한 카본-함유층은 물리적 스퍼터링에 의해 증착된 순수 카본과 PECVD에 의해 증착된 비결정질 수소화 카본(다이아몬드-유사 카본 또는 DLC로도 알려짐)을 포함한다.
카본층은 n-FET 디바이스 영역위에만 남도록 쉽게 패터닝된다(예를 들면, 산소-기반 반응성 이온 에칭에 의해). 금속 카바이드 형성이 완성되면, 남아있는 여분의 카본은 산소-기반 애싱(ashing) 또는 반응성 이온 에칭 플라즈마에 의해 선택적으로 제거될 수 있다. 금속 Mo 및 그 카바이드 둘다 산화(oxidation)에는 큰 저항력을 갖는다.
원하는 경우, 전극 스택은 임의의 공정 손상 및/또는 디바이스 특성을 개선하기 위해 불활성 또는 반응성 분위기에서 어닐링될 수 있다. 이 어닐링은 상기 공정의 임의의 단계에서 수행될 수 있다.
본 발명의 금속층은 일반적으로 약 2에서 약 500나노미터의 두께를 가지며, 좀더 구체적으로는 약 5에서 약 50 나노미터이다. 본 발명의 카본-함유층의 최적 두께는 여러가지 요소에 의존한다: 원하는 카바이드의 화학량론(stoichiometry)(예를 들면, MC, M2C, M3C, M은 카바이드되는 금속 원소를 나타냄), 금속층의 두께, 카본-함유층의 카본 함유량(예를 들면, 스퍼터되고 증착된 C는 C:H보다 높은 카본 함유량을 가짐), 상기 층들의 오더(order)(금속이 카본 아래에 있는 경우 카본의 약간의 초과는 바람직할 수 있고, 카본이 금속 아래에 있는 경우 금속의 약간의 초과는 바람직할 수 있다). 금속층내 금속 원자의 면적 밀도(areal density)(atoms/cm2)은 금속의 두께, 밀도, 그리고 분자량(MW)으로부터 계산될 수 있다. 30 나노미터 두께 Mo층은 1.9e17 Mo atoms/cm2 의 면적 밀도를 갖는것으로 예상된다(96g/mole의 분자량과 10.2 g/cm3 의 밀도를 기초로). C 원자의 정확히 반의 수를 제공하기 위해(Mo2C를 만들기 위해) 필요한 비결정질 카본층의 두께는 9.5 나노미터(주어진 12g/mole의 분자량과 2g/cm3의 밀도)일 것이다.
카바이드 형성에 필요한 어닐링 온도/시간 조건은 금속의 아이덴티티(identity)와 원하는 카바이드의 화학량론에 의존한다. 원하는 제1 카바이드(M2C 와 같은)를 형성하는데 필요한 것보다 높은 온도 또는 긴 시간동안의 어닐링은 또다른 반응과 높은 카본 함유량의(MoC와 같은) 원하지 않는 제2 카바이드 형성을 초래할 수 있다. 최적의 어닐링은 또한 금속막 두께와 카본의 타입(예를 들면, 스퍼터된 증착된 C vs C:H)에 의존한다. 카바이드-형성 금속에서 카바이드 형성은 일반적으로 약 400 에서 약 1100℃의 온도에서 발생한다. 흥미롭게도, 이 온도범위의 하단부에서 카바이드 형성은 수소의 결합에 의해 용이하게 될 수 있다[A. Rubinshtein 외, "Surface treatment of tantalum to improve its corrosion resistance", Mater. Sci. Eng. A A302, 128(2001).] 어닐링 분위기는 일반적으로 이하의 가스 및 그 혼합물에서 선택된다: Ar, He, H2, N2, CHx. N2, 그리고 형성 가스. 질화물을 쉽게 형성하는 N2는 금속에 대해 덜 바람직할 수 있다. 주어진 금속 및 금속 두께에 대해 카바이드 반응의 완성을 위해 요구되는 어닐링 시간은 온도에 의존하며, 필요한 어닐링 시간은 어닐링 온도가 증가할 수록 감소될 것이다.
카바이드 형성 금속은 Cr, Fe, Hf, Mn, Mo, Nb, Ni, Ta, Ti, V, W, 그리고 또다른것들을 포함한다. 물론, 상기 금속들중 Fe는 400-1000℃ 온도 범위의 하단부에서 카바이드를 형성하고 상기 금속들중 W는 이 온도 범위의 상단부에에서 카바이드를 형성한다. 일반적으로 N2내에서 약 1분동안 약 750℃에서의 금속 열 어닐은 Mo(30나노미터)상의 C의 이중막을 Mo2C로 완전히 변환하는데 충분하다.
도 6A-6C는 본 발명의 3가지 실시예에 대응하는 샘플 형상에 대한 Mo 카바이드 형성을 시험한 것이다: 스퍼터된 카본층 위의 블랭킷 Mo층, DLC층 위의 블랭킷 Mo층(금속 증착에 앞서 He내에서 400℃로 4시간동안 어닐링), 스퍼터된 카본층 아래의 블랭킷 Mo층. 모든 샘플들의 Mo는 30나노미터 두께이며 스퍼터링에 의해 증착된다. 카바이드 형성은 급속 열 어닐링(He 분위기내 3℃/sec에서)동안 0.1797 나노미터 파장, 1013 photon/s 세기 그리고 1.5%의 에너지 레졸루션의 in situ x-ray 회절(XRD)에 의해 모니터된다[G.B. Stephenson 외, Rev. Sci. Instrum. 60 1537(1989)].
모든 샘플들은 Mo 110 반사에 대응하여, 초기에 2θ=48°에서 단일 XRD 피크를 나타낸다. 카바이드 형성은 Mo 110 피크의 소멸과 47°(Mo2C 101), 45°(Mo2C 002) 그리고 40.5°(Mo2C 100)에서의 헥사고널(hexagonal) Mo2C 피크의 출현에 의해 나타난다. 200나노미터-두께 스퍼터된 C층의 상단상의 스퍼터된 Mo층에 대한, 도 6A의 플럿은 775℃ 근처에서 날카롭게 경계지어진 반응을 나타낸다. 180나노미터-두께 DLC층의 상단상 명목상 동일한 스퍼터된 Mo층에 대한, 도 6B의 플럿은 또한 775℃ 근처에서 약간의 폭넓은 반응을 나타낸다. 30나노미터-두께의 스퍼터된 C층 아래의 스퍼터된 Mo층에 대한, 도 6C의 플럿은 약간 낮은 온도(~760℃) 근처에서 더 넓은 반응을 나타낸다. 이들 경우에 있어서 카바이드 형성을 위해 필요한 열 처리는 따라서 CMOS에 대해 전형적인 써멀 버짓(thermal budget)내에 거의 있다.
도 7의 전기적 측정치들은 Mo의 일함수가 실질적으로 카본 형성상에서 낮아졌다는 것을 증명한다. 캐패시턴스-전압(C-V)측정은 Mo 및 Mo 카바이드 전극이 있는 Si(기판)/SiO2(5 또는 11 나노미터)/Mo(C) 캐패시터상에서 수행된다. Mo(30나노미터)와 Mo(30나노미터, 바닥)/C(10나노미터/상단) 전극 막은 산화물-코팅 n-타입 단일 결정(100) Si상에 6.2e-04 cm 또는 9.5e-05 cm의 전극 영역 개구부가 있는 Si 멤브레인 마스크을 통해 증착된다. Mo 및 Mo/C 전극 모두 Mo/C전극이 Mo2C로 변환되기에 충분한 "카바이드 형성" 어닐(형성 가스내에서 3℃/sec로 900℃까지 램프)을 받는다. 도 7은 5나노미터 SiO2의 경우에 대한 데이터를 나타낸다. C-V 기울기와 전압 인터셉트에 대한 분석은 Mo에 대해 4.50-4.60eV 그리고 Mo2C에 대해 4.25-4.35eV의 일함수를 나타낸다.
또한, 전술한 바와 같이, 제1 금속과 카본-함유층의 고체 상태 반응에 의해 형성된 이와 같은 금속 카바이드들은 단일 FET내, 다수의 FET내, 이중 일함수 CMOS 회로내의 게이트 전극으로 이용될 수 있으며, 적어도 하나의 게이트 전극은 금속 카바이드와 카바이드가 형성된 금속과 다른 전도성 물질로부터 형성된다.
카본-함유층과 제1 금속과의 고체 상태 반응에 의해 금속 카바이드 게이트를 형성하는 것은 한 단계로 형성되는 금속 카바이드층 공정보다 더 많은 이점을 갖는다. 스퍼터 증착 공정은 높은 퀄리티의 금속 카바이드를 증착할 수 있으나, 노출된 게이트 유전체에 손상을 주기 쉽다(강력한 차지된 입자 충격으로 인해). CVD 공정은 손상을 주지않으나, 산소와 같은 불순물의 상당한 양을 결합시키지 않고는 금속과 카본을 쉽게 함께-증착할 수 없다.본 이중-층 반응 공정으로, 바닥 금속층은 CVD에 의해 깨끗하게 증착되고, 후속하는 카본-함유층의 증착은 임의의 바람직한 방법(스퍼터링을 포함, 이전에 증착된 금속이 게이트 유전체를 보호하기 때문)에 의한다.
본 발명에 대한 이상의 설명은 본 발명을 묘사하고 설명한다. 또한, 이상의 개시는 오직 본 발명의 바람직한 실시예를 나타내는 것이고, 본 명세서에 표현된 본 발명의 개념의 범위내를 벗어나지 않는 다양한 변경, 조합, 변화들이 당업자에게는 자명하다는 것을 이해하여야 할 것이다. 전술한 실시예들은 본 발명의 최상의 모드를 설명하기 위한 목적이며 당업자는 본 발명의 특정 어플리케이션에 필요한 다양한 변경을 이용할 수 있을 것이다. 따라서, 본 설명은 본 발명을 제한하려는 의도가 아니며 예시하려는 것이다. 따라서, 첨부되는 청구항들은 대안적인 실시예들을 포함하도록 구성되었다.

Claims (26)

  1. 이중 일함수 CMOS 디바이스에 있어서,
    Mo 또는 Mo-Ru 합금으로 구성되는 제1 게이트 금속으로 형성된 제1 게이트를 갖는 적어도 하나의 FET와,
    상기 제1 게이트 금속의 카바이드로 형성된 제2 게이트를 갖는 적어도 하나의 FET를 포함하며,
    상기 제1 게이트는 제1 일함수를 가지며 상기 제2 게이트는 제2 일함수를 갖는, 이중 일함수 CMOS 디바이스.
  2. 제1항에 있어서,
    상기 제1 게이트 금속은 Mo 이고, 상기 제1 게이트 금속의 상기 카바이드는 Mo2C 인, 이중 일함수 CMOS 디바이스.
  3. 제1항에 있어서,
    상기 적어도 하나의 FET 각각은 p-FET 또는 n-FET 인, 이중 일함수 CMOS 디바이스.
  4. 제1항에 있어서,
    상기 제1 게이트 금속은 2nm 에서 500nm 사이의 두께를 갖는, 이중 일함수 CMOS 디바이스.
  5. 이중 일함수 CMOS 디바이스에 있어서,
    기판과,
    상기 기판상에서, Mo 또는 Mo-Ru 합금으로 구성되는 제1 게이트 금속으로 형성된 제1 게이트를 갖는 적어도 하나의 FET와,
    상기 기판상에서, 상기 제1 게이트 금속의 카바이드로 형성된 제2 게이트를 갖는 적어도 하나의 FET를 포함하며,
    상기 제1 게이트는 제1 일함수를 가지며 상기 제2 게이트는 제2 일함수를 갖는, 이중 일함수 CMOS 디바이스
  6. 제5항에 있어서,
    상기 제1 게이트 금속은 Mo 이고, 상기 제1 게이트 금속의 상기 카바이드는 Mo2C 인, 이중 일함수 CMOS 디바이스.
  7. 제5항에 있어서,
    상기 적어도 하나의 FET 각각은 p-FET 또는 n-FET 인, 이중 일함수 CMOS 디바이스.
  8. 기판상에 이중 일함수 CMOS 디바이스를 형성하는 방법에 있어서,
    게이트 영역의 제1 및 제2 셋트상에 금속층을 증착하는 단계와,
    상기 게이트 영역의 제1 및 제2 셋트중 하나와는 컨택하나 상기 게이트 영역의 제1 및 제2 셋트중 다른 하나와는 컨택하지 않는 카본-함유층을 제공하는 단계 -상기 카본-함유층은 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 금속층과 직접적으로 컨택됨- 와,
    금속 카바이드를 형성하기 위하여, 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층과 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 금속을 반응시키는 단계
    를 포함하며,
    카본-함유층을 제공하는 상기 단계는,
    카본-함유층을 증착하는 단계와, 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층을 선택적으로 제거하고 상기 게이트 영역의 제1 및 제2 셋트중 다른 하나상의 상기 카본-함유층은 유지함으로써 상기 카본-함유층을 패터닝하는 단계를 포함하는, 이중 일함수 CMOS 디바이스 형성 방법.
  9. 기판상에 이중 일함수 CMOS 디바이스를 형성하는 방법에 있어서,
    게이트 영역의 제1 및 제2 셋트상에 금속층을 증착하는 단계와,
    상기 게이트 영역의 제1 및 제2 셋트중 하나와는 컨택하나 상기 게이트 영역의 제1 및 제2 셋트중 다른 하나와는 컨택하지 않는 카본-함유층을 제공하는 단계 -상기 카본-함유층은 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 금속층과 직접적으로 컨택됨- 와,
    금속 카바이드를 형성하기 위하여, 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층과 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 금속을 반응시키는 단계
    를 포함하는, 이중 일함수 CMOS 디바이스 형성 방법.
  10. 기판상에 이중 일함수 CMOS 디바이스를 형성하는 방법에 있어서,
    게이트 영역의 제1 및 제2 셋트중 하나와는 컨택하나 상기 게이트 영역의 제1 및 제2 셋트중 다른 하나와는 컨택하지 않는 카본-함유층을 제공하는 단계와,
    상기 게이트 영역의 제1 및 제2 셋트상에 금속층을 증착하는 단계 -상기 금속층은 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층과 직접적으로 컨택됨- 와,
    금속 카바이드를 형성하기 위하여, 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 카본-함유층과 상기 게이트 영역의 제1 및 제2 셋트중 하나상의 상기 금속을 반응시키는 단계
    를 포함하는, 이중 일함수 CMOS 디바이스 형성 방법.
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