KR100955937B1 - Method of manufacturing MOSET device - Google Patents
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Abstract
본 발명은, 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성 영역을 포함하는 반도체기판의 소자분리막 부분을 리세스하여 상기 활성 영역을 돌출시키는 단계와, 상기 활성 영역 표면 상에 제1게이트 산화막을 형성하는 단계와, 상기 제1게이트 산화막이 형성된 활성 영역에 문턱전압 조절용 이온주입을 수행하는 단계와, 상기 이온주입된 활성 영역 상에 제2게이트 산화막을 형성하는 단계 및 상기 제2게이트 산화막이 형성된 반도체기판 상에 게이트 전극용 물질을 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a MOSFET device. The disclosed method comprises the steps of: protruding the active region by recessing a device isolation film portion of the semiconductor substrate including the active region; forming a first gate oxide film on the surface of the active region; Performing ion implantation for adjusting the threshold voltage in the active region where the gate oxide layer is formed, forming a second gate oxide layer on the ion implanted active region, and a material for the gate electrode on the semiconductor substrate on which the second gate oxide layer is formed Forming a step.
Description
본 발명은 모스펫 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 새들 핀 형태(saddle fin type)의 게이트를 갖는 모스펫 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly, to a method for manufacturing a MOSFET device having a saddle fin type gate.
최근 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이(channel length)도 감소하고 있는 실정이다.As the design rules of semiconductor devices, which have been recently developed, are reduced, the channel lengths of transistors are correspondingly reduced.
이러한 추세는, 저장 단위가 되는 셀 트랜지스터(cell transistor) 뿐만 아니라 주변(peri) 회로의 트랜지스터의 채널 길이도 감소시키고 있는 실정이다.This trend is reducing the channel lengths of transistors of peri- nal circuits as well as cell transistors serving as storage units.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 기존의 평면 게이트(planar gate)를 갖는 트랜지스터 구조로는 그 한계에 부딪히고 있다. As a result, in order to improve the characteristics of the refresh required by a specific device, the conventional transistor structure having a planar gate is facing its limitations.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 새들 핀 형태의 게이트를 갖는 모스펫 소자에 대한 연구가 활발히 진행되고 있다.Thus, as a way to overcome the above problems, research on the MOSFET device having a saddle fin-type gate is being actively conducted.
도 1은 종래 기술에 따른 새들 핀 형태의 게이트를 나타낸 평면도이고, 도 2a 내지 도 2c는 도 1의 X-X'을 따라 자른 공정별 단면도로서, 이를 참조하여 종래 기술에 따른 새들 핀 형태의 게이트 형성방법을 간략하게 설명하도록 한다.1 is a plan view illustrating a gate in the form of a saddle fin according to the prior art, and FIGS. 2A to 2C are cross-sectional views of processes according to the process taken along line X-X 'of FIG. The formation method will be briefly described.
도 2a를 참조하면, NMOS 지역으로 정의되며, 활성 영역을 포함하는 반도체기판의 소자분리막 부분을 리세스하여 상기 활성 영역을 돌출시킨다. Referring to FIG. 2A, a portion of a device isolation layer of a semiconductor substrate defined as an NMOS region and including an active region is recessed to protrude the active region.
다음으로, 상기 활성 영역 부분에 붕소(boron)을 사용하여 문턱전압 조절용 이온주입을(130) 수행한다.Next, a threshold voltage
도 2b를 참조하면, 상기 이온주입된 반도체기판의 활성 영역(110)의 표면 상에 게이트 산화막(140)을 형성한다. 상기 게이트 산화막(140)은 산화(oxidation) 공정으로 형성한다.Referring to FIG. 2B, a
도 2c를 참조하면, 상기 게이트 산화막(140) 상에 폴리실리콘막(150)과 게이트 금속막(160) 및 하드마스크막(170)을 차례로 형성하여 상기 활성 영역의 홈 상에 새들 핀 형태의 게이트(180)를 형성한다.Referring to FIG. 2C, a
그런데, 전술한 바와 같은, 종래의 새들 핀 형태의 리세스 게이트 형성방법 중에서, 상기 게이트 산화막을 형성하기 위한 게이트 산화(oxidation) 공정시, 다량의 붕소가 소실하는 현상이 발생하고 있다.However, in the saddle fin-type recess gate forming method as described above, a large amount of boron is lost during the gate oxidation process for forming the gate oxide film.
이러한 현상은 상기 활성 영역의 폭이 감소하게 되면서 상기 게이트 산화 공정시 더 많은 붕소의 소실이 발생시켜 문턱전압의 감소를 가져와 문턱전압의 변동폭을 증가시키게 한다.This phenomenon decreases the width of the active region and causes more boron loss in the gate oxidation process, resulting in a decrease in threshold voltage, thereby increasing the variation in threshold voltage.
또한, 상기 활성 영역의 크기가 가변하는 경우에도 유사하게 붕소 소실의 변동이 발생하게 되면서 문턱전압의 변동폭이 증가하고 있다.In addition, even when the size of the active region is variable, the variation in the threshold voltage is increasing as the variation in boron disappears.
즉, 상기 활성 영역의 폭 및 높이가 변하는 경우 붕소의 소실량이 변하게 되면서 문턱전압의 변동폭이 증가하게 된다.In other words, when the width and height of the active region change, the amount of disappearance of boron changes and the variation of the threshold voltage increases.
본 발명은 게이트 산화 공정에 의해 문턱전압이 감소되는 현상을 방지할 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a MOSFET device that can prevent the phenomenon that the threshold voltage is reduced by the gate oxidation process.
본 발명은, 활성 영역을 포함하는 반도체기판의 소자분리막 부분을 리세스하여 상기 활성 영역을 돌출시키는 단계; 상기 활성 영역 표면 상에 제1게이트 산화막을 형성하는 단계; 상기 제1게이트 산화막이 형성된 활성 영역에 문턱전압 조절용 이온주입을 수행하는 단계; 상기 이온주입된 활성 영역 상에 제2게이트 산화막을 형성하는 단계; 및 상기 제2게이트 산화막이 형성된 반도체기판 상에 게이트 전극용 물질을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device, comprising: recessing a portion of a device isolation layer of a semiconductor substrate including an active region to protrude the active region; Forming a first gate oxide layer on a surface of the active region; Performing ion implantation for threshold voltage regulation in an active region in which the first gate oxide layer is formed; Forming a second gate oxide layer on the ion implanted active region; And forming a material for a gate electrode on the semiconductor substrate on which the second gate oxide film is formed.
여기서, 상기 이온주입은 붕소를 사용하여 수행하는 것을 특징으로 한다.Here, the ion implantation is characterized in that it is carried out using boron.
상기 이온주입은 상기 활성 영역의 표면으로부터 100∼200Å 깊이 타겟하여 수행하는 것을 특징으로 한다.The ion implantation may be performed by targeting a depth of 100 to 200 microns from the surface of the active region.
상기 제1게이트 산화막 및 제2게이트 산화막은 산화 공정으로 형성하는 것을 특징으로 한다.The first gate oxide film and the second gate oxide film may be formed by an oxidation process.
상기 게이트 전극용 물질은 폴리실리콘막으로 형성하는 것을 특징으로 한다.The gate electrode material may be formed of a polysilicon film.
또한, 본 발명은, 활성 영역을 포함하는 반도체기판의 소자분리막 부분을 리 세스하여 상기 활성 영역을 돌출시키는 단계; 상기 활성 영역 표면 상에 제1게이트 산화막 및 제2게이트 산화막을 형성하는 단계; 상기 제2게이트 산화막이 형성된 활성 영역에 문턱전압 조절용 이온주입을 수행하는 단계; 상기 이온주입된 제2게이트 산화막 부분을 표면 처리하는 단계; 및 상기 표면 처리된 제2게이트 산화막을 포함하여 반도체기판 상에 게이트 전극용 물질을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of: protruding the active region by recessing the device isolation film portion of the semiconductor substrate including the active region; Forming a first gate oxide film and a second gate oxide film on a surface of the active region; Performing ion implantation for threshold voltage regulation in an active region in which the second gate oxide layer is formed; Surface treating the ion-implanted second gate oxide layer; And forming a gate electrode material on a semiconductor substrate including the surface-treated second gate oxide layer.
여기서, 상기 이온주입은 붕소를 사용하여 수행하는 것을 특징으로 한다.Here, the ion implantation is characterized in that it is carried out using boron.
상기 제1게이트 산화막 및 제2게이트 산화막은 산화 공정으로 형성하는 것을 특징으로 한다.The first gate oxide film and the second gate oxide film may be formed by an oxidation process.
상기 제2게이트 산화막의 표면 처리는 세정 공정으로 수행하는 것을 특징으로 한다.Surface treatment of the second gate oxide film is performed by a cleaning process.
상기 게이트 전극용 물질은 폴리실리콘막으로 형성하는 것을 특징으로 한다.The gate electrode material may be formed of a polysilicon film.
게다가, 본 발명은, 활성 영역을 포함하는 반도체기판의 소자분리막 부분을 리세스하여 상기 활성 영역을 돌출시키는 단계; 상기 활성 영역 표면 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막이 형성된 반도체기판 상에 게이트 전극용 물질을 형성하는 단계; 및 상기 게이트 전극용 물질이 형성된 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of: projecting the active region by recessing a device isolation film portion of the semiconductor substrate including the active region; Forming a gate oxide film on a surface of the active region; Forming a material for a gate electrode on the semiconductor substrate on which the gate oxide film is formed; And performing ion implantation for adjusting the threshold voltage on the semiconductor substrate having the gate electrode material formed thereon.
여기서, 상기 이온주입은 붕소를 사용하여 수행하는 것을 특징으로 한다.Here, the ion implantation is characterized in that it is carried out using boron.
상기 게이트 산화막은 산화 공정으로 형성하는 것을 특징으로 한다.The gate oxide film is formed by an oxidation process.
상기 게이트 전극용 물질은 폴리실리콘막으로 형성하는 것을 특징으로 한다.The gate electrode material may be formed of a polysilicon film.
상기 이온주입은 상기 활성 영역의 표면으로부터 1500∼2000Å 깊이 타겟하여 수행하는 것을 특징으로 한다.The ion implantation is performed by targeting 1500 to 2000 microns deep from the surface of the active region.
본 발명은 게이트 산화막을 형성한 후에, 문턱전압 조절용 이온주입을 수행함으로써, 상기 게이트 산화막 형성 공정에 의해 보론이 다량 소실되는 현상을 방지할 수 있다.According to the present invention, after the gate oxide film is formed, ion implantation for adjusting the threshold voltage may be performed to prevent a large amount of boron from being lost by the gate oxide film forming process.
따라서, 본 발명은 보론의 소실로 인하여 문턱전압이 저하되는 현상을 방지할 수 있게 되어, 반도체기판의 활성 영역의 폭(width) 및 높이(height)가 변동함에 따라 발생하였던 문턱전압의 변동폭 증가 현상을 억제할 수 있다.Accordingly, the present invention can prevent the threshold voltage from dropping due to the loss of boron, thereby increasing the variation of the threshold voltage caused by the change in the width and height of the active region of the semiconductor substrate. Can be suppressed.
본 발명은 게이트 산화막을 형성한 후에 문턱전압 조절용 이온주입을 수행한다.After the gate oxide film is formed, the present invention performs ion implantation for adjusting the threshold voltage.
이렇게 하면, 상기 게이트 산화막을 형성하기 전에 문턱전압 조절용 이온주입을 수행하였던 종래 기술 대비 문턱전압 조절용 이온주입에 적용되었던 보론의 소실을 방지할 수 있다.By doing so, it is possible to prevent the loss of boron that was applied to the threshold voltage control ion implantation compared to the prior art in which the threshold voltage control ion implantation was performed before the gate oxide film was formed.
구체적으로, 종래의 모스펫 소자의 제조방법에서는 상기 문턱전압 조절용 이온주입 후에 게이트 산화막을 형성하는 공정을 진행하였는데, 이때, 상기 게이트 산화막 형성시 문턱전압용 조절용 이온주입에 적용되었던 보론이 소실되면서 이로 인해 문턱전압이 저하되는 현상이 나타났다. Specifically, in the conventional method of manufacturing a MOSFET device, a process of forming a gate oxide film after the threshold voltage control ion implantation is performed. In this case, the boron applied to the threshold voltage control ion implantation during the formation of the gate oxide film is lost. Threshold voltage is lowered.
이에, 본 발명에서는 문턱전압 조절용 이온주입을 게이트 산화막이 형성된 후에 수행함으로써, 이를 통해, 상기 게이트 산화막을 형성하기 전에 문턱전압 조절용 이온주입을 수행하였던 종래 기술 대비 보론이 소실되는 현상을 방지할 수 있다. Thus, in the present invention, the ion implantation for adjusting the threshold voltage is performed after the gate oxide film is formed, thereby preventing the loss of boron as compared to the prior art in which the ion implantation for the threshold voltage is performed before the gate oxide film is formed. .
이처럼, 본 발명은 상기 보론이 소실되는 현상을 방지함으로써, 문턱전압이 저하되는 현상을 억제할 수 있게 되어, 이를 통해, 반도체기판의 활성 영역의 폭(width) 및 높이(height)가 변동함에 따라 발생하였던 문턱전압의 변동폭 증가 현상을 억제할 수 있다.As described above, the present invention can prevent the phenomenon of boron disappearing, thereby suppressing the phenomenon of lowering the threshold voltage, and as a result, the width and height of the active region of the semiconductor substrate are varied. It is possible to suppress the increase in the fluctuation of the generated threshold voltage.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 새들 핀 형태의 게이트를 포함하는 모스펫 소자를 나타낸 평면도이고, 도 4a 내지 도 4e는 도 3의 X-X'을 따라 자른 공정별 단면도로서, 이를 참조하여 본 발명의 제1실시예에 따른 모스펫 소자의 제조방법을 설명하도록 한다.3 is a plan view illustrating a MOSFET device including a saddle fin-shaped gate according to the present invention, and FIGS. 4A to 4E are cross-sectional views of the process taken along the line X-X 'of FIG. A manufacturing method of the MOSFET device according to an exemplary embodiment will be described.
도 4a를 참조하면, 활성 영역을 포함하는 반도체기판(300)의 소자분리막 부분을 리세스하여 상기 반도체 기판의 활성 영역 부분을 돌출시킨다.Referring to FIG. 4A, the device isolation film portion of the
도 4b를 참조하면, 상기 활성 영역(311) 표면 상에 제1게이트 산화막(331)을 형성한다. 상기 제1게이트 산화막(331)은 산화(oxidation) 공정으로 형성한다.Referring to FIG. 4B, a first
도 4c를 참조하면, 상기 제1게이트 산화막(331)이 형성된 활성 영역 부분에 문턱전압 조절용 이온주입(340)을 수행한다. 상기 이온주입(340)은 붕소(boron)를 사용하면서 상기 핀 형상의 활성 영역(311)의 표면으로부터 100∼200Å 깊이 타겟하여 수행한다.Referring to FIG. 4C, an
바람직하게는, 상기 문턱전압 조절용 이온주입(340)은 반도체기판의 셀(cell) 지역의 NMOS 영역에 선택적으로 수행한다.Preferably, the threshold
도 4d를 참조하면, 상기 이온주입된 활성 영역의 표면(311) 상에 제2게이트 산화막(332)을 형성한다. 상기 제2게이트 산화막(332)은 산화(oxidation) 공정으로 형성한다.Referring to FIG. 4D, a second
도 4e를 참조하면, 상기 제2게이트 산화막(332)이 형성된 반도체기판 상에 게이트 전극용 물질인 폴리실리콘막(350)과 게이트 금속막(360) 및 게이트 하드마스크막(370)을 차례로 형성하여 상기 활성 영역(311) 상에 새들 핀 형태의 게이트(380)를 형성한다.Referring to FIG. 4E, a
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 형성하여 본 발명의 제1실시예에 따른 모스펫 소자의 제조방법을 제조한다.Subsequently, although not shown, a method of manufacturing a MOSFET device according to a first embodiment of the present invention is manufactured by sequentially forming a known series of subsequent processes.
도 5a 내지 도 5e는 도 3의 X-X'을 따라 자른 공정별 단면도로서, 이를 참조하여 본 발명의 제2실시예에 따른 모스펫 소자의 제조방법을 설명하도록 한다.5A through 5E are cross-sectional views taken along the line X-X 'of FIG. 3, and a method of manufacturing a MOSFET device according to a second exemplary embodiment of the present invention will be described with reference to this.
도 5a를 참조하면, 활성 영역을 포함하는 반도체기판(300)의 소자분리막 부분을 리세스하여 상기 반도체 기판의 활성 영역 부분을 돌출시킨다.Referring to FIG. 5A, the device isolation film portion of the
도 5b를 참조하면, 상기 활성 영역(311) 표면 상에 제1게이트 산화막(331)과 제2게이트 산화막(332)을 형성한다. 상기 제1게이트 산화막(331) 및 제2게이트 산화막은 산화(oxidation) 공정으로 형성한다.Referring to FIG. 5B, a first
도 5c를 참조하면, 상기 제2게이트 산화막(332)이 형성된 활성 영역에 문턱전압 조절용 이온주입(340)을 수행한다. 상기 이온주입(340)은 붕소(boron)를 사용한다. Referring to FIG. 5C, an
바람직하게는, 상기 문턱전압 조절용 이온주입(340)은 반도체기판의 셀(cell) 지역의 NMOS 영역에 선택적으로 수행한다.Preferably, the threshold
도 5d를 참조하면, 상기 이온주입된 제2게이트 산화막(332) 부분을 표면 처리(341)한다. 상기 표면 처리는 세정(cleaning) 공정으로 수행한다.Referring to FIG. 5D, a portion of the ion-implanted second
도 5e를 참조하면, 상기 제2게이트 산화막(332)이 형성된 반도체기판 상에 게이트 전극용 물질인 폴리실리콘막(350)과 게이트 금속막(360) 및 게이트 하드마스크막(370)을 차례로 형성하여 상기 활성 영역(311) 상에 새들 핀 형태의 게이트(380)를 형성한다.Referring to FIG. 5E, a
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 형성하여 본 발명의 제2실시예에 따른 모스펫 소자의 제조방법을 제조한다.Subsequently, although not shown, a method of manufacturing a MOSFET device according to a second exemplary embodiment of the present invention is manufactured by sequentially forming a series of known subsequent processes.
도 6a 내지 도 6e는 도 3의 X-X'을 따라 자른 공정별 단면도로서, 이를 참조하여 본 발명의 제3실시예에 따른 모스펫 소자의 제조방법을 설명하도록 한다.6A through 6E are cross-sectional views taken along the line X-X 'of FIG. 3, and a method of manufacturing a MOSFET device according to a third exemplary embodiment of the present invention will be described with reference to this.
도 6a를 참조하면, 활성 영역을 포함하는 반도체기판(300)의 소자분리막 부분을 리세스하여 상기 반도체 기판의 활성 영역 부분을 돌출시킨다.Referring to FIG. 6A, the device isolation film portion of the
도 6b를 참조하면, 상기 핀 형상의 활성 영역(311) 표면 상에 게이트 산화막(331)을 형성한다. 상기 게이트 산화막(331)은 산화(oxidation) 공정으로 형성한다.Referring to FIG. 6B, a
도 6c를 참조하면, 상기 게이트 산화막(332)이 형성된 반도체기판 상에 게이트 전극용 물질인 폴리실리콘막(350)을 형성한다.Referring to FIG. 6C, a
도 6d를 참조하면, 상기 폴리실리콘막(350)이 형성된 반도체기판에 문턱전압 조절용 이온주입(340)을 수행한다. 상기 이온주입(340)은 붕소(boron)를 사용하면서 상기 핀 형상 활성 영역(311)의 표면으로부터 1500∼2000Å 깊이 타겟하여 수행한다.Referring to FIG. 6D, an
바람직하게는, 상기 문턱전압 조절용 이온주입(340)은 반도체기판의 셀(cell) 지역의 NMOS 영역에 선택적으로 수행한다.Preferably, the threshold
도 6e를 참조하면, 상기 폴리실리콘막 상에 게이트 금속막(360) 및 게이트 하드마스크막(370)을 차례로 형성하여 상기 활성 영역(311) 상에 새들 핀 형태의 게이트(380)를 형성한다.Referring to FIG. 6E, a
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 형성하여 본 발명의 제3실시예에 따른 모스펫 소자의 제조방법을 제조한다.Thereafter, although not shown, a method of manufacturing a MOSFET device according to a third exemplary embodiment of the present invention is manufactured by sequentially forming a series of subsequent known processes.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 종래 기술에 따른 새들 핀 형상의 게이트를 나타낸 평면도.1 is a plan view showing a saddle fin-shaped gate according to the prior art.
도 2a 내지 도 2c는 종래 기술에 따른 새들 핀 형상의 게이트 형성방법을 설명하기 위한 공정별 단면도.Figure 2a to 2c is a cross-sectional view for each process for explaining the saddle fin-shaped gate forming method according to the prior art.
도 3은 본 발명에 따른 모스펫 소자를 나타낸 평면도.3 is a plan view showing a MOSFET device according to the present invention.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4E are cross-sectional views of processes for describing a method of manufacturing a MOSFET device according to a first embodiment of the present invention.
도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.5A to 5E are cross-sectional views of processes for describing a method of manufacturing a MOSFET device according to a first embodiment of the present invention.
도 6a 내지 도 6e는 본 발명의 제1실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.6A to 6E are cross-sectional views illustrating processes for manufacturing a MOSFET device according to a first embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
300: 반도체기판 310: 활성 영역300: semiconductor substrate 310: active region
311: 핀 형상의 활성 영역 320: 소자분리막311: fin-shaped active region 320: device isolation layer
331,332: 게이트 산화막 340: 문턱전압 조절용 이온주입331, 332: gate oxide film 340: ion implantation for adjusting threshold voltage
341: 게이트 산화막의 표면 처리 350: 폴리실리콘막341, surface treatment of gate oxide film 350: polysilicon film
360: 게이트 금속막 370: 게이트 하드마스크막360: gate metal film 370: gate hard mask film
380: 새들 핀 형상의 게이트380: saddle pin shaped gate
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