KR100948092B1 - Method for forming capacitor in semiconductor device - Google Patents

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Abstract

본 발명 실린더 구조 형성을 위한 풀 딥 아웃공정시에 스토리지노드가 기울어지는 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 오픈부를 갖는 희생층을 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계; 상기 노출된 스토리지노드 상부를 덮는 보호막(포토레지스트)을 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하고, 상술한 본 발명은 희생층을 제거하기 위한 딥 아웃 공정으로 희생층을 부분 식각하여 스토리지노드 상부 일부를 노출시킨 다음, 셀영역 상에 보호막(포토레지스트)를 형성하여 희생막 풀 딥 아웃 공정시 스토리지노드의 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지하여 수율을 향상시킬 수 있는 효과가 있다. The present invention provides a method for manufacturing a capacitor of a semiconductor device capable of preventing the storage node from tilting during a full dip-out process for forming a cylinder structure. The method for manufacturing a capacitor of the semiconductor device of the present invention is opened on a substrate. Forming a sacrificial layer having a portion; Forming a storage node along an inner surface of the open portion; Partially etching the sacrificial layer to partially expose the top of the storage node; Forming a passivation layer (photoresist) covering the exposed storage node; Removing the remaining sacrificial layer; And removing the passivation layer, and the present invention described above partially exposes the upper portion of the storage node by partially etching the sacrificial layer by a deep-out process for removing the sacrificial layer, and then forming a passivation layer (photoresist) on the cell region. Since the storage node can be prevented from tilting during the sacrificial film pull-out process, the yield can be improved by preventing bridge failure of the storage node without reducing the effective area of the storage node.

캐패시터, 스토리지노드, 기울어짐, 풀 딥 아웃, 포토레지스트 Capacitor, Storage Node, Tilted, Full Deep Out, Photoresist

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정단면도,1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정단면도. 2A through 2F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판 22 : 층간절연막21 substrate 22 interlayer insulating film

23 : 스토리지노드콘택플러그 24 : 식각정지막23: storage node contact plug 24: etch stop

25 : 희생층 26 : 오픈부25: sacrificial layer 26: open portion

27 : 스토리지노드 28 : 보호막27: storage node 28: protective film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method of manufacturing capacitors in semiconductor devices.

최근 DRAM의 집적도가 증가함에 따라, 캐패시터의 면적이 작아지게 되어 요구되는 유전용량(Capacitance)의 확보가 점점 어려워지고 있다. 따라서 요구되는 유전용량을 확보하기 위해서는 유전막의 두께를 감소시키거나 유전 상수가 큰 물질을 적용해야 한다.In recent years, as the degree of integration of DRAM increases, the area of the capacitor becomes smaller and it becomes increasingly difficult to secure the required dielectric capacity. Therefore, to secure the required dielectric capacity, it is necessary to reduce the thickness of the dielectric film or apply a material having a high dielectric constant.

특히, 80nm급 이하의 DRAM에서는 누설전류특성을 확보하면서 유전용량을 확보하기 위하여 고유전 물질을 유전막으로 적용하는 기술이 개발되고 있다.In particular, in the DRAM of 80 nm or less, a technique of applying a high dielectric material as a dielectric film to secure a dielectric current while securing leakage current characteristics has been developed.

이러한 유전박막 구조에서 유전용량을 확보하는데 있어, 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder)구조를 적용하여 캐패시터의 면적을 확보해야 한다.In securing the dielectric capacity in the dielectric thin film structure, the concave structure is approaching the limit, and the cylinder structure should be applied to secure the area of the capacitor.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하면서 반도체 기판(11)의 소정 영역과 콘택되는 스토리지노드콘택플러그(13)를 형성한다. As shown in FIG. 1A, after forming the interlayer insulating film 12 on the semiconductor substrate 11, the storage node contact plugs penetrating the interlayer insulating film 12 and contacting a predetermined region of the semiconductor substrate 11 ( 13).

계속해서, 스토리지노드콘택플러그(13)가 형성된 층간절연막(12) 상에 스토리지노드가 형성될 오픈부를 갖는 희생층(15)을 형성한다. 희생층(15) 하부에는 식각정지막(14)이 형성되어 있다. 이어서, 오픈부의 내부 표면을 따라 스토리지노드(16)를 형성한다.Subsequently, a sacrificial layer 15 having an open portion on which the storage node is to be formed is formed on the interlayer insulating layer 12 on which the storage node contact plug 13 is formed. An etch stop layer 14 is formed under the sacrificial layer 15. A storage node 16 is then formed along the inner surface of the open portion.

도 1b에 도시된 바와 같이, 희생층(15)을 풀 딥 아웃(full dip out)하여 스 토리지노드(16)의 내벽 및 외벽을 노출시켜 실린더 구조를 형성한다. 풀 딥 아웃 공정은 BOE(Buffered Oxide Etchant)용액 또는 불산 용액(HF)을 사용한다.As shown in FIG. 1B, the sacrificial layer 15 is full dip out to expose the inner and outer walls of the storage node 16 to form a cylinder structure. The full dip out process uses BOE (Buffered Oxide Etchant) solution or hydrofluoric acid solution (HF).

이후의 공정을 도시하지 않았지만, 스토리지노드(16) 상에 유전막 및 플레이트 전극을 차례로 증착하여 실린더형 캐패시터를 형성한다.Although not shown in the following process, a dielectric film and a plate electrode are sequentially deposited on the storage node 16 to form a cylindrical capacitor.

그러나 상술한 종래 기술에서, 희생층(15)을 풀 딥 아웃한 후 스토리지노드(16)가 기울어지는 현상(Leaning, 17)이 발생한다. 스토리지노드(16)의 기울어짐 현상은 실린더형 스토리지노드를 적용한 캐패시터 구조에서 발생하는 현상으로 희생층(15) 풀 딥 아웃 공정 및 후속 진행되는 린스(Rinse) 공정 중에 사용되는 물의 건조(Dry) 과정에서 주로 발생한다. However, in the above-described prior art, the storage node 16 is inclined (Leaning) 17 after the full dip out of the sacrificial layer 15. Tilt phenomenon of the storage node 16 occurs in the capacitor structure to which the cylindrical storage node is applied. The drying process of water used during the full dip-out process of the sacrificial layer 15 and the subsequent rinse process is performed. Occurs mainly in

이러한, 스토리지노드 기울어짐 현상을 방지하기 위하여 스토리지노드(16)의 높이를 낮추면 요구되는 캐패시턴스를 확보할 수 없고, 스토리지노드(16) 하부 바닥 크기를 증가시키면, 고집적화에 따른 인접하는 오픈부 간의 쇼트(short)가 발생된다. If the height of the storage node 16 is reduced to prevent the storage node from being inclined, the required capacitance cannot be secured, and if the bottom size of the bottom of the storage node 16 is increased, a short between adjacent openings due to high integration is increased. (short) is generated.

결국 스토리지노드(16)의 기울어짐 현상은 브릿지 불량(bridge fail)을 유발시켜 수율을 감소시키는 주요 원인으로 작용한다. As a result, the storage node 16 is inclined, which causes a bridge failure, and serves as a main cause of decreasing yield.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 실린더 구조 형성을 위한 풀 딥 아웃공정시에 스토리지노드가 기울어지는 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a method of manufacturing a capacitor of a semiconductor device capable of preventing the storage node from tilting during a full dip out process for forming a cylinder structure. There is this.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 오픈부를 갖는 희생층을 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 습식식각으로 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 노출시키는 단계; 상기 스토리지노드의 내부를 채우면서 상기 노출된 스토리지노드 상부를 포함한 전면을 덮는 포토레지스트를 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.A characteristic capacitor manufacturing method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a sacrificial layer having an open portion on the substrate; Forming a storage node along an inner surface of the open portion; Partially etching the sacrificial layer by wet etching to expose an upper portion of the storage node; Forming a photoresist covering the entire surface including the exposed top of the storage node while filling the inside of the storage node; Removing the remaining sacrificial layer; And removing the photoresist.

또한, 본 발명의 캐패시터의 제조 방법은 셀영역과 주변영역이 구비된 기판 상부에 식각정지막과 희생층을 적층하는 단계; 상기 희생층과 식각정지막을 식각하여 상기 셀영역에 오픈부를 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 습식식각으로 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 노출시키는 단계; 상기 스토리지노드의 내부를 채우면서 상기 노출된 스토리지노드 상부를 포함한 상기 셀영역의 전면을 덮는 포토레지스트를 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.In addition, the manufacturing method of the capacitor of the present invention comprises the steps of: laminating an etch stop layer and a sacrificial layer on the substrate having a cell region and a peripheral region; Etching the sacrificial layer and the etch stop layer to form an open portion in the cell region; Forming a storage node along an inner surface of the open portion; Partially etching the sacrificial layer by wet etching to expose an upper portion of the storage node; Forming a photoresist covering the entire surface of the cell region including the exposed storage node while filling the inside of the storage node; Removing the remaining sacrificial layer; And removing the photoresist.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(21) 상부에 층간절연막(22)을 형성한다. 층간절연막(22) 형성 전에 DRAM 구성에 필요한 소자분리(Isolation), 워드라인(Word line)을 포함하는 트랜지스터(Transistor) 및 비트라인(Bit line)등이 형성된다.As shown in FIG. 2A, an interlayer insulating layer 22 is formed on the substrate 21 where the cell region and the peripheral region are defined. Prior to the formation of the interlayer insulating layer 22, device isolation, a transistor including a word line, a bit line, and the like, which are required for DRAM construction, are formed.

계속해서, 층간절연막(22)을 관통하면서 반도체 기판(21)의 소정 영역과 콘택되는 스토리지노드콘택플러그(23)를 형성한다. 스토리지노드콘택플러그(23)는 도프드 폴리실리콘막 또는 금속성 전도막을 사용하며, 셀영역에만 형성된다.Subsequently, a storage node contact plug 23 is formed which penetrates the interlayer insulating film 22 and contacts the predetermined region of the semiconductor substrate 21. The storage node contact plug 23 uses a doped polysilicon film or a metallic conductive film, and is formed only in the cell region.

이어서, 스토리지노드콘택플러그(23)가 형성된 층간절연막(22) 상에 식각정지막(24)과 희생층(25)을 차례로 형성한다. 여기서, 희생층(25)은 실린더형 스토리지노드가 형성될 오픈부를 제공하기 위한 산화의 절연 물질이고, 식각정지막(24)은 희생층(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하는 막이다. 예컨대, 희생층(25)은 PSG(Phospho-Silicate-Glass)막, PETEOS(Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate)막의 단일막 또는 이들의 적층막으로 사용할 수 있으며 식각정지막(24)은 실리콘질화막을 사용한다.Subsequently, an etch stop layer 24 and a sacrificial layer 25 are sequentially formed on the interlayer insulating layer 22 on which the storage node contact plug 23 is formed. Here, the sacrificial layer 25 is an oxidation insulating material for providing an open portion in which the cylindrical storage node is to be formed, and the etch stop layer 24 is etched to prevent the underlying structure from being etched when the sacrificial layer 25 is etched. It is a barrier that acts as a barrier. For example, the sacrificial layer 25 may be used as a single film of a PSG (Phospho-Silicate-Glass) film, a PETEOS (Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate) film, or a laminated film thereof. Silver nitride film is used.

계속해서, 희생층(25)과 식각정지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈부(26)를 형성한다. 여기서, 희생층(25)은 C4F6, C4F8, Ar 및 O2의 혼합 가스, 식각정지막(24)은 CHF3, Ar 및 O2의 혼합 가스를 사용하여 식각한다.Subsequently, the sacrificial layer 25 and the etch stop layer 24 are sequentially etched to form an open portion 26 for opening the upper portion of the storage node contact plug 23. Here, the sacrificial layer 25 is a mixed gas of C 4 F 6 , C 4 F 8 , Ar and O 2 , and the etch stop film 24 is etched using a mixed gas of CHF 3 , Ar and O 2 .

도 2b에 도시된 바와 같이, 오픈부(26)를 포함하는 희생층(25)의 표면을 따 라 스토리지노드용 전도막을 증착한다. 스토리지노드용 전도막은 통상 Ti막 또는 TiN막과 같은 도전성 금속막을 사용한다. As shown in FIG. 2B, the conductive layer for the storage node is deposited along the surface of the sacrificial layer 25 including the open part 26. As the conductive film for the storage node, a conductive metal film such as a Ti film or a TiN film is usually used.

다음으로 스토리지노드 분리 공정(storage node isolation)을 진행한다. 스토리지노드(27) 분리 공정으로 에치백(etch back) 공정을 실시하여 오픈부(26)를 제외한 희생층(25) 표면 상부에 형성된 스토리지노드용 전도막을 제거한다. 에치백 공정은 포토레지스트와 같은 실린더 내부를 채우는 보조막없이 Ar 및 Cl2 가스를 사용한 플라즈마를 이용하여 식각을 진행한다. Next, storage node isolation is performed. An etch back process is performed by the storage node 27 separation process to remove the conductive film for the storage node formed on the surface of the sacrificial layer 25 except for the open portion 26. The etch back process is etched using a plasma using Ar and Cl 2 gas without an auxiliary film filling a cylinder such as a photoresist.

도 2c에 도시된 바와 같이, 부분 식각(Partial etch)을 실시하여 희생층(25)을 2000∼7000Å 깊이로 식각하여 스토리지노드(27)의 상부를 일부 노출시킨다. 이 때, 부분 식각은 습식식각을 이용하며, 후속 희생층(25) 제거시 사용되는 딥 아웃 (Dip out)공정으로도 진행할 수 있다. 바람직하게, 희생층(25)이 산화막 계열의 물질이므로, BOE 용액 또는 HF 용액을 사용한다. 여기서, 딥아웃공정은 일부만 제거하기 위한 것이고, 풀딥아웃 공정은 모두 제거하기 위한 것으로, 부분식각은 딥아웃공정으로 진행하며, 딥아웃공정은 시간조절을 통해 가능하다.As shown in FIG. 2C, partial etching is performed to etch the sacrificial layer 25 to a depth of 2000 to 7000 Å to expose a portion of the upper portion of the storage node 27. In this case, the partial etching may use wet etching, and may also proceed to a dip out process used to remove the subsequent sacrificial layer 25. Preferably, since the sacrificial layer 25 is an oxide-based material, a BOE solution or an HF solution is used. Here, the deep-out process is to remove only a part, the pull-out process is to remove all, partial etching proceeds to the deep-out process, the deep-out process is possible through time control.

따라서, 희생층(25)은 두께가 감소된 '25A'로 잔류한다. 이와 같이, 희생층(25A)의 두께를 감소시키면 후속 풀딥아웃 공정시 식각시간을 감소시킬 수 있고, 이는 풀딥아웃공정에 의한 하부 구조의 어택발생을 억제할 수 있다.Thus, the sacrificial layer 25 remains at 25A with reduced thickness. As such, by reducing the thickness of the sacrificial layer 25A, the etching time may be reduced during the subsequent pull dipout process, which may suppress attack of the underlying structure by the pull dipout process.

도 2d에 도시된 바와 같이, 기판(21)의 셀영역 상에 상부의 일부가 노출된 스토리지노드(27)를 덮으면서, 후속 진행되는 희생층(25A) 제거 공정에서 스토리지 노드(27)의 기울어짐을 방지하기 위한 보호막(28)을 형성한다. 보호막(28)은 포토레지스트(photo resist)로 형성하며, 보호막(28)으로 포토레지스트 이외의 물질을 사용할 수 있지만, 이런 경우 희생층(25A)을 제거하기 위해 주변영역 상부에 증착된 물질을 제거해주는 추가 공정이 필요하다. 따라서, 포토레지스트를 사용하는 것이 바람직하다.As shown in FIG. 2D, the storage node 27 is tilted in a subsequent process of removing the sacrificial layer 25A while covering the storage node 27 having a portion of the upper portion exposed on the cell region of the substrate 21. The protective film 28 for preventing a load is formed. The passivation layer 28 is formed of a photoresist, and a material other than the photoresist may be used as the passivation layer 28, but in this case, the material deposited on the peripheral region is removed to remove the sacrificial layer 25A. Additional processing is required. Therefore, it is preferable to use photoresist.

도 2e에 도시된 바와 같이, 풀 딥 아웃 공정을 실시하여 기판(21) 상부의 희생층(25A)을 완전히 제거한다. 스토리지노드(27) 상부에 보호막(28)이 있으므로, 풀 딥 아웃 공정시 스토리지노드(27)의 기울어짐을 방지할 수 있다. 한편, 통상적으로 풀 딥 아웃시 희생층(25A)을 산화막으로 사용하였으면 불산 계열의 습식 케미컬(BOE 용액 또는 HF 용액)을 사용하고, 질화막으로 사용하였으면 인산 계열의 습식 케미컬(H3PO4)을 사용한다. As shown in FIG. 2E, a full dip out process is performed to completely remove the sacrificial layer 25A on the substrate 21. Since the passivation layer 28 is disposed on the storage node 27, the inclination of the storage node 27 may be prevented during the full dip-out process. Meanwhile, when full sacrificial layer 25A is used as an oxide film, a hydrofluoric acid-based wet chemical (BOE solution or HF solution) is used, and when used as a nitride film, phosphoric acid-based wet chemical (H 3 PO 4 ) is used. use.

그리고, 풀딥아웃 공정시 용액은 주변영역쪽에서 측면으로 흘러들어가 셀영역의 희생층(25A)을 제거하게 된다. 이때, 보호막(28)이 스토리지노드(27)의 상부를 흔들리지 않도록 고정하고 있으므로, 스토리지노드(27)가 기울어지지 않는다.In the pull dip-out process, the solution flows from the peripheral area to the side to remove the sacrificial layer 25A of the cell area. At this time, the protective layer 28 is fixed so as not to shake the upper portion of the storage node 27, the storage node 27 does not tilt.

도 2f에 도시된 바와 같이, 보호막(28)을 제거한다. 이때, 보호막(28)이 포토레지스트이므로, O2 애싱(ashing)을 실시하여 보호막(28)을 스트립(strip)한다. 이때, O2 애싱에 의해서는 스토리지노드(27)가 쓰러지지 않는다.As shown in FIG. 2F, the protective film 28 is removed. At this time, since the protective film 28 is a photoresist, O 2 ashing is performed to strip the protective film 28. At this time, the storage node 27 does not fall by O 2 ashing.

후속 공정으로, 스토리지노드(27) 상에 유전막과 플레이트전극을 형성한다.In a subsequent process, a dielectric film and a plate electrode are formed on the storage node 27.

상술한 바와 같이, 실린더형 캐패시터의 스토리지노드 구조에서 발생하기 쉬운 스토리지노드 기울어짐 현상을 해결하기 위하여 딥 아웃 공정으로 먼저 희생층을 부분 식각한 후, 셀영역 상부에 마스크(포토레지스트)를 형성하여 잔류하는 희생층을 제거하기 위한 풀 딥 아웃 공정시 스토리지노드 상부를 지지해주므로써, 스토리지노드의 기울어짐 현상을 방지할 수 있다.As described above, in order to solve the storage node inclination which is likely to occur in the storage node structure of the cylindrical capacitor, the sacrificial layer is partially etched by the deep-out process, and then a mask (photoresist) is formed on the cell region. By supporting the upper portion of the storage node during the full dip-out process to remove the remaining sacrificial layer, it is possible to prevent the storage node from tilting.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 희생층을 제거하기 위한 딥 아웃 공정으로 희생층을 부분 식각하여 스토리지노드 상부 일부를 노출시킨 다음, 셀영역 상에 보호막(포토레지스트)를 형성하여 희생막 풀 딥 아웃 공정시 스토리지노드의 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지하여 수율을 향상시킬 수 있는 효과가 있다. According to the present invention, the sacrificial layer is partially etched to expose the upper portion of the storage node by a deep-out process for removing the sacrificial layer, and then a protective film (photoresist) is formed on the cell region to store the sacrificial layer during the full dip-out process. Since the inclination of the node can be prevented, yield can be improved by preventing bridge failure of the storage node without reducing the effective area of the storage node.

Claims (17)

기판 상부에 오픈부를 갖는 희생층을 형성하는 단계;Forming a sacrificial layer having an open portion on the substrate; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계;Forming a storage node along an inner surface of the open portion; 습식식각으로 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 노출시키는 단계;Partially etching the sacrificial layer by wet etching to expose an upper portion of the storage node; 상기 스토리지노드의 내부를 채우면서 상기 노출된 스토리지노드 상부를 포함한 전면을 덮는 포토레지스트를 형성하는 단계;Forming a photoresist covering the entire surface including the exposed top of the storage node while filling the inside of the storage node; 잔류하는 상기 희생층을 제거하는 단계; 및 Removing the remaining sacrificial layer; And 상기 포토레지스트를 제거하는 단계Removing the photoresist 를 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 삭제delete 제1항에 있어서,The method of claim 1, 상기 포토레지스트를 제거하는 단계는,Removing the photoresist, O2 애싱으로 진행하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, which proceeds with O 2 ashing. 삭제delete 제1항에 있어서,The method of claim 1, 상기 희생층의 부분식각은 2000∼7000Å을 식각하는 반도체 소자의 캐패시터 제조 방법.The partial etching of the sacrificial layer is a manufacturing method of a capacitor of a semiconductor device to etch 2000 ~ 7000 Å. 제1항에 있어서,The method of claim 1, 상기 희생층의 부분 식각과 상기 희생층을 제거하는 단계는, 딥아웃 공정으로 진행하되, 상기 희생층 제거시에는 풀딥아웃공정으로 진행하는 반도체 소자의 캐패시터 제조 방법.The partial etching of the sacrificial layer and the removing of the sacrificial layer may be performed in a deep-out process, and the removal of the sacrificial layer may be performed by a full dip-out process. 제6항에 있어서,The method of claim 6, 상기 희생층은, 산화막으로 형성하는 반도체소자의 캐패시터 제조 방법.And the sacrificial layer is formed of an oxide film. 제7항에 있어서,The method of claim 7, wherein 상기 희생층의 딥 아웃 공정은, BOE 용액 또는 HF 용액으로 진행하는 반도체 소자의 캐패시터 제조 방법.The dip-out step of the sacrificial layer is a capacitor manufacturing method of a semiconductor device to proceed with a BOE solution or HF solution. 제7항에 있어서,The method of claim 7, wherein 상기 희생층 아래에 질화막계열의 식각정지막이 더 형성되는 반도체소자의 캐패시터 제조 방법.A method of manufacturing a capacitor of a semiconductor device, wherein an etch stop layer of a nitride film series is further formed below the sacrificial layer. 셀영역과 주변영역이 구비된 기판 상부에 식각정지막과 희생층을 적층하는 단계;Stacking an etch stop layer and a sacrificial layer on the substrate including the cell region and the peripheral region; 상기 희생층과 식각정지막을 식각하여 상기 셀영역에 오픈부를 형성하는 단계;Etching the sacrificial layer and the etch stop layer to form an open portion in the cell region; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계;Forming a storage node along an inner surface of the open portion; 습식식각으로 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 노출시키는 단계;Partially etching the sacrificial layer by wet etching to expose an upper portion of the storage node; 상기 스토리지노드의 내부를 채우면서 상기 노출된 스토리지노드 상부를 포함한 상기 셀영역의 전면을 덮는 포토레지스트를 형성하는 단계;Forming a photoresist covering the entire surface of the cell region including the exposed storage node while filling the inside of the storage node; 잔류하는 상기 희생층을 제거하는 단계; 및 Removing the remaining sacrificial layer; And 상기 포토레지스트를 제거하는 단계Removing the photoresist 를 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 삭제delete 제10항에 있어서,The method of claim 10, 상기 포토레지스트를 제거하는 단계는,Removing the photoresist, O2 애싱으로 진행하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, which proceeds with O 2 ashing. 삭제delete 제10항에 있어서,The method of claim 10, 상기 희생층의 부분식각은 2000∼7000Å을 식각하는 반도체 소자의 캐패시터 제조 방법.The partial etching of the sacrificial layer is a manufacturing method of a capacitor of a semiconductor device to etch 2000 ~ 7000 Å. 제10항에 있어서,The method of claim 10, 상기 희생층의 부분 식각과 상기 희생층을 제거하는 단계는, 딥아웃 공정으로 진행하되, 상기 희생층 제거시에는 풀딥아웃공정으로 진행하는 반도체 소자의 캐패시터 제조 방법.The partial etching of the sacrificial layer and the removing of the sacrificial layer may be performed in a deep-out process, and the removal of the sacrificial layer may be performed by a full dip-out process. 제15항에 있어서,The method of claim 15, 상기 희생층은, 산화막으로 형성하는 반도체소자의 캐패시터 제조 방법.And the sacrificial layer is formed of an oxide film. 제16항에 있어서,The method of claim 16, 상기 희생층의 딥 아웃 공정은, BOE 용액 또는 HF 용액으로 진행하는 반도체 소자의 캐패시터 제조 방법.The dip-out step of the sacrificial layer is a capacitor manufacturing method of a semiconductor device to proceed with a BOE solution or HF solution.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000069A (en) * 2002-06-21 2004-01-03 삼성전자주식회사 Semiconductor memory device and method for manufacturing the same
KR20040057628A (en) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 Method for fabricating capacitor of semicoductor device
KR20050030986A (en) * 2003-09-27 2005-04-01 삼성전자주식회사 Method for forming capacitor for use in semiconductor device
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000069A (en) * 2002-06-21 2004-01-03 삼성전자주식회사 Semiconductor memory device and method for manufacturing the same
KR20040057628A (en) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 Method for fabricating capacitor of semicoductor device
KR20050030986A (en) * 2003-09-27 2005-04-01 삼성전자주식회사 Method for forming capacitor for use in semiconductor device
US20050093046A1 (en) * 2003-11-03 2005-05-05 Tae-Hyuk Ahn Plurality of capacitors employing holding layer patterns and method of fabricating the same

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