KR100941332B1

KR100941332B1 - 반도체용 테스트보드의 제조방법

Info

Publication number: KR100941332B1
Application number: KR1020080086397A
Authority: KR
Inventors: 서재환
Original assignee: (주)디오
Priority date: 2008-09-02
Filing date: 2008-09-02
Publication date: 2010-02-11

Abstract

본 발명은 반도체 검사용 테스트보드의 제조방법을 개시한다. 본 발명의 일 실시예에 따른 테스트보드 제조방법은, 먼저 기판의 제1면에만 동박 회로패턴을 형성한 후에 기판의 제1면의 회로패턴과 제2면의 동박에 전해방식으로 금도금을 하고, 이어서 기판의 제2면에 회로패턴을 형성한 후에 제1면과 제2면의 회로패턴에 무전해 방식으로 금도금을 수행하는 점에 특징이 있다.

본 발명에 따르면, 전해방식으로 두께금도금을 수행하기 때문에 무전해 방식에 비해 금도금 비용을 획기적으로 줄일 수 있고, 회로패턴의 측면에도 금도금을 함으로써 테스트보드의 전기적 특성을 극대화시킬 수 있다. 또한 두께금도금을 하는 과정에서 금도금층의 침투로 인해 발생하는 회로 단락이 방지되므로 제품불량을 효과적으로 방지할 수 있다.

전해 금도금, 무전해 금도금, 포토솔더레지스트

Description

반도체용 테스트보드의 제조방법{Method of manufacturing test board for semiconductor}

본 발명은 인쇄회로기판(PCB)의 제조방법에 관한 것으로서, 보다 구체적으로는 반도체검사용 프로브카드 또는 하이픽스(Hi-Fix)를 구성하는 테스트보드를 제조하는 방법에 관한 것이다.

일반적으로 반도체소자는 웨이퍼에 회로패턴을 형성하는 패브리케이션(fabrication)공정, 패턴이 형성된 웨이퍼를 분할하여 다수의 다이(Die)로 분할한 후 패키징하는 어셈블리(assembly)공정 등을 거쳐서 제조된다. 그리고 패브리케이션 공정이나 어셈블리 공정 이후에는 웨이퍼에 형성된 각 다이 또는 패키지의 전기적 성능을 테스트하여 불량여부를 판별하는 검사공정이 진행된다.

다이 또는 패키지를 검사하기 위해서는 소정의 검사장비가 사용된다. 이들 검사장비에 사용되는 프로브카드 또는 하이픽스 등에는 고유의 회로패턴이 형성된 테스트보드가 이용되며, 이들 테스트보드에 웨이퍼 또는 패키지의 단자와 전기적으 로 연결할 수 있는 탐침(probe)이나 소켓 등을 장착함으로써 프로브카드 또는 하이픽스 등이 제작된다.

일반적으로 반도체 검사용 테스트보드는 고도의 전기적 특성이 요구되기 때문에 회로패턴의 소정부위에 무전해 또는 전해 방식으로 금도금이 이루어진다. 이때 금도금 방식에 따라 전반적인 제조공정이 달라지므로 이하에서는 이에 대해 설명하기로 한다.

도 1은 종래의 테스트보드 제작방법을 나타낸 공정순서도로서, 특히 회로패턴상에 무전해 방식으로 금도금을 하는 경우에 대한 것이다.

이를 살펴보면, 먼저 양면에 동박이 입혀진 기판을 준비한다. 일반적으로 반도체검사용 테스트보드에는 복잡한 회로가 구비되므로 단층구조보다는 다층구조가 많이 이용된다. 따라서 본 명세서에서 언급하는 기판은 별다른 설명이 없는 한 다층구조인 것으로 가정한다. 다층구조의 기판은 각각 회로패턴이 형성된 다수의 내층PCB와 외층동박을 층간접착제(prefreg)를 개재한 후 압착함으로써 제조된다. (ST11)

이어서 기판에 쓰루홀(through hole)을 형성하고, 쓰루홀을 통해 내외층 회로패턴을 전기적으로 연결하기 위하여 무전해동도금 및 전해동도금을 순차적으로 실시한다. (ST12, ST13)

그리고 기판의 표면에 소정의 회로패턴을 형성하기 위하여 기판 양면의 외층동박에 감광성 드라이필름을 압착하고 노광 및 현상공정을 실시한다. 이때 기판 양면의 감광성 드라이필름에서 목적하는 회로패턴에 대응하는 부분을 남기고 나머 지 부분만을 제거해야 하며, 이를 통해 회로패턴에 해당하지 않는 동박이 노출된 상태가 된다. (ST14, ST15)

이어서 남아 있는 감광성 드라이필름을 에칭방지막으로 하여 노출된 동박을 에칭으로 제거하고, 잔존한 감광성 드라이필름을 제거하면 기판의 양면에 소정의 동박 회로패턴이 형성된다. (ST16, ST17)

이어서 기판의 전면에 포토솔더레지스트(PSR)을 도포하고, PSR에 대해 노광 및 현상공정을 진행하여 동박 회로패턴 중에서 금도금이 필요한 부분을 노출시킨다. 여기서 금도금이 필요한 부분은 예를 들어 포고핀(pogo pin) 등의 접촉이 잦은 부분이나 높은 전기적 특성이 요구되는 부분이다. (ST18)

노출된 동박의 표면에는 무전해 금도금(electroless gold plating)을 실시한다. 이때 금의 계면확산을 방지하고 접착력을 높이기 위하여 먼저 무전해 니켈도금을 소정 두께로 실시한 후에 그 상부에 약 0.05㎛ 정도의 두께로 무전해 금도금을 실시하는 것이 일반적이다. (ST19)

이하에서는 종래의 테스트보드 제작방법 중에서 전해방식으로 회로패턴상에 금도금을 하는 방법을 도 2의 공정순서도를 참조하여 설명한다.

ST31 내지 ST34단계는 기판에 쓰루홀을 형성한 후에 동도금을 하고, 이어서 양면에 감광성 드라이필름을 부착하는 과정으로서 ST11 내지 ST14 단계와 동일하므로 여기서는 설명을 생략한다.

기판의 양면에 감광성 드라이필름을 압착한 후에는 노광 및 현상공정을 거 쳐 감광성 드라이필름에서 목적하는 회로패턴에 대응하는 부분만을 제거함으로써 회로패턴에 해당하는 동박을 노출시킨다. (ST35)

노출된 동박의 표면에는 전해 금도금(electro gold plating)을 실시한다. 이때에도 전해 니켈도금을 소정 두께로 실시한 후에 그 상부에 약 0.05㎛ 정도의 두께로 전해 금도금을 실시하는 것이 일반적이다. (ST36)

이어서 기판의 양면에 남아있는 감광성 드라이필름을 제거하고, 금도금층을 에칭방지막으로 하여 동박을 에칭한다. 이때 동박만을 에칭하기 위해서는 수산화암모늄(NH4OH), 염화암모늄(NH4Cl) 등의 에칭액을 이용하는 알카리에칭을 수행해야 한다. (ST37, ST38)

이어서 기판의 전면에 포토솔더레지스트(PSR)를 도포하고, 땜납부분만을 노출시키기 위해 노광 및 현상공정을 진행한다. (ST39)

그런데 전술한 종래의 금도금 방식은 각각 고유의 문제점을 안고 있다.

도 1의 무전해 금도금 방식은 도금속도가 느리고 생산비용이 높으며, 도 2의 전해 금도금 방식은 회로패턴의 상면에만 금도금이 이루어지고 측면에는 금도금이 이루어지지 않기 때문에 전기적 특성을 극대화시키는데 한계가 있다.

특히 최근 반도체 검사장비 업계에서는 높은 전기적 특성을 얻기 위해 테스트보드의 금도금층을 약 0.5㎛ 이상의 두께로 형성할 것을 요구하고 있는데, 도 1의 무전해 금도금 방식으로 이 정도의 두께금도금을 수행하려면 엄청난 양의 약품이 소모되므로 생산비용의 부담으로 인해 무전해 금도금 방식은 적용이 불가능한 실정이다.

또한 도 2의 전해 금도금 방식에서는 ST36단계에서 두께금도금을 수행할 수는 있지만, 금도금층의 두께가 두꺼워질수록 감광성 드라이필름의 하부로 금도금층이 침투하여 회로 단락(short)으로 인한 제품불량이 빈번하게 발생하기 때문에 전해 방식으로 0.5㎛ 이상의 두께금도금을 수행하기 어려운 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 테스트보드의 회로패턴 상에 0.5㎛ 이상의 두께금도금을 저렴하고 신속하게 형성하면서도 회로패턴의 측면에 금도금을 할 수 있고, 회로의 단락을 방지할 수 있는 테스트보드 제조방법을 제공하는데 그 목적이 있다.

본 발명은 전술한 목적을 달성하기 위하여, (a) 양면에 동박이 형성된 기판에 쓰루홀을 형성하고 상기 쓰루홀의 내벽에 동도금을 하는 단계; (b) 상기 기판의 양면에 제1에칭방지막을 형성하는 단계; (c) 상기 기판의 제1면의 상기 제1에칭방지막을 선택적으로 제거하여 상기 동박 중에서 목적하는 회로패턴에 해당하지 않는 부분을 노출시키는 단계; (d) 상기 제1면에서 노출된 상기 동박을 에칭하는 단계; (e) 상기 기판에서 상기 제1에칭방지막을 제거하는 단계; (f) 전해 금도금을 수행하여 상기 제1면과 상기 제1면의 반대면인 제2면에 남아 있는 상기 동박에 금도금 층을 형성하는 단계; (g) 상기 기판의 양면에 제2에칭방지막을 형성하는 단계; (h) 상기 기판의 상기 제2면의 상기 제2에칭방지막을 선택적으로 제거하여 상기 금도금층 중에서 목적하는 회로패턴에 해당하지 않는 부분을 노출시키는 단계; (i) 상기 제2면에서 노출된 상기 금도금층과 그 하부의 동박을 에칭하는 단계; (j) 상기 기판에서 상기 제2에칭방지막을 제거하는 단계; (k) 무전해 금도금을 수행하여 상기 제2면에 형성된 회로패턴의 측면에 금도금층을 형성하는 단계를 포함하는 반도체용 테스트보드의 제조방법을 제공한다.

또한 본 발명은, (a) 표면에 동박을 구비하는 기판에 쓰루홀을 형성하고 상기 쓰루홀의 내벽에 동도금을 하는 단계; (b) 상기 동박의 표면에 포토솔더레지스트(PSR)층을 형성하는 단계; (c) 상기 포토솔더레지스트층을 선택적으로 제거하여 상기 동박 중에서 목적하는 회로패턴에 해당하는 부분을 노출시키는 단계; (d) 전해 금도금을 수행하여 노출된 상기 동박에 금도금층을 형성하는 단계; (e) 상기 포토솔더레지스터층을 제거하는 단계; (f) 상기 금도금층을 에칭방지막으로 하여 노출된 상기 동박을 에칭하는 단계; (g) 무전해 금도금을 수행하여 상기 동박의 측면에 금도금층을 형성하는 단계를 포함하는 반도체용 테스트보드의 제조방법을 제공한다.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

제1실시예

도 3의 공정순서도 및 도 4a 내지 도 4o의 공정단면도를 참조하여 본 발명의 제1실시예를 설명한다.

먼저 도 4a에 도시된 바와 같이 양면에 동박(11)이 입혀진 기판(10)을 준비한다. 상기 기판(10)은 전술한 바와 같이 다층구조인 것이 일반적이지만 경우에 따라서는 단층구조의 기판이 사용될 수도 있다. (ST101)

이어서 도 4b 에 도시된 바와 같이 기판에 쓰루홀(20)을 형성하고, 내외층 회로패턴을 전기적으로 연결하기 위하여 무전해동도금 및 전해동도금을 순차적으로 실시함으로써 도 4c에 도시된 바와 같이 쓰루홀(20)의 내벽에 20~25㎛ 두께의 동도금층(12)을 형성한다. 이때 기존의 동박(11)에도 동일한 두께로 동도금이 이루어지므로 이하에서는 쓰루홀 도금 이전의 외층동박(11)과 구분하기 위하여 쓰루홀 도금이후의 외층동박을 도면부호 12로 표시하기로 한다. (ST102, ST103)

이어서 기판의 표면에 소정의 회로패턴을 형성하기 위하여 도 4d에 도시된 바와 같이 기판 양면의 외층동박(12)에 감광성 드라이필름(30)을 부착한다. (ST104)

이어서 도 4e 및 도 4f에 도시된 바와 같이 먼저 기판의 제1면의 감광성 드라이필름(30)에 대하여 노광 및 현상공정을 진행한다. 이때 제1면의 감광성 드라이필름(30)에서 목적하는 회로패턴에 대응하는 부분은 남겨두고 나머지 부분만을 제거함으로써 제1면에서 회로패턴에 해당하지 않는 동박(12)을 노출시킨다. (ST105)

이어서 남아있는 감광성 드라이필름(30)을 에칭방지막으로 하여 도 4g에 도시된 바와 같이 제1면의 노출된 동박(12)을 에칭으로 제거한다. (ST106)

그리고 기판 양면의 감광성 드라이필름(30)을 제거하면 도 4h에 도시된 바와 같이 제1면에는 목적하는 회로패턴(12')이 형성되고, 제2면에는 전면에 걸쳐 동박(12)이 잔존하는 상태가 된다. (ST107)

제1면의 회로패턴(12')과 제2면의 동박(12)은 쓰루홀(20)을 통해 전기적으로 연결된 상태이므로 제1면의 회로패턴(12')과 제2면의 동박(12)에 대해 전해 금도금을 실시할 수 있다. 본 발명의 실시예에서는 전해 금도금을 통해 0.5~1.5㎛의 두께금도금을 실시하며, 이때 통상의 방법과 마찬가지로 동박(12)의 상부에 먼저 5~6㎛의 두께로 전해니켈도금을 하고 니켈층의 상부에 전술한 두께의 전해 금도금을 실시하는 것이 바람직하다.

이때 도 4i에 나타낸 바와 같이 전해 금도금을 통해 제1면에는 회로패턴(12')의 상면뿐만 아니라 측면에까지 금도금층(14)이 형성되고, 제2면에는 동박(12)의 전면에 금도금층(14)이 형성된다. 쓰루홀(20)의 내벽에도 금도금층(14)이 형성됨은 물론이다. (ST108)

전술한 과정을 통해서는 기판(10)의 제1면에 대해서만 회로패턴(12')이 형성되어 있기 때문에 이어서 반대쪽의 제2면에 회로패턴을 형성해야 한다. 이를 위해 먼저 도4j에 도시된 바와 같이 기판(10)의 양면에 감광성 드라이필름(30)을 다시 부착한다. 감광성 드라이필름(30)은 기판의 제2면에 회로패턴을 형성하기 위한 것이므로 기판(10)의 제1면에는 제거 가능한 다른 형태의 보호필름을 부착하여도 무방하다. (ST109)

감광성 드라이필름(30)이 부착된 기판(10)의 제2면에 대해서는 도 4k 및 도 4l에 도시된 바와 같이 노광 및 현상 공정을 진행한다. 이때 감광성 드라이필름(30) 중에서 목적하는 회로패턴에 대응하는 부분은 남겨두고 나머지 부분만을 박리함으로써 제2면에서 회로패턴에 해당하지 않는 금도금층(14)을 노출시킨다. (ST110)

이어서 도 4m에 도시된 바와 같이 감광성 드라이필름(30)을 에칭방지막으로 하여 제2면의 노출된 금도금층(14)과 그 하부의 동박(12)을 에칭으로 제거하여 회로패턴(12')을 형성한다. 금도금층(14)과 동박(12)을 함께 제거하기 위해서는 염소산 계열의 에칭용액을 사용하는 것이 바람직하다. (ST111)

이어서 기판 양면의 감광성 드라이필름(30)을 박리하면 도 4n에 도시된 바와 같이 제2면에도 목적하는 회로패턴(12')과 그 상부의 금도금층(14)만이 남게 된다. (ST112)

이때 도 4n에서 알 수 있는 바와 같이 제2면의 회로패턴(12)의 측면에는 금도 금층이 형성되어 있지 않기 때문에 측면 금도금을 위하여 기판 전체에 대해 약 0.03~0.08㎛의 두께의 무전해 금도금을 실시하면 도 4o에 도시된 바와 같이 회로패턴(12')의 측면에 새로운 금도금층(15)이 형성된다. 이 단계에서는 무전해 니켈도금을 생략하고 직접 무전해 금도금을 수행하는 것이 바람직하다. 도면에서는 혼동을 피하기 위하여 무전해 금도금 이후의 금도금층을 도면부호 15로 표시하였다. (ST113)

이어서 수세용 물과 브러쉬를 이용하여 표면을 닦아주는 정면작업을 수행하는 것이 바람직하다. 이때 표면에 형성된 무전해 도금층이 얇은 두께로 인해 제거되더라도 회로패턴의 측면에는 금도금층(15)이 남게 된다. (ST114)

이어서 기판의 전면에 포토솔더레지스트(PSR)를 도포하고, 땜납부분 및 필요부분을 노출시키기 위해 노광 및 현상공정을 진행한다. (ST115)

제2실시예

이하에서는 도 5의 공정순서도 및 도 6a 내지 도 6g의 공정단면도를 참조하여 본 발명의 제2실시예를 설명한다. 본 발명의 제2실시예는 제1실시예와 달리 회로패턴을 형성하기 위해 감광성 드라이필름을 대신하여 포토솔더레지스터 잉크(PSR ink)를 사용하는 점에 특징이 있다.

ST121 내지 ST123단계는 기판에 쓰루홀을 형성한 후에 동도금을 하는 과정으로서 제1실시예의 ST101 내지 ST103 단계와 동일하므로 중복을 피하기 위하여 여기서는 설명을 생략한다.

쓰루홀(20)에 대한 동도금을 마친 이후에는 기판(10)의 표면에 소정의 회로패턴을 형성하기 위하여 도 6a에 도시된 바와 같이 기판 양면의 외층동박(12)에 포토솔더레지스터 잉크(PSR ink)를 도포하고 건조시킴으로써 PSR층(40)을 형성한다. PSR은 감광성 드라이필름보다 기판과의 밀착력이 훨씬 우수하기 때문에 두께금도금을 수행하더라도 PSR층(40)의 하부로 금도금층이 침투하지 않는 장점이 있으며, 따라서 감광성 드라이필름을 사용하였을 때 발생하던 회로의 단락현상을 방지할 수 있다. (ST124)

이어서 도 6b 및 도 6c에 도시된 바와 같이 먼저 기판의 양면에 대하여 순차적으로 또는 동시에 노광 및 현상공정을 진행한다. 이때 PSR층(40)에서 목적하는 회로패턴에 대응하는 부분만을 제거함으로써 기판에서 회로패턴에 대응하는 동박(12)을 노출시킨다. (ST125)

이어서 도 6d에 도시된 바와 같이 노출된 동박(12) 대해 전해방식으로 약0.5~1.5㎛의 두께금도금을 실시한다. 따라서 기판에는 회로패턴에 대응하는 금도금층(14)이 형성된다. 이때 쓰루홀(20)의 내부에도 금도금층(14)이 형성됨은 물론이다. 그리고 이 경우에도 동박(12)의 상부에 먼저 5~6㎛의 두께로 전해니켈도금을 하고 니켈층의 상부에 전술한 두께의 전해 금도금을 실시하는 것이 바람직하다. (ST126)

이어서 기판의 양면에 남아있는 PSR층(40)을 제거하면, 도 6e에 도시된 바와 같이 기판의 양면에는 동박(12)의 상부에 회로패턴에 대응하는 금도금층(14)이 남게 된다. (ST127)

이 상태에서 금도금층(14)을 에칭방지막으로 하여 동박(12)을 에칭하면, 도 6f에 도시된 바와 같이 회로패턴(12')과 그 상부의 금도금층(14)이 남게 된다. 금도금층(14)을 에칭방지막으로 하여 동박만을 에칭하기 위해서는 수산화암모늄(NH4OH), 염화암모늄(NH4Cl) 등의 에칭액을 이용하는 알카리에칭을 수행하는 것이 바람직하다. (ST128)

이때 도 6f에서 알 수 있는 바와 같이 회로패턴(12')의 측면에는 금도금층이 형성되지 않았기 때문에 측면 금도금을 위하여 기판 전체에 대해 약 0.03~0.08㎛ 두께의 무전해 금도금을 실시하면 도 6g에 도시된 바와 같이 회로패턴(12')의 측면에까지 새로운 금도금층(15)이 형성된다. 이 단계에서는 무전해 니켈도금을 생략하고 직접 무전해 금도금을 수행하는 것이 바람직하다. (ST129)

이어서 제1실시예와 마찬가지로 수세용 물과 브러쉬를 이용하여 기판의 표면을 닦아주는 정면작업을 수행하는 것이 바람직하다. (ST130)

이어서 기판의 전면에 포토솔더레지스트(PSR)를 도포하고, 땜납부분 및 필요부분을 노출시키기 위해 노광 및 현상공정을 진행한다. (ST131)

결국 본 발명의 제1실시예 및 제2실시예는 전해방식으로 충분한 두께의 두께금도금을 한 후에 최종적으로 무전해방식으로 회로패턴의 측면에 금도금을 하기 때문에 종래의 무전해방식에 비해 생산비용이 저렴한 장점을 가진다. 또한 두께금도금 과정에서 회로단락의 위험이 없기 때문에 종래의 전해방식에 비해서 공정신뢰성이 높아지게 된다.

한편 이상에서는 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 전술한 실시예에 한정되지 않고 다양한 형태로 변형 또는 수정되어 실시될 수 있다. 그리고 이와 같이 변형 또는 수정된 실시예가 후술하는 특허청구범위에 포함된 본 발명의 기술적 사상을 포함한다면 본 발명의 권리범위에 속함은 당연하다.

도 1은 종래 테스트보드 제조방법의 일 예를 나타낸 공정순서도

도 2는 종래 테스트보드 제조방법의 다른 예를 나타낸 공정순서도

도 3은 본 발명의 제1실시예에 따른 테스트보드 제조방법을 나타낸 공정순서도

도 4a 내지 도 4o는 본 발명의 제1실시예에 따른 테스트보드 제조방법을 나타낸 공정단면도

도 5는 본 발명의 제2실시예에 따른 테스트보드 제조방법을 나타낸 공정순서도

도 6a 내지 도 6g는 본 발명의 제2실시예에 따른 테스트보드 제조방법을 나타낸 공정단면도

*도면의 주요부분에 대한 부호의 설명*

10: 기판 11,12: 동박

12': 회로패턴 14, 15: 금도금층

20: 쓰루홀 30: 감광성 드라이필름

40: PSR층

Claims

(a) 양면에 동박이 형성된 기판에 쓰루홀을 형성하고 상기 쓰루홀의 내벽에 동도금을 하는 단계;

(b) 상기 기판의 양면에 제1에칭방지막을 형성하는 단계;

(c) 상기 기판의 제1면의 상기 제1에칭방지막을 선택적으로 제거하여 상기 동박 중에서 목적하는 회로패턴에 해당하지 않는 부분을 노출시키는 단계;

(d) 상기 제1면에서 노출된 상기 동박을 에칭하는 단계;

(e) 상기 기판에서 상기 제1에칭방지막을 제거하는 단계;

(f) 전해 금도금을 수행하여 상기 제1면과 상기 제1면의 반대면인 제2면에 남아 있는 상기 동박에 금도금층을 형성하는 단계;

(g) 상기 기판의 양면에 제2에칭방지막을 형성하는 단계;

(h) 상기 기판의 상기 제2면의 상기 제2에칭방지막을 선택적으로 제거하여 상기 금도금층 중에서 목적하는 회로패턴에 해당하지 않는 부분을 노출시키는 단 계;

(i) 상기 제2면에서 노출된 상기 금도금층과 그 하부의 동박을 에칭하는 단계;

(j) 상기 기판에서 상기 제2에칭방지막을 제거하는 단계;

(k) 무전해 금도금을 수행하여 상기 제2면에 형성된 회로패턴의 측면에 금도금층을 형성하는 단계;

를 포함하는 반도체용 테스트보드의 제조방법
제1항에 있어서,

상기 제1에칭방지막 또는 상기 제2에칭방지막은 감광성 드라이필름인 것을 특징으로 하는 반도체용 테스트보드의 제조방법
(a) 표면에 동박을 구비하는 기판에 쓰루홀을 형성하고 상기 쓰루홀의 내벽에 동도금을 하는 단계;

(b) 상기 동박의 표면에 포토솔더레지스트(PSR)층을 형성하는 단계;

(c) 상기 포토솔더레지스트층을 선택적으로 제거하여 상기 동박 중에서 목적하는 회로패턴에 해당하는 부분을 노출시키는 단계;

(d) 전해 금도금을 수행하여 노출된 상기 동박에 금도금층을 형성하는 단 계;

(e) 상기 포토솔더레지스터층을 제거하는 단계;

(f) 상기 금도금층을 에칭방지막으로 하여 노출된 상기 동박을 에칭하는 단계;

(g) 무전해 금도금을 수행하여 상기 동박의 측면에 금도금층을 형성하는 단계;

를 포함하는 반도체용 테스트보드의 제조방법
제3항에 있어서,

상기 단계(d)에서 형성되는 금도금층의 두께는 0.5 ~ 1.5㎛ 이고, 상기 단계(g)에서 형성되는 금도금층의 두께는 0.03 ~ 0.08㎛ 인 것을 특징으로 하는 반도체용 테스트보드의 제조방법