KR100935136B1 - 반도체 소자의 개선된 시각적 검사를 위한 패턴 - Google Patents

Abstract

본 발명은 소자의 품질 관리 검사를 강화시킬 수 있는 반도체 구조물을 개시한다. 상기 구조물은 적어도 하나의 평탄면을 가진 기판, 상기 평탄면 상에 형성되고, 소정의 제1 기하학적 패턴으로 상기 평탄면의 전부가 아닌 일부를 커버하는 제1 금속층, 및 상기 평탄면 상에 형성되고, 상기 제1 기하학적 패턴화 상이한 제2 기하학적 패턴으로 상기 평탄면의 전부가 아닌 일부를 커버하는 제2 금속층을 포함한다. 본 발명은 또한 반도체 소자를 제조하기 위한 품질 관리 방법을 개시한다. 상기 방법은 소자의 반도체 표면 상에 소정의 제1 기하학적 패턴으로 제1 금속층을 위치시키는 단계, 상기 제1 금속층과 동일한 소자의 표면 상에 상기 제1 기하학적 패턴과 상이한 소정의 제2 기하학적 패턴으로 제2 금속층을 위치시키는 단계, 및 상기 표면 상의 패턴 중 하나 또는 모두의 존재 여부를 식별하기 위해 상기 소자를 검사하는 단계를 포함한다.

반도체 재료, 실리콘 카바이드, 회전 대칭, 에피택셜층, 발광 다이오드, 옴 접촉, 품질 관리

Description

반도체 소자의 개선된 시각적 검사를 위한 패턴 {PATTERN FOR IMPROVED VISUAL INSPECTION OF SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자의 제조에 관한 것이다. 보다 구체적으로, 본 발명은 웨이퍼 상에 대량의 소자를 제조하고 상기 소자들이 적절히 제조되었는지를 확인하는 작업에서의 품질 관리 측면에 관한 것이다.

본 발명은 반도체 소자의 제조에 관한 것이다. 특히, 본 발명은 발광 다이오드(LED)의 제조 및 실리콘 카바이드 및 그와 관련된 넓은 밴드갭 재료로 형성된 레이저 다이오드와 같은 발광 다이오드 관련 소자의 제조에 관한 것이다.

실리콘 카바이드는 특정 반도체 소자, 회로 및 소자 전구체(precursor)용으로 바람직하다. 실리콘 카바이드는 여러 가지 바람직한 물리적, 전기적 특성을 가지므로, 비교적 큰 밴드갭이 바람직하거나 필요한 소자용으로 실리콘 카바이드를 이용하는 것이 관심의 대상이 되고 있다. 실리콘 카바이드가 갖는 비교적 넓은 밴드갭 및 최근에, 소자 품질의 결정, 웨이퍼, 기판 및 에피택셀층에서의 증가된 활용성 때문에, 실리콘 카바이드는 가시광 스펙트럼의 청색 부위에서 발광하는 LED의 제조, 판매 및 이용의 현저한 증가에 대한 바탕을 이루었다. 이 외에, 다른 넓은 밴드갭 재료는 발광 다이오드 용도, 특히 제Ⅲ족 질화물용으로 더욱 주의 깊게 맞 추어졌기 때문에, 실리콘 카바이드는 제Ⅲ족 질화물계 발광 다이오드용의 유리한 기판 재료임이 입증되었다.

많은 제Ⅲ족 질화물과 합치되는 적절한 결정 구조 이외에도 실리콘 카바이드가 갖는 이점 중 하나는, 실리콘 카바이드가 전도성을 갖도록 도핑될 수 있다는 점이다. 실리콘 카바이드가 전도성을 갖도록 도핑될 수 있기 때문에, 실리콘 카바이드 기판은 발광 다이오드의 전류 운반부의 일부로 기능할 수 있다. 그 결과, 실리콘 카바이드는 "수직형(vertical)" 발광 다이오드, 즉, 옴 접촉(ohmic contacts)을 소자의 상단 및 저면(즉 반대측 양단부)에 위치시킴으로써 광 발생 전류가 소자를 통해 선형으로 흐르도록 하는 발광 다이오드의 일부를 형성할 수 있다. 전도성이 아닌 다른 기판 재료(예; 사파이어)에 익숙한 사람들이 알고 있는 바와 같이, 수직형 구조의 소자는 절연성 또는 반절연성 기판으로는 형성할 수 없다. 그 대신, 각각의 옴 접촉을 소자 표면에 수직형이 아니라 횡 방향으로 설치해야 한다. 대부분의 상황에서, 수직형 배향은 비례적으로 작은 크기, 일반적으로 회로 및 패키지 내에 용이한 결합 및 그 결과로 얻어지는 저비용을 포함하는 여러 가지 이점을 제공한다.

발광 다이오드에 대해 원하는 기능이 주어지면, 소자의 구조는 발광 기능을 저해하지 않고 높일 것이다. 또한, LED는 종종 주어진 전류(예; 밀리암페어, mA)에서의 광 출력(예; 마이크로 와트, μM 단위의 휘도)을 기준으로 등급이 매겨진다. 따라서, 실리콘 카바이드 기판에 옴 접촉이 이루어질 때, 옴 접촉은 다이오드에 의해 발생되는 가능한 한 많은 광이 기판을 통해, 그리고 다른 방향으로 방출될 수 있도록 커버하는 기판의 양을 최소화하는 방식으로 첨가되는 것이 바람직하다.

또한, 실리콘 카바이드에 대한 옴 접촉을 만들기 위해서, 바람직한 기술 및 구조는 여러 개의 금속층을 결합하는 것이다. 예를 들면, 앞에서 설명한 발광 다이오드 및 레이저에서, 후방측(backside)(즉, 기판) 옴 접촉은 종종 니켈(Ni)로 이루어진 제1층을 적층한 다음 (예를 들면) 티타늄(Ti)과 금(Au), 또는 티타늄, 백금(Pt) 및 금의 선택된 조합 또는 합금인 하나 이상의 추가의 층으로 상기 니켈층을 피복하여 형성된다.

본 발명의 양수인으로부터 입수할 수 있는 LED에 있어서, Ni 및 Ti/Au 금속화층은 커버되는 표면적을 최소화하기 위해 "X"자형 패턴으로 형성된다. 그 밖의 소자(예; 파워 디바이스)에서는, 대형 옴 접촉이 유리할 수 있지만, LED에서는 저항성 금속이 광을 흡수하여 광 출력의 총량을 감소시키고 결과적으로 소자의 효율을 저하시키기 때문에 전체 면(전방 또는 후방)을 금속으로 코팅하는 것을 피하는 것이 바람직하다.

반도체 기술에 통상적 기술을 가진 자에게 매우 친숙한 바와 같이, 상용화 소자들은 종종 반도체 재료의 원형 웨이퍼 상에 대량으로 형성된다. 여기서 "웨이퍼"라는 용어는 본질적으로 평행한 대면적에 비해 작은 두께를 갖는 물체를 칭하는 통상적 의미로 사용된다. "웨이퍼"라는 용어는 단결정 기판, 에피층(epilayer)을 구비한 기판, 또는 대량의 소자(통상 동일한 것)나 회로를 운반하는 기판을 포함할 수 있다. 본 명세서의 논의에서 웨이퍼라는 용어는, 각각의 소자에 대한 옴 접촉을 각각 구비하고, 기판 상에 도핑된 에피층으로부터 형성된 많은 수의 동일한 광 전자 소자(optoelectronic device)(통상 LED)를 운반하는 것을 칭한다.

반도체 웨이퍼 상에 소자를 제조한 후, 웨이퍼는 각각 하나의 소자를 함유하는 개별적인 칩으로 절단("다이싱(dicing)")된다. 패키징을 행하기 전에, 각각의 웨이퍼는 칩의 후방 측면에 적절한 금속화층이 적층되었는지를 확인하기 위해 검사되어야 한다. Ni층 또는 Ti/Au층이 형성되지 않은 경우에는 반도체 기판에 대한 양호한 옴 접속이 이루어질 수 없다. 이와는 달리, 옴 접촉이 이루어져 있는 경우에도, 불량하게 형성된 층은 장기간 사용의 신뢰성 문제를 야기할 수 있다.

현재, SiC를 기재로 한 LED의 검사는 수동적으로 행해지므로 많은 시간과 특수 장치를 필요로 한다. 상기 검사는 또한 제조 공정에 대해 부가적이고 분리된, 통합되지 않은 단계를 추가한다. 그 결과, 상기 검사 공정은 다소 비효율적이고 부정확할 수 있다. 더욱이, 검사 공정은 수동식이기 때문에, 프로세스의 전반적 효율을 증대시키는 방식으로 다른 제조 단계와 용이하게 결합될 수 없다.

그럼에도 불구하고, 초기 단계에서 결함이 있는 소자를 식별함으로써 추후의 고비용 실패를 면하게 한다. 달리 표현하면, 웨이퍼 단계에서 결함이 있는 LED를 식별하여 폐기함으로써, 보다 일찍 식별되었어야 하는 결함을 내포하는, 완전 패키징된 소자를 제조하는 추가 비용이 발생되는 방향으로 진행되는 것보다 훨씬 적은 비용이 든다. 따라서, 실리콘 카바이드 기판의 후방측에 적절한 금속층이 없는 것을 조기에 식별하는 것이 중요하다.

또한, 실리콘 카바이드 웨이퍼는 비교적 저렴하다. 따라서, 상기 웨이퍼가 파손될 경우에도, 활용 가능한 다이를 보유하고 있다면 그러한 웨이퍼는 검사할 필 요가 있고, 조금이라도 가능하다면 개별적 다이 또는 소자를 제조 과정에 포함시킬 필요가 있다. 반도체 제조 공정에 숙련된 자에게 공지되어 있는 바와 같이, 웨이퍼 상에 또는 공정에서 고품질 소자의 퍼센트를 증가시키는 것은 수익성을 증대시키는 가장 기본적 방법 중 하나이다.

따라서, 본 발명의 목적은 품질 관리 및 제조 공정의 효율을 향상시키는 소자 및 그러한 소자의 검사 방법을 제공하는 것이다.

본 발명은 소자의 품질 관리 검사를 향상시키는 반도체 구조물로써 상기 목적을 달성한다. 상기 구조물은 적어도 하나의 평탄면(planar face)을 가진 기판; 상기 평탄면 상에 있고, 상기 평탄면의 전부가 아닌 일부를 소정의 제1 기하학적 패턴으로 커버하는 제1 금속층; 및 상기 평탄면 상에 있고, 상기 평탄면의 전부가 아닌 일부를 상기 제1 기하학적 패턴과 상이한 제2 기하학적 패턴으로 커버하는 제2 금속층을 포함한다.

본 발명의 또 다른 측면은 반도체 소자를 제조하기 위한 품질 관리 방법이다. 상기 방법은 소자의 반도체 표면 상에 소정의 제1 기하학적 패턴으로 제1 금속층을 위치시키는 단계, 상기 제1 금속층과 동일한 소자의 반도체 표면 상에 상기 제1 기하학적 패턴과 상이한 소정의 제2 기하학적 패턴으로 제2 금속층을 위치시키는 단계, 및 상기 단계에 이어서 상기 반도체 표면 상에 상기 패턴 중 어느 하나 또는 모두가 존재하는지 여부를 식별하기 위해 상기 소자를 검사하는 단계를 포함한다.

본 발명의 전술한 목적, 그 밖의 목적 및 이점, 그리고 그러한 목적과 이점을 달성하는 방법은 첨부한 도면과 함께 이하의 상세한 설명에 기초하여 보다 명확해질 것이다.

도 1은 종래의 발광 다이오드의 저면도이고,

도 2는 도 1의 선분 2-2에 따라 절단한 다이오드의 단면도이고,

도 3은 제1 및 제2 평탄부(flat)를 가진 반도체 웨이퍼의 평면도이고,

도 4는 도 3에 나타낸 웨이퍼의 일부에 대한 확대도이고,

도 5는 본 발명에 따른 반도체 소자의 저면도이고,

도 6은 본 발명에 따른 반도체 소자의 또 다른 저면도이고,

도 7은 본 발명에 따른 반도체 소자의 또 다른 저면도이고,

도 8은 본 발명에 따른 소자의 상이한 실시예의 저면도이고,

도 9는 본 발명에 따른 반도체 소자의 또 다른 저면도이고,

도 10은 본 발명에 따른 반도체 소자의 또 다른 저면도이고,

도 11은 본 발명에 따른 웨이퍼를 검사하기 위한 시스템의 개략도이다.

여기에 기재되는 바와 같이, 본 발명은 특히 발광 다이오드("LED")에 관한 것이지만, 그 외의 반도체 기술에도 적용될 수 있는 것이다. 예시적인 소자에는 본 발명의 양수인인, 미국 노스캐롤라이나 더햄 소재 Cree, Inc.사로부터 입수할 수 있는 소자, 및 실시콘 카바이드 기판 상에 제Ⅲ족 질화물 활성층을 결합시킨 G- SiC 기술인 "슈퍼 블루(Super Blue)" 및 "슈퍼 브라이트(Super Bright)" LED가 포함된다. 또한 예시적인 소자(및 그 제조 방법)은 공동으로 양도된 미국 특허 제5,416,342호, 제5,338,944호, 제5,604,135호, 제5,523,589호, 제5,592,501호, 제5,838,706호, 제5,631,190호, 제5,912,477호 및 제5,739,554호에 기재되어 있다. 이들 특허를 비롯한 그 밖의 특허에는 활용 가능한 배경 기술이 제시되어 있으므로, 특정 LED 구조물 및 제조 기법에 대한 상세한 사항은 여기서 명시적으로 인용하지 않지만, 이 분야에 통상의 기술을 가진 자는 과도한 실험을 행하지 않아도 본 발명을 수행할 수 있는 상기 및 그 밖의 자료를 이용할 수 있다고 이해된다.

그러나 또한, 여기서 본 발명을 실리콘 카바이드 및 제Ⅲ족 질화물 소자에 관하여 설명하지만, 이러한 것들은 예시적인 설명이며 본 발명이 이들 특정 반도체에 한정되는 것은 아님을 이해할 것이다.

제1 실시예에서, 본 발명은 라벨링된(labeled) 반도체 재료이다. 도 1은 종래의 반도체 소자의 저면도이다. 상기 소자는 포괄적으로 참조부호 (10)으로 표시되며 표면(11)을 포함한다. 소자(10)의 표면(11)은 도 1에 예시된 바와 같이 십자 또는 X자 형태를 가진 종래의 금속 패턴(12)을 포함한다. 이러한 형태의 패턴을 또한 "십자형(cruciform)"이라 칭하며, 이들 용어 중 어느 것이나 이러한 특정 패턴을 묘사하는 데 적합하다.

도 2는 도 1의 선분 2-2를 따라 절단한 단면도이다. 도 2는 이 형태의 소자가 통상 에피택셜층(13) 및 보통 여러 개의 에피택셜층을 포함하며 그들 중 2개는 p-n 접합을 형성하는 것을 나타낸다. 이러한 소자에 친숙한 자에게 공지되어 있는 바와 같이, p-n 접합을 가로지르는 전류(캐리어)의 주입은 LED의 방출을 구동한다. 대부분의 소자에서, 에피택셜층(13)은 기판(14), 특히 기판(14)의 상부 표면(15) 상에서 성장하고, 금속 접촉의 1세트는 기판(14)의 상부 표면(15)의 반대측의 표면(16) 상에 있다.

적절한 SiC 기판에 대한 성장 기법의 예는 미국 특허 제4,866,005호, 상기 특허의 재발부 RE34,861호, 및 제6,045,613호에 제시되어 있다.

도 2는 또한, 실리콘 카바이드에 소자가 형성되어 있을 때, 도 1에 예시된 금속층(12)이 복수의 금속의 조합으로 바람직하게 형성되어 있는 것을 예시한다. 옴 접촉을 위한 금속의 선택은 반도체 재료의 성질 및 그의 도핑에 의존하는 것을 이해할 것이다. 옴 접촉의 이론 및 성능 측면은 반도체 기술에서 숙지되어 있다. 그에 대한 예시적인 논의는 SZe, Physics of Semiconductor Devices, John Wiley & Sons, Inc.(1981), 제5장, 제245쪽 이하의 "금속-반도체 접촉" 항목에서 찾아 볼 수 있다. 도 2는 본 발명에 관하여 논의된 바와 같은 실리콘 카바이드에 형성된 반도체 소자에 있어서, 옴 접촉은 실리콘 카바이드의 경우에 일반적으로 니켈인 제1 금속층(17), 및 실리콘 카바이드의 경우에 일반적으로 티타늄과 금 또는 티타늄과 백금(Pt)과 금의 합금으로 형성되는 제2 금속층(20)으로 이루어지는 것이 바람직하다는 것을 예시한다.

실리콘 카바이드에 대한 옴 접촉 및 그 결과로 옴 접촉 구조물을 얻기 위한 기법의 예는 공동으로 양도된 미국 특허 제5,323,002호, 제5,409,859호, 및 앞에서 언급한 여러 개의 LED 특허에 제시되어 있다.

본 발명을 더욱 설명하고 예시하기 위해, 도 3은 포괄적으로 (21)로 나타낸 반도체 웨이퍼의 평면도이다. 웨이퍼의 성질, 제조 및 취급에 관해서는 반도체 기술에서 일반적으로 잘 알려져 있으므로, 여기서는 본 발명의 설명을 위해 필요한 것 외에는 구체적으로 설명하지 않는다. 웨이퍼(21)는 일반적으로 원형이지만, 적어도 제1 평탄부(22)를 포함하고, 바람직하게는 제2 평탄부도 포함한다. 웨이퍼 취급에 친숙한 자에게 공지되어 있는 바와 같이, 소자는 제1 및 제2의 평탄부(22, 23)와 소정의 관계를 가지고 웨이퍼 상에 형성되기 때문에, 제1 및 제2의 평탄부(22, 23)에 의해 웨이퍼 상의 소자에 관해 명확한 정렬을 이루어 위치 결정할 수 있게 된다.

도 4는 웨이퍼(21)의 확대된 부분이다. 도 4에 나타낸 부분은 반드시 비례할 필요는 없고, 일반적으로 전형적인 반도체 웨이퍼의 구조를 예시하는 것으로 이해될 것이다. 특히, 도 4는 웨이퍼(21)의 작은 부분이라도 다수의 개별적 소자(10)를 운반하는 것을 예시한다. 한편, 대부분의 실시예에서 어느 웨이퍼 상에서나 서로 동일한 소자들은 도 1 및 도 2에 예시된 금속층(12)을 포함한다.

도 1 내지 도 4가 일반적 골격과 배경이라면, 도 5 내지 도 11은 본 발명의 특수한 양태를 예시하는 것이다.

따라서, 도 5는 바람직한 실시예에서, 소자(10)의 일부이고 그것은 다시 웨이퍼(21) 상의 그러한 많은 소자(10) 중 하나인 라벨링된 반도체 재료(24)를 예시한다. 반도체 재료(24)는 표면(25) 상에 포괄적으로 (26)으로 표시된 금속층을 운반하는 표면부(25)를 포함한다. 특히, 제1 금속층(26)은 일부분에 형성되고 소자(10)의 표면(25) 전체에 형성되지는 않는다. 금속층(26)은 Cn(n은 최소한 2임)의 회전 대칭(rotational symmetry)을 갖는 패턴을 형성한다. 앞에서 언급한 바와 같이, 금속층(26)은 반도체 재료에 대한 옴 접촉을 형성하며, 반도체 재료가 실리콘 카바이드(바람직한 실시예에서와 같이)를 포함할 경우, 금속층은 일반적으로 니켈, 티타늄, 금, 백금, 바나듐, 알루미늄, 이들의 합금, 및 이들의 적층된 조합으로 이루어지는 군으로부터 선택된다.

본 명세서에서 사용되는 회전 대칭 Cn은 통상적이고 일반적으로 잘 이해되는 수학적 의미로 사용된다; 즉, 360도를 정수 n으로 나눈 계수 만큼 회전시켰을 때 동일한 패턴을 말한다. 그러므로, n이 2일 때, 패턴을 180도 만큼 회전시키면 원 패턴과 동일한 패턴으로 복귀되거나 생성된다. 따라서, 가장 잘 이해할 경우, 도 5는, 예를 들면 도 2에서 니켈층(17)에 대응하는 제1 금속층이 반도체 재료(24)의 표면 상에 있는 것을 예시한다.

도 6은 바람직한 실시예 또는 2개의 금속층이 필요하거나 소망되는 실시예에서, 본 발명은 제1 금속층 패턴(26)과 상이한 패턴을 형성하는 제2 금속층(27)을 가지되, 제2 패턴(27) 역시 Cn(n은 최소한 2임)의 회전 대칭을 갖는 반도체 재료(24)의 표면 중 전체가 아닌 일부 표면 상에 제2 금속층(27)을 추가로 포함하는 것을 예시한다.

본 발명의 방법 측면에 관해 본 명세서에서 논의할 것이지만, C2 회전 대칭으로 인해 상기 패턴들은 소자 또는 기판의 상부 또는 바닥에서 볼 때 동일한 것으로 보인다. 그 결과, 상기 소자들은 다양한 환경에서 소망되거나 필요로 하는 바 에 따라 상부 또는 바닥으로부터 검사될 수 있다.

보다 구체적으로 도 5 및 도 6으로 되돌아 가면, 제1 금속층(26)은 2개의 교차하는 스트라이프(stripe)(30, 31)로 형성되고, 제2 금속층(27)은 마찬가지로 2개의 스트라이프(32, 33)로 형성된다. 스트라이프에 관해, 금속층(26)에 대한 C2 대칭을 제공하기 위해서, 스트라이프(30)는 탭(tab)(34) 및 탭(35)를 포함하고, 금속층(26)을 형성하는 다른 스트라이프(31)는 그러한 탭을 포함하지 않는다. 따라서, 금속층(26)의 존재 여부는 탭(34, 35)의 존재 여부에 의해 식별될 수 있다.

동일한 방식으로, 제2 금속층(27)에서, 스트라이프(33)는 마찬가지로 탭(36, 37)을 포함한다. 따라서, 따라서, 제2 금속층(27)의 존재 여부는 탭(36, 37)의 존재 여부에 의해 식별될 수 있다.

바람직한 실시예에서, 금속층(26, 27)의 부분이 서로 중첩하여 도 7에 나타낸 패턴을 형성한다. 도 7에서 금속층과 스트라이프가 서로 중첩되어 있기 때문에, 개별적으로 라벨링되지 않고, 도 7에는 개별적인 탭(34, 35, 36, 37)이 라벨링된다. 금속층(26, 27)이 서로 중첩되면, 얻어지는 패턴은 C4 대칭을 가지며, 이것은 패턴이 90도로 회전해도 동일하게 보일 수 있음을 의미한다. 도 5, 6 및 7에 나타낸 바와 같이, 제1 및 제2 금속층(26, 27) 각각은 앞에서 설명한 바와 같은 X자형 또는 십자형 패턴을 형성하며, 각각의 탭(34, 35, 36, 37)은 그것들이 부착되어 있는 각각의 스트라이프(30, 33)에 대해 직각을 이룬다. 여기서 다른 실시예 및 패턴을 설명하겠지만, 여기서 구체적으로 설명하지 않아도 그 밖의 패턴도 가능하다. 예를 들면, 이들 도면에 예시되어 있는 탭을 가진 십자형 패턴과 동일한 방 식으로 편심을 이룬 원을 사용할 수 있다. 따라서, 여기에 예시된 금속을 위한 패턴은 본 발명을 한정하는 것이 아닌 예시적인 것이고, 적절한 대칭을 가지도록 임의 개의 패턴을 선택할 수 있음을 이해할 것이며, 대칭은 뒤에 설명하는 이유로 인해 중요하다. 그러나, 앞에서 언급한 바와 같이, 십자형 패턴을 갖는 목적은 광의 출력이 중요시되는 광전자 소자에 형성하는 금속의 양을 최소화하려는 것이며, 소자가 패키징되어 사용될 때 소자로부터 방출되는 광을 최대로 하기 위해 금속의 사용을 최소로 한다.

도 8, 9 및 10은 본 발명의 제2 실시예를 나타낸다. 이들 도면에서, Cn 패턴을 가지고 라벨링된 반도체 금속 부분은 선형으로 순차 도금된 부분 및 도금되지 않은 부분, 즉, 도 5, 6 및 7에 나타낸 탭 형성 부분 대신에 스트라이프의 공백 부분을 포함한다.

따라서, 도 8은 십자형 스트라이프(41, 42)로 형성되어 있는 또 다른 제1 금속층(40)을 예시한다. 앞의 실시예에서와 마찬가지로, 스트라이프(41, 42)는 반도체 재료(24)의 표면 상에 형성되어 있다. 이 실시예에서, 패턴을 구별되는 특징은 금속화되지 않은 부분(43, 44)이다.

동일한 방식으로, 도 9는 포괄적으로 (45)로 표시되고 각각의 스트라이프(46, 47)로 형성되어 있는 제2 금속층을 예시한다. 이 제2 금속층(45)에서, 패턴의 식별 부분은 각각의 스트라이프(47, 46) 내에 형성되어 있는 갭(50, 51)이다.

도 10은 금속층(40, 45)이 모두 적절히 배치되어 있을 때 십자형 패턴에 갭 이 없고, 따라서 제1층(40) 및 제1층에 중첩되는 제2층(45)이 적절히 배치되어 있는 것이 시각적으로 확인된다.

본 발명의 구조는, 예를 들면 접합 다이오드, 바이폴라 트랜지스터, 사이리스터, MESFET, JFET, MOSFET 및 광검출기 등의 소자를 포함하는 많은 상이한 소자와 함께 적절히 사용될 수 있다. 본 명세서에서 앞서 설명한 바와 같이, 금속층은 소자에 대한 옴 접촉을 형성하는 것이 바람직하고, 가장 바람직한 실시예에서는 소자가 실리콘 카바이드로 형성된 다른 에피택셜층과 조합을 이루어, 각각의 기판(예; 도 1에서의 (14)) 및 에피택셜층(예; 도 1에서의 (13))으로 형성된다. 실리콘 카바이드가 반도체 기판인 경우, 옴 접촉용 금속층은 니켈, 티타늄, 금, 이들의 합금 및 이들이 적층된 조합으로 이루어지는 군으로부터 선택되는 것이 바람직하다. 가장 바람직한 실시예에서, 소자(10)는 p-n 접합을 포함하고, 티타늄-금 합금의 층으로 커버된 니켈층을 포함하는 SiC 기판에 대한 옴 접촉을 가진, 발광 다이오드 또는 레이저 다이오드이다.

더욱 바람직한 실시예에서, 본 발명은 도 2의 (21)로 나타낸 웨이퍼와 같이 각각 직교하는 제1 및 제2의 평탄부(22, 23) 및 각각의 전방 및 후방의 평탄면을 가진 반도체 웨이퍼를 포함한다. 웨이퍼(21) 상의 소자(10)는 각각 소정의 제1 기하학적 패턴으로 각 소자의 평탄면의 전부가 아닌 일부를 커버하는 하나의 평탄면 상에 형성된 제1 금속층을 가지며, 바람직한 실시예에서, 각각의 소자는 제1 기하학적 패턴과는 상이한 제2 기하학적 패턴으로 소자의 평탄면의 전부가 아닌 일부를 커버하는 평탄면 상에 형성된 제2 금속층을 가진다. 상기 패턴들은 서로 완전히 달라야 하는 것은 아니고, 본 발명의 식별 목적을 위해 충분히 다르면 된다는 것을 이해할 것이다. 검사를 용이하게 행하기 위해 웨이퍼(21) 상의 소자(10)는 플랩(flap)에 대해 소정의 관계를 가지고 정렬된다.

또 다른 측면에서, 본 발명은 하나 이상의 반도체 소자를 제조하기 위한 품질 관리 방법이다. 본 발명의 방법은, 웨이퍼, 개별 소자 또는 심지어 소자 전구체와 같은 소자의 반도체 표면 상에 소정의 제1 기하학적 패턴으로 제1 금속층을 위치시키는 단계; 및 부분적 또는 전반적 관점에서 상기 제1 기하학적 패턴과는 상이하고 일부분에서는 잠재적으로 서로 중첩되는 소정의 제2 기하학적 패턴으로 상기 제1 금속층과 동일한 소자의 표면 상에 제2 금속층을 위치시키는 단계를 포함한다.

이 측면에서, 본 발명은 표면 상에 상기 패턴 중 어느 하나 또는 모두 존재하는지 여부를 식별하기 위해 소자를 검사하는 단계를 추가로 포함한다. 바람직한 실시예에서, 상기 방법은 또한 상기 소정의 패턴 중 어느 하나 또는 모두가 존재하지 않을 때 상기 소자를 폐기(discarding)하는 단계를 포함한다. 여기서 사용하는 "폐기"라는 용어는 글자대로의 의미와 상징적인 방식 모두에 해당되고, 많은 경우에 상기 소자는 물리적으로 웨이퍼로부터 제거되는 것이 아니고 잉크로 표시하거나 그 외의 방식으로 식별하는 것으로 이해된다. 가장 바람직한 실시예에서, 상기 방법은 금속화 표면을 조명하고 기계적 검사 시스템으로 금속화 표면을 스캐닝함으로써 소자의 표면을 검사하는 단계를 포함한다. 또한, 소자가 충분히 투명하고 기하학적 패턴이 대칭형일 경우에는, 금속층의 반대측 면을 조명하고 기계적 검사 시스 템으로 금속화 표면을 스캐닝함으로써 소자를 검사할 수 있다. 이 공정을 용이하게 하기 위해, 본 발명의 제품 측면에 관해 설명한 바와 같이, 바람직한 실시예에서 상기 방법은 Cn(n은 최소한 2임)의 회전 대칭을 가진 패턴을 형성하는 단계를 포함하고, 이어서 각각의 소자를 검사하는 단계는 Cn 패턴의 존재 여부를 식별하기 위해 소자의 어느 한 면을 검사하는 단계를 포함한다.

이에 관하여, 본 발명은 특히 투명 소자 상의 금속 패턴에 적합하지만, 기판 또는 소자가 가시광 스펙트럼 내의 주파수에 대해 불투명할 경우, 각각의 표면을 조명하여 특징적인 패턴의 존재 여부를 식별하기 위해 다른 주파수(예; 적외선 주파수)를 이용할 수 있다.

도 11은 몇 가지 소자의 방법 측면을 예시한다. 도 11에서, 개별적 소자와 금속층을 가진 개별적 웨이퍼(도시되지 않음)를 투명한 웨이퍼 운반체(52) 상에 올려 놓고, 이어서 상기 운반체를 투명한 테이블(53)로 이송한다. 다음에 전방 광원(54) 또는 후방 광원(55)을 이용하여 웨이퍼를 조명하고, 카메라(56)에 의해 개략적으로 예시된 기계적 검사 시스템으로 검사한다. 기계적 검사 시스템의 성질 및 조작은 반도체 기술에서 잘 알려져 있다. 그러한 시스템의 일례는 미국 미네소타주 블루밍톤 소재 August Technology Corporation 제품인 자동화 검사 장치의 NSX 시리즈이다. 상기 시스템은 0.5마이크론(μ) 정도로 작은 결함을 검출할 수 있고, 자동화 조종 능력을 결합시킬 수 있으며, 다양한 소자, 패키지 및 웨이퍼를 검사하도록 구성될 수 있는 검사 소프트웨어와 함께 사용된다. 또한 특허 문헌에 반도체 소자 및 웨이퍼용 검사 시스템의 예가 다수 제시되어 있으며, 다수의 그러 한 특허가 본 명세서에 인용된다. 그러한 시스템 대부분에서와 같이, 카메라 또는 그와 유사한 광학 장치(56)에서 출력된 신호는 프로세서(57)로 송신되고, 프로세서로부터 디스플레이 모니터(60) 상의 정보를 포함하여 상기 정보는 다양한 포맷으로 표시되고 생성될 수 있다.

본 발명의 제품 측면에 관해 설명한 바와 같이, 적어도 하나의 평탄부, 바람직하게는 제1 및 제2의 평탄부를 가진 웨이퍼를 사용함으로써 웨이퍼를 웨이퍼 운반체(52) 상에 예측 가능하게 정렬시킬 수 있으며, 웨이퍼가 조명되면 식별 패턴은 기계적 검사 시스템(카메라(56))에 대해 소정의 예측된 관계를 가지며, 그 결과 상기 검사 시스템에 의해 구별시키는 패턴의 존재 여부가 즉시 식별될 수 있다.

본 발명은 기계적 검사 시스템에 대한 이러한 이점을 제공하지만, 수동식 검사에 대한 유사한 이점도 제공함을 이해할 것이다.

이상과 같이 독자로 하여금 과도한 실험을 행하지 않고도 본 발명을 실시할 수 있도록 소정의 바람직한 실시예를 참고하여 본 발명을 구체적으로 설명했다. 이 분야에 통상의 기술을 가진 자는 본 발명의 범위와 사상을 벗어나지 않고 어느 정도까지 구성 요소 및 파라미터 중 여러 가지를 변경할 수 있음을 쉽게 인식할 것이다. 또한, 명칭, 표제 등은 본 명세서에 대한 독자의 이해를 돕고자 제공되는 것이며 본 발명의 범위를 한정하는 것으로 해석되어서는 안된다.

Claims (24)

1. 반도체 재료(10)의 표면(11);

   상기 반도체 재료(10)에 대한 옴 접촉을 형성하며, 상기 표면(11)의 전부가 아닌 일부분 상에 형성된, 제1 금속층(26); 및

   상기 반도체 재료(10)에 대한 옴 접촉(ohmic contact)을 또한 형성하며, 상기 반도체 재료(10)의 상기 표면(11)의 전부가 아닌 일부분 상에 형성된, 제2 금속층(27)

   을 포함하고,

   상기 제1 금속층(26)은 Cn(n은 최소한 2임)의 회전 대칭을 갖는 비원형의 제1 패턴을 형성하고,

   상기 제2 금속층(27)은 상기 제1 패턴과 상이한 비원형의 제2 패턴을 형성하고,

   상기 제2 패턴은 Cn(n은 최소한 2임)의 회전 대칭을 갖는

   라벨링된(labeled) 반도체 구조물.
2. 제1항에 있어서,

   상기 제1 및 제2 패턴 각각이 X자형 패턴을 형성하는 것을 특징으로 하는 라벨링된 반도체 구조물.
3. 제2항에 있어서,

   상기 각각의 X자형 패턴이 상기 X자형 패턴의 암(arm) 중 적어도 하나에 대해 수직인 탭부(tap portion)(34, 35, 36, 37)를 추가로 포함하는 것을 특징으로 하는 라벨링된 반도체 구조물.
4. 제1항에 있어서,

   상기 Cn 패턴이 선형으로 순차적인 금속화(metallized)(46, 47) 및 비금속화(50, 51) 부분을 포함하는 것을 특징으로 하는 라벨링된 반도체 구조물.
5. 제1항에 있어서,

   상기 반도체 재료의 표면(11)은 적어도 하나의 평탄면(16)을 가진 기판(14)을 포함하되,

   상기 제1 금속층(26)이 소정의 제1 기하학적 패턴으로 상기 평탄면(16)의 전부가 아닌 일부를 커버하면서 상기 평탄면(16) 상에 형성되고,

   상기 제2 금속층(27)이 상기 제1 기하학적 패턴과 상이한 제2 기하학적 패턴으로 상기 평탄면(16)의 전부가 아닌 일부를 커버하면서 상기 평탄면(16) 상에 형성된, 라벨링된 반도체 구조물.
6. 제1항 또는 제5항에 있어서,

   상기 제2 금속층(27)의 부분이 상기 제1 금속층(26)의 부분과 중첩되는 것을 특징으로 하는 라벨링된 반도체 구조물.
7. 제6항에 있어서,

   상기 평탄면과 상기 금속층의 반대측의 상기 기판(14)의 일면에 에피택셜층(13)을 추가로 포함하는 것을 특징으로 하는 라벨링된 반도체 구조물.
8. 제1항에 따른 라벨링된 반도체 구조물을 포함하는 반도체 웨이퍼(21)로서,

   제1(22) 및 제2(23)의 직각을 이룬 평탄부(flat);

   전방 및 후방의 평탄면; 및

   웨이퍼 상의 복수의 소자(10)

   를 포함하고,

   상기 소자는, 각각 상기 평탄면 상에 위치하며, 상기 평탄면의 전부가 아닌 일부를 소정의 제1 기하학적 패턴으로 커버하는 제1 금속층을 가지고,

   상기 소자는, 각각 상기 평탄면 상에 위치하며, 상기 평탄면의 전부가 아닌 일부를 상기 제1 기하학적 패턴과 상이한 제2 기하학적 패턴으로 커버하는 제2 금속층을 가지며,

   상기 제1 및 제2 패턴은 Cn(n은 최소한 2임) 회전 대칭을 갖는

   것을 특징으로 하는 반도체 웨이퍼.
9. 제8항에 있어서,

   상기 웨이퍼 상에 위치하는 상기 소자는 서로 동일한 것이며, 상기 평탄부와 소정의 관계를 가지고 정렬되어 있는 것을 특징으로 하는 반도체 웨이퍼.
10. 제8항에 있어서,

    상기 소자가 접합 다이오드, 바이폴라 트랜지스터, 사이리스터, MESFET, JFET, MOSFET 및 광검출기로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 반도체 웨이퍼.
11. 반도체 소자를 제조하기 위한 품질 관리 방법으로서,

    비원형이고, Cn(n은 최소한 2임) 회전 대칭을 가지며, 소정의 제1 패턴으로 소자의 반도체 표면 상에 형성되며, 반도체(10)와 옴 접촉을 형성하는 제1 금속층(26)을 위치시키는 단계;

    비원형이고, Cn(n은 최소한 2임) 회전 대칭을 가지며, 상기 제1 패턴과는 상이한 소정의 제2 기하학적 패턴으로 상기 제1 금속층과 동일한 소자의 표면 상에 형성된 제2 금속층(27)을 위치시키는 단계; 및

    상기 표면 상에 패턴 중 하나 또는 모두가 존재하는지 여부를 식별하기 위해 상기 소자를 검사하는 단계

    를 포함하는 품질 관리 방법.
12. 제11항에 있어서,

    소정의 패턴 중 하나 또는 모두가 존재하지 않은 경우, 상기 소자를 폐기하는 단계를 추가로 포함하는 것을 특징으로 하는 품질 관리 방법.
13. 제11항에 있어서,

    상기 소자 각각의 표면을 검사하는 단계가 기계적 검사 시스템(56)으로 각각의 소자를 평가하는 단계를 포함하는 것을 특징으로 하는 품질 관리 방법.
14. 제11항에 있어서,

    상기 각각의 소자를 검사하는 단계는 Cn 패턴의 존재 여부를 식별하기 위해 상기 소자의 양 면을 검사하는 단계를 포함하는 것을 특징으로 하는 품질 관리 방법.
15. 제11항에 있어서,

    적어도 하나의 평탄부를 포함하는 웨이퍼 상에 상기 금속층을 위치시키는 단계;

    소정의 관계로 상기 금속층을 상기 평탄부에 정렬시키는 단계;

    상기 금속층을 기계적 검사 시스템에 정렬시키는 단계; 및

    상기 기계적 검사 시스템으로 각각의 소자를 평가하는 단계

    를 포함하는 것을 특징으로 하는 품질 관리 방법.
16. 제11항에 있어서,

    상기 소자를 검사하는 단계가 상기 금속층의 반대측의 웨이퍼 표면을 조명함으로써 투명한 소자를 검사하는 단계 및 기계적 검사 시스템을 사용하여 상기 조명된 표면을 스캐닝하는 단계를 포함하는 것을 특징으로 하는 품질 관리 방법.
17. 제1항에 있어서,

    상기 제2 패턴은 상기 제1 패턴의 일부와 중첩되는 것을 특징으로 하는 라벨링된 반도체 구조물.
18. 제1항 또는 제17항에 있어서,

    상기 제1 패턴과 제2 패턴의 양측에 상기 반도체 재료(10)의 표면(11)의 금속화되지 않은 부분이 형성된 것을 특징으로 하는 반도체 구조물.
19. 제1항 또는 제17항에 있어서,

    상기 제1 패턴은 상기 표면(11) 상에 직접 옴 접촉을 형성하는 것을 특징으로 하는 반도체 구조물.
20. 제1항 또는 제17항에 있어서,

    상기 제2 패턴은 상기 표면(11) 상에 직접 옴 접촉을 형성하는 것을 특징으로 하는 반도체 구조물.
21. 제1항 또는 제17항에 있어서,

    상기 제1 패턴이 단절된 부분을 가진 스트라이프 형태의 제1 금속층을 형성하고, 상기 제2 패턴도 단절된 부분을 가진 스트라이프 형태의 제2 금속층을 형성하며,

    상기 제2 패턴이 상기 제1 패턴에서의 단절된 부분을 커버하고, 상기 제1 패턴이 상기 제2 패턴에서의 단절된 부분을 통해 노출되는,

    것을 특징으로 하는 반도체 구조물.
22. 삭제
23. 삭제
24. 삭제

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