KR100914376B1 - Method for manufacturing printed wiring board - Google Patents
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Abstract
본 발명은, 다단 적층 가능한 프린트 회로판을 제조할 수 있는 아주 얇은 프린트 배선판의 제조 방법으로서, 하기와 같은 스텝을 포함하여 이루어지는 것을 특징으로 한다:The present invention is a manufacturing method of a very thin printed wiring board which can produce a multi-stackable printed circuit board, characterized by comprising the following steps:
A. 두께가 50㎛ 내지 300㎛ 의 실리콘 웨이퍼(20)를 준비한다;A. A silicon wafer 20 having a thickness of 50 µm to 300 µm was prepared;
B. 상기 실리콘 웨이퍼(20)를 그 주연부만을 지지할 수 있는 치구(10)에 부착하고, 그 전면을 필름으로 피복하고, 상기 실리콘 웨이퍼(20)를 상기 치구(10)에게 고정한다;B. attach the silicon wafer 20 to a jig 10 capable of supporting only its periphery, cover the entire surface with a film, and fix the silicon wafer 20 to the jig 10;
C. 상기 필름을 패터닝하여 실리콘 웨이퍼(20)의 표리면을 노출시킨다;C. pattern the film to expose the front and back surfaces of the silicon wafer 20;
D. 상기 노출시켜진 실리콘 웨이퍼(20)의 소정 위치에 스루홀을 형성함과 함께, 상기 스루홀을 포함하는 상기 실리콘 웨이퍼(20)의 노출면에 금속 박막을 형성한다;D. forming a through hole at a predetermined position of the exposed silicon wafer 20 and forming a metal thin film on an exposed surface of the silicon wafer 20 including the through hole;
E. 상기 금속 박막을 패터닝하고, 뒤이어 에칭을 행하여, 소정의 도체 패턴을 얻는다.E. The metal thin film is patterned and subsequently etched to obtain a predetermined conductor pattern.
프린트 배선판Printed wiring board
Description
본 발명은, 아주 얇은 실리콘 웨이퍼를 기재(基材)로 하는 프린트 배선판의 제조 방법에 관한 것이다.This invention relates to the manufacturing method of the printed wiring board which uses a very thin silicon wafer as a base material.
전자 부품의 고밀도 실장의 요청에 대응하여, 프린트 배선판도 다층화한 것(다층 프린트 배선판)이 사용되고 있다. 그러나, 다층 프린트 배선판은, 그 기판으로서 세라믹 기판, 적층판, 콤포지트 적층판 등을 이용하고 있고, 기판의 두께와 전기 특성상의 요구가 매치되지 않았다.In response to requests for high-density mounting of electronic components, multilayered printed wiring boards (multilayer printed wiring boards) are used. However, the multilayer printed wiring board uses a ceramic substrate, a laminated board, a composite laminated board, etc. as the board | substrate, and the board | substrate thickness and the request | requirement on the electrical property did not match.
본 발명은, 다단 적층 가능한 프린트 회로판을 제조할 수 있는 아주 얇은 프린트 배선판의 제조 방법을 제공하는 것을 목적으로 한다.An object of this invention is to provide the manufacturing method of the very thin printed wiring board which can manufacture the printed circuit board which can be laminated | stacked multistage.
즉 본 발명은, 하기와 같은 스텝을 포함하여 이루어지는 것을 특징으로 하는 프린트 배선판의 제조 방법이다.That is, this invention comprises the following steps, The manufacturing method of the printed wiring board characterized by the above-mentioned.
A. 두께가 50㎛ 내지 300㎛의 실리콘 웨이퍼를 준비한다;A. A silicon wafer having a thickness of 50 µm to 300 µm was prepared;
B. 상기 실리콘 웨이퍼를 그 주연부만을 지지할 수 있는 치구에 부착하고, 그 전면(全面)을 치구마다 필름으로 피복하고, 상기 실리콘 웨이퍼를 상기 치구에 고정한다;B. attach the silicon wafer to a jig capable of supporting only its periphery, cover the entire surface with a film for each jig, and fix the silicon wafer to the jig;
C. 상기 필름을 패터닝하여 실리콘 웨이퍼의 표리면을 노출시킨다(상기 노출시켜진 부분이 배선 패턴, 스루홀 및 범프 랜드 형성을 위한 워크 에리어가 된다);C. patterning the film to expose the front and back surfaces of the silicon wafer (the exposed portion becomes a work area for forming wiring patterns, through holes, and bump lands);
D. 상기 노출시켜진 실리콘 웨이퍼의 소정 위치에 스루홀을 형성함과 함께, 상기 스루홀을 포함하는 상기 실리콘 웨이퍼의 노출면에 금속 박막을 형성한다; 그리고D. forming a through hole at a predetermined position of the exposed silicon wafer, and forming a metal thin film on an exposed surface of the silicon wafer including the through hole; And
E. 상기 금속 박막을 패터닝하고, 뒤이어 에칭을 행하여, 소정의 도체 패턴을 얻는다.E. The metal thin film is patterned and subsequently etched to obtain a predetermined conductor pattern.
도 1은 본 발명의 프린트 배선판의 제조 방법을 주요 공정의 흐름에 따라서 도시한 블록도.BRIEF DESCRIPTION OF THE DRAWINGS The block diagram which shows the manufacturing method of the printed wiring board of this invention according to the flow of a main process.
도 2는 본 발명의 프린트 배선판의 제조 방법에 이용하는 치구를 그것에 지지한 기판 재료와 함께 도시한 평면도.Fig. 2 is a plan view showing a jig for use in the method for producing a printed wiring board of the present invention together with a substrate material supporting it.
도 3은 도 2에 도시한 기판 재료를 지지한 치구의 한 양태를 도시한 부분 확대 단면도(A-A선으로 절단).FIG. 3 is a partially enlarged cross-sectional view (cut along the line A-A) showing one embodiment of the jig supporting the substrate material shown in FIG.
도 4는 도 2에 도시한 기판 재료를 지지한 치구의 다른 양태를 도시한 부분 확대 단면도(A-A선으로 절단).4 is a partially enlarged cross-sectional view (cut along line A-A) showing another embodiment of the jig supporting the substrate material shown in FIG.
도 5는 도 2에 도시한 기판 재료를 지지한 치구의 또다른 양태를 도시한 부분 확대 단면도(A-A선으로 절단),5 is a partially enlarged cross-sectional view (cut along line A-A) showing another embodiment of the jig supporting the substrate material shown in FIG. 2;
도 6은 도 2에 도시한 기판 재료를 지지한 치구의 또한 또다른 양태를 도시 한 부분 확대 단면도(A-A선으로 절단).FIG. 6 is a partially enlarged cross-sectional view (cut along line A-A) showing yet another embodiment of the jig supporting the substrate material shown in FIG.
도 7은 도 3에 도시한 기판 재료를 지지한 치구를 필름으로 피복하고, 그리고 상기 기판 재료의 표리면을 노출시킨 상태를 도시한 부분 확대 단면도.Fig. 7 is a partially enlarged cross-sectional view showing a state in which the jig supporting the substrate material shown in Fig. 3 is covered with a film, and the front and back surfaces of the substrate material are exposed.
여기서, 각 부호는Where each symbol
10 : 치구10: jig
10a : 치구의 주체부(主體部)10a: Juche part of the jig
10b : 치구의 단부(段部)10b: end of jig
10c : 치구의 슬로프부(한쪽의 슬로프부)10c: slope part of jig (one slope part)
10d : 치구의 슬로프부(다른쪽의 슬로프부)10d: Slope part of jig (other slope part)
11 : 치구의 한쪽의 구성 부재11: one member of the jig
11a : 치구의 한쪽의 구성 부재의 단부11a: end of one component member of the jig
11b : 치구의 한쪽의 구성 부재(주체부)11b: One structural member of the jig (main part)
11c : 치구의 한쪽의 구성 부재의 슬로프부 또는 주체부의 슬로프부(한쪽의 슬로프부)11c: slope part of one structural member of jig or slope part of main part (one slope part)
11d : 치구의 한쪽의 구성 부재(주체부)의 슬로프부(다른쪽의 슬로프부)11d: Slope part (other slope part) of one structural member (main part) of the jig
12 : 치구의 다른쪽의 구성 부재12: member of the other side of the jig
12a : 치구의 다른쪽의 구성 부재의 단부12a: end of the other member of the jig
12b : 치구의 다른쪽의 구성 부재(도너츠 형상의 부재)12b: Other structural member of the jig (donut-shaped member)
12c : 치구의 다른쪽의 구성 부재의 슬로프부12c: slope portion of the other structural member of the jig
13 : 치구의 홈 13: jig home
14 : 개구부14 opening
15 : 피복 필름15: coating film
20 : 기판 재료20: substrate material
20a : 기판 재료의 주연부20a: periphery of substrate material
를 각각 나타낸다.Respectively.
본 발명을, 실시형태를 도시한 첨부 도면(도 1을 제외하고, 각 부재의 상호 관계 및 구조를 나타내는 것이 목적이기 때문에, 도시의 치수는 실제 치수가 아니다)을 참조하면서 상세히 설명한다.EMBODIMENT OF THE INVENTION This invention is demonstrated in detail, referring an accompanying drawing which shows embodiment (except FIG. 1, since the objective is showing the mutual relationship and structure of each member, the dimension of illustration is not actual dimension).
도 1에 도시한 것이 본 발명의 표준적 프로세스 다이어그램이다.1 is a standard process diagram of the present invention.
A. 기판의 준비A. Preparation of the Substrate
본 발명에서는, 기판 재료(20)로서 잉고트로부터 잘라낸 실리콘 웨이퍼를 사용한다. 그 두께는 50 내지 300㎛이다 (그와 관련하여 반도체용의 그것은 8인치의 것으로 735㎛이다. 칩의 상태에서는 최소 30㎛ 정도의 두께이지만, 이것은 잉고트로부터 잘라내진 웨이퍼에 별도 연삭 가공을 시행하여 줄인 것이다). 또한, 그 표면의 거칠기는, 1000Å 내지 5000Å(JIS B 0601에 규정하는 10점 평균 거칠기 : Rz) 정도로 충분하고, 반도체용의 그것과 같은 경면 마무리를 필요로 하지 않는다.In the present invention, a silicon wafer cut out from an ingot is used as the
B. 치구에의 부착B. Attachment to fixture
전 공정에서 준비된 기판 재료(20)는 그 두께가 얇기 때문에, 그 후의 가공에서의 핸들링성이나 가공 정밀도를 고려하여, 상기 기판을 특수한 치구(10)로 지 지한다. 구체적으로는, 도 2에 도시한 바와 같이, 상기 기판의 주연부(20a)를 상기 치구의 주체부(10a) 내주연부에게 마련된 단부(10b)(도면에 있어서, 전둘레에 형성된 양태로 도시되어 있지만, 둘레 방향에 소정 간격으로 갈고리 형상으로 띄엄띄엄 형성하여도 좋다. 그 경우에는, 지지의 안정성 확보의 관점에서 적어도 3곳에 마련한다)상에 재치한다(후술하는 바와 같이, 다음 공정에서 상기 치구와 상기 기판은 필름으로 일체화하기 때문에, 보통은 재치로 충분하다), 또한, 도 3에게 도시한 치구(10)는, 하나의 부재(10a)(이하에서는, 치구의 주체부라고 한다)로 이루어지는 것이지만, 상기 치구상에의 상기 기판의 지지를 보다 확실하게 하기 위해, 상기 부재를 2개의 부재(11와 12)로 분할하고, 양 부재의 내주연부에 각각 단부(11a, 12a)(단부의 높이는 각각 상기 기판의 두께의 1/2)를 마련하고, 양 부재로 상기 기판의 주연부(20a)를 끼워 넣는 형태(도 4 참조)로 하여도 좋고, 한쪽의 부재(11)의 내주연부에만 단부(11a)(그 높이는 상기 기판의 두께와 같다)를 마련하고, 다른쪽의 부재(12)는 그 하면이 평탄하고 상기 하면의 선단부에서 상기 단부에 재치된 상기 기판의 주연부(20a)의 윗면을 누르는 양태(도 5 참조)로 하여도 좋고, 상기 치구를, 단부를 갖는 주체부(11b)(실질적으로 도 4 및 도 5에 도시한 치구를 구성하는 2개의 부재(11, 12)가 일체로 된 형태이고, 상기 단부의 바닥부가, 상기 주체부의 두께의 중심보다 상기 기판 두께의 1/2 내려간 위치가 되도록 형성)와, 상기 단부의 속깊이를 그 폭으로 하고, 그 외주연부를 상기 치구의 단부의 최심부(最深部)에 맞닿는 실질적으로 도너츠 형상의 원판(12b)(도 5에 도시한 다른쪽의 부재(12가 그 선단부만으로 이루어진 형태)로 되는 것으로 하여도 좋다(도 6 참조). 도면 중, 부호 14는 상기 치구의 개구부이다(도 2는 상기 치구에 상기 기판이 부착된 상태로 그려져 있기 때문에, 부호 20과 14, 및 20a와 10b와 11a와 12a와 12b가, 각각 동일 개소에 붙어 있다. 또한 부호 10a와 11과 11b와 12도 그들이 지시하는 부재의 윗면과 하면이 맞닿은 상태로 위에서 보고 있기 때문에 동일 개소에 붙어 있다). 또한, 상기 치구를 구성하는 부재의 슬로프부(10c, 10d, 11c, 11d, 12c, 11d)는, 후술하는 필름에 의한 피복 공정에서 상기 치구 및 상기 기판의 원활한 피복 및 금속 박막의 형성 공정(1 및/또는 2) 및 도체 패턴의 형성 공정에서 도포되는 레지스트의 두께의 균일화를 위해 그와 같이 되어 있는 것이다(슬롯 코팅 코터를 지름 방향으로 배치·적용하는 - : 스핀 코팅 잉여 레지스트의 원활 배출 - 등). 그 각도는, 상기 치구상에 지지하여야 할 상기 기판의 지름, 따라서 상기 치구의 지름, 또한 도포하는 레지스트의 성질에 응하여 적절히 설정하면 좋다. 일반적으로는, 3 내지 10°의 범위에서 선정한다. 또한, 상기 치구의 모서리부, 예를 들면 외주면으로부터 상하면으로의 이행 부분이나, 구석부에는, 다음 공정인 필름에 의한 피복을 확실한 것으로 하기 위해, 적당한 R을 붙여 두는 것이 바람직하다.Since the board |
여기서, 상기 치구는, 어느 정도의 강성을 가지며, 도전성 및 내화학약제성이 우수하다는 점에서, 알루미늄, 구리, 황동 등의 금속으로 제작된다(치구가 2개의 부재로 이루어지고, 그들의 한쪽의 부재가 도너츠 형상의 원판인 양태에서는, 그 중량도 상기 기판의 지지에 기여하기 때문에, 금속제로 하는 것이 바람직하다). 또한, 상기 치구의 단부는, 그 위에 상기 기판을 재치한 상태에서, 상기 치구의 윗면과 상기 기판의 윗면과의 거리 : H(도 4 및 도 5에 도시한 양태에서는, 상기 치 구의 다른쪽의 부재의 윗면과 상기 기판의 윗면과의 거리, 도 6에 도시한 양태에서는, 상기 치구의 주체부의 윗면과 상기 기판의 윗면과의 거리)가 상기 치구의 하면과 상기 기판의 하면과의 거리 : H(도 4 및 도 5에 도시한 양태에서는, 상기 치구의 한쪽의 부재의 하면과 상기 기판의 하면과의 거리, 도 6에 도시한 양태에서는, 상기 치구의 주체부의 하면과 상기 기판의 하면과의 거리)가 동등하게 되도록 설정한다. 도체 패턴의 고밀도화를 도모하기 위해 상기 기판의 상하면을 그 형성 개소로서 활용함에 있어서, 그 형성 조작으로서의 패터닝에 있어서의 노광을 상기 기판의 상하면의 뒤집음으로 간단하게 할 수 있기 때문이다. 또한, 도면에서는 상기 기판 재료로서의 실리콘 웨이퍼 1장에 대해 상기 치구가 1개인 양태가 도시되어 있지만, 물론 복수장의 실리콘 위이퍼에 대해 상기 치구를 1개로 한 양태를 취할 수 있음은 말할 필요도 없다(노광 워크 에어리어 확보의 유연성으로부터는 1대1의 대응이 좋고, 한편, 후술하는 금속 박막의 형성의 효율화라는 점에서는 복수대1의 대응이 좋기 때문에, 상황에 따라 적절히 선정하면 좋다). 또한, 실질적으로 각형의 치구로 도시되어 있지만, 그 외형은 원형이나 다각형으로 하여도 좋음은 물론이다. 또한, 상기 치구의 윗면과 하면 및 그것들에 연결되는 슬로프에 방사 형상으로 복수(그 수는, 상기 치구상에 지지하여야 할 상기 기판의 지름, 따라서 상기 치구의 지름에 따라 적절히 선정하면 좋다)의 공기 빠짐용 홈(13)을 상기 치구의 합성 분포를 배려하여 마련한다(그 시점 또는 종점은, 상기 치구의 외주 단부이고, 그 종점 또는 시점은, 상기 치구의 슬로프의 내주 단부이다). 후술하는 필름 피복을 확실하게 행하기 위해서이다. 여기서, 상기 홈의 형상(단면)은 반원, 반타원, 각(角), 삼각 등 필름 피복시의 상기 치구 및 상기 기판과 필름간에 존재하는 공기가 원활하게 빠질 수 있는 것이면 어떤 형상라도 좋다. 단, 상기 홈의 벽의 상단으로부터 상기 치구의 슬로프부를 포함하는 상하면으로의 이행부는, 필름의 밀착성을 확보하기 위해 R을 붙여 두는 것이 바람직하다.Here, the jig is made of metal such as aluminum, copper, brass, etc. in that the jig has a certain degree of rigidity and is excellent in electroconductivity and chemical resistance (the jig consists of two members, one of which is one of them). In the aspect which is a donut-shaped disc, since the weight also contributes to support of the said board | substrate, it is preferable to set it as metal). Moreover, the edge part of the said jig | tool is a distance between the upper surface of the said jig and the upper surface of the said board | substrate in the state which mounted the board | substrate on it: H (in the aspect shown to FIG. 4 and FIG. 5, the other side of the jig | tool) The distance between the upper surface of the member and the upper surface of the substrate, the distance between the upper surface of the main body of the jig and the upper surface of the substrate in the embodiment shown in Fig. 6) the distance between the lower surface of the jig and the lower surface of the substrate: H 4 and 5, the distance between the lower surface of one member of the jig and the lower surface of the substrate, and the lower surface of the main part of the jig and the lower surface of the substrate in the embodiment shown in FIG. 6. Distance) is set to be equal. This is because exposure of the upper and lower surfaces of the substrate can be simplified by flipping the upper and lower surfaces of the substrate in utilizing the upper and lower surfaces of the substrate as the formation points in order to increase the density of the conductor pattern. In addition, although the figure with one jig | tool is shown with respect to one silicon wafer as said board | substrate material in a figure, it cannot be overemphasized that the aspect with one jig | tool can be taken for plural sheets of silicon wipers, of course ( From the flexibility of securing the exposure work area, one-to-one correspondence is good, while the one-to-one correspondence is good in terms of the efficiency of formation of the metal thin film described later, so it may be appropriately selected according to the situation). In addition, although shown as a substantially square jig | tool, it is a matter of course that the external shape may be circular or polygonal. In addition, a plurality of air radiates on the upper surface and the lower surface of the jig and the slopes connected thereto (the number may be appropriately selected depending on the diameter of the substrate to be supported on the jig, and thus the diameter of the jig). The
C. 필름에 의한 피복C. Cover by Film
그 후의 가공의 정밀도를 확보하기 위해, 상기 치구에 지지된 상기 기판 재료를, 상기 치구와 함께 필름(14)으로 피복·고정한다. 상기 필름으로서는, 취급성의 면에서 드라이 레지스트, 예를 들면 네가형의 드라이 필름을 후보로서 들 수 있다. 또한, 상기 필름에 의한 피복은, 상기 필름을, 예를 들면 진공 래미네이트법 등으로 상기 기판 재료가 지지된 상기 치구 전체에 밀착시키고, 그리고 상기 필름을, 상기 기판의 주연부(20a)의 안쪽 부근부를 제외한 상기 기판 재료의 표리면이 노출하도록 패터닝함으로써 행한다(도 7 참조. 상기 기판 재료는, 그 표리면의 대부분(도면중의 화살표를 붙인 범위)이 노출시켜진 상태에서 상기 치구에 긴밀히 지지되어 있다. 또한, 도 7은 단면도이기 때문에, 상기 피복 필름도, 본래는 사선을 넣어서 표시하여야 하지만, 표시의 번잡함을 피하기 위해 사선은 할애하였다).In order to ensure the precision of subsequent processing, the said board | substrate material supported by the said jig | tool is coat | covered and fixed with the
D. 스루홀의 형성D. Formation of Through Hole
프린트 회로판의 다단 적층을 위해 상기 기판 재료의 소정의 위치에 스루홀을 형성한다. 상기 기판 재료는 그 두께가 얇기 때문에, 상기 스루홀의 형성 방법으로서는 레이저, 예를 들면 탄산가스 레이저나 YAG 레이저에 의한 천공법, 플라즈마 에칭법, 포토리소그래피법 등을 적용할 수 있다. Through holes are formed at predetermined positions of the substrate material for multi-stage stacking of printed circuit boards. Since the substrate material is thin in thickness, a laser, for example, a drilling method using a carbon dioxide laser or a YAG laser, a plasma etching method, a photolithography method, or the like can be used as the method for forming the through hole.
E. 금속 박막-1의 형성E. Formation of Metal Thin Film-1
후술하는 금속 박막-2의 밀착성을 확보하기 위해, 상기 기판 재료가 노출한 표면에 금속 박막-1, 예를 들면 IT0나 구리[Cu] 등의 박막(두께 : 적어도 50Å)을 형성한다. 그 방법으로서는 증착법을 들 수 있다. 한편 얻어지는 금속 박막의 두께가 별로 두껍지 않아도 좋은 용도에 대해서는, 상기 금속 박막-1은, 무전해 도금법(니켈[Ni]의 박막을 형성한 후, 금[Au]으로 상기 니켈 박막의 일부를 치환한다)으로도 형성할 수 있다(이 경우, 형성되는 박막은, 하층 또는 기층이 니켈, 상층 또는 표층이 금의 복합막으로 이루어진다). 또한, 이 금속 박막-1은, 상기 기판 재료의 표면뿐만 아니라, 앞서 형성한 스루홀 벽면에도 형성한다.In order to secure the adhesion of the metal thin film-2 described later, a metal thin film-1, for example, IT0 or a thin film of copper [Cu] or the like (thickness: at least 50 kPa) is formed on the surface exposed by the substrate material. As the method, a vapor deposition method is mentioned. On the other hand, for applications in which the thickness of the obtained metal thin film does not have to be very thick, the metal thin film-1 is formed by electroless plating (a thin film of nickel [Ni], and then a part of the nickel thin film is replaced with gold [Au]). ) Can be formed (in this case, the formed thin film is made of a composite film of nickel in the lower layer or base layer, and in the upper layer or the surface layer). The metal thin film-1 is formed not only on the surface of the substrate material but also on the through hole wall surface formed above.
F. 금속 박막-2의 형성F. Formation of Metal Thin Film-2
그 위에 금속 박막-1이 형성된 상기 기판 재료의 표면에 도체 패턴의 주체가 되는 금속 박막-2, 예를 들면 Cu 등을 형성한다. 그 방법으로서는 무전해 도금법을 들 수 있다(공정 E에서 무전해 도금법을 적용하는 경우에는, 이 공정은 불필요). 보다 두꺼운 금속 박막(두께 : 3㎛ 이상)을 소망하는 경우에는 다시 전기 도금법을 적용한다. 또한, 이 금속 박막은, 상기 기판 재료의 표면뿐만 아니라, 앞서 형성한 스루홀 벽면에도 형성한다.On the surface of the substrate material on which the metal thin film-1 is formed, a metal thin film-2, for example, Cu, which is the main body of the conductor pattern is formed. As the method, an electroless plating method can be mentioned (when the electroless plating method is applied in step E, this step is unnecessary). If a thicker metal thin film (thickness: 3 µm or more) is desired, electroplating is again applied. The metal thin film is formed not only on the surface of the substrate material but also on the through hole wall surface formed above.
G. 도체 패턴의 형성G. Formation of Conductor Patterns
종래의 도체 패턴의 형성과 마찬가지로, 레지스트 도포(보통 방법에 따라 행하면 좋다. 단, 슬롯 코터 단용(單用) 또는 슬롯 코터에 의한 도포 후에 상기 치구를 회전시키는 슬롯·앤드·스핀법의 적용이 레지스트의 소비량이 적게 끝남과 함 께, 오목부에도 도포할 수 있기 때문에 바람직하다. 또한, 슬롯 코터는 치구(10) 및 기판(20)의 지름 방향으로 배치하고, 상기 슬롯 코터를, 상기 치구 및 상기 기판의 센터를 중심으로 하여 회전시키면 좋다), 노광·현상(소망하는 도체 패턴 이외의 부분의 금속 박막을 노출시킨다), 노출시켜진 금속 박막의 에칭 제거, 레지스트의 박리·제거를 행한다. 또한, 상기 기판 재료를 상기 치구에 고정하기 위한 필름으로서 네가형의 드라이 필름을 사용한 경우에는, 여기서 사용하는 레지스트로서는 포지형의 것을 사용한다. 이 공정에서 사용하는 현상액으로의 상기 필름의 용해를 방지할 수 있기 때문이다.Resist coating (usually according to the method) is carried out similarly to the formation of a conventional conductor pattern. However, the application of the slot-and-spin method of rotating the jig after application by the slot coater end or by the slot coater is applied. It is preferable because the consumption of sigma can be applied to the concave portion with a small amount of the end .. In addition, the slot coater is disposed in the radial direction of the
H, 기타H, other
일단, 여기까지의 공정으로 프린트 배선판으로서의 기능을 갖는 것이 제조되기 때문에, 후에는 소망하는 크기로 절단함으로써 프린트 배선판을 얻을 수 있지만, 또한 상기 프린트 배선판에 범프의 형성을 행할 필요가 있으면, 절단 전에, 레지스트 도포, 노광·현상(도체 패턴중의 범프 형성 개소를 노출시킨다), 범프 형성(금 이온을 함유하는 용액을 이용한 도금이면 좋다. 또한, 범프는 어느 정도의 높이를 필요로 하기 때문에, 우선 구리 또는 니켈 등으로 이루어지는 하지를 형성하고, 상기 하지의 표층에만 금 도금을 시행하면 좋다), 레지스트의 박리·제거라는 일련의 조작을 행하든지 또는 솔더 볼을 보통 방법에 따라 소정의 위치에 피착시키면 좋다.Since what has the function as a printed wiring board is manufactured by the process to here, a printed wiring board can be obtained by cutting | disconnecting to a desired size after that, but if it is necessary to form bumps on the said printed wiring board, before cutting, Resist coating, exposure and development (expose the bump formation points in the conductor pattern), bump formation (plating using a solution containing gold ions may be sufficient. In addition, since bumps require a certain height, copper is first used. Alternatively, a base made of nickel or the like may be formed and gold plating may be performed only on the surface layer of the base), or a series of operations such as peeling and removing the resist may be performed, or the solder ball may be deposited at a predetermined position according to a usual method. .
여기까지, 기판상에 도체 패턴을 새롭게 형성하는 케이스로서 설명하여 왔지만, 본 발명의 치구를 이용하는 제법(製法)의 특징은, 종래에는 예가 없을 정도의 아주 얇은 기판(실리콘 웨이퍼)이라도 그 얇음에 기인하는 문제를 해소할 수 있는 것이기 때문에, 기판상에 이미 도체 패턴이 형성된 것, 예를 들면 회로 형성이 끝난 IC에 범프만을 형성하는 케이스에서도 적용할 수 있음은 물론이다. 그와 관련하여, 종래의 IC 제조에서는, 두꺼운 상태의 기판(실리콘 웨이퍼)의 이면을 소망하는 두께로 물리 연삭한 후에 범프를 형성하는 방법(범프를 형성하는 기판은 얇기 때문에 당연히 핸들링성이 나쁘다)이나 두꺼운 상태의 기판(실리콘 웨이퍼)에 범프를 형성한 후, 드라이 에칭 등으로 상기 기판의 이면을 소망하는 두께로 연삭하는 방법(도라이 에칭 설비를 설치하기 위해 상당한 비용을 요한다)이 적용되고 있었다.Although description has been made as a case of newly forming a conductor pattern on the substrate, the feature of the manufacturing method using the jig of the present invention is attributable to its thinness even in a very thin substrate (silicon wafer) of which there is no conventional example. It is a matter of course that the present invention can be applied to a case in which a conductor pattern is already formed on a substrate, for example, a case in which only a bump is formed in a circuit-formed IC. In that regard, in conventional IC manufacturing, a method of forming bumps after physically grinding the back surface of a thick substrate (silicon wafer) to a desired thickness (a substrate that forms bumps is of course poor in handling). After the bumps are formed on a thick substrate (silicon wafer), a method of grinding the back surface of the substrate to a desired thickness by dry etching or the like (a considerable cost is required for installing a Torai etching facility) has been applied.
실시예Example
8인치의 실리콘 웨이퍼(두께 : 20㎛ ; 공칭 지름 200㎜)을 사용하여, 하기한 요령으로 프린트 배선판 20개를 제조하였다.Using 8-inch silicon wafers (thickness: 20 µm; nominal diameter 200 mm), 20 printed wiring boards were manufactured by the following method.
1. 기판 재료 지지용 치구1. Jig for supporting substrate material
하기와 같은 사양의 치구(구체적 상태는 도 3에 도시한 것)를 사용.Jig (specific state is shown in Fig. 3) using the following specifications.
·세로 : 230mm ;Length: 230 mm;
·가로 : 230mm ;Width: 230mm;
·두께 : 1mm ;Thickness: 1mm;
·개구부의 지름 196mm ;Opening diameter 196 mm;
·단부의 폭 : 2mm ;End width: 2 mm;
·단부의 형성 범위 : 전둘레 ;· Formation range of end: whole circumference;
·상부 슬로프의 경사 : 약 7.6° Slope of upper slope: about 7.6 °
·하부 슬로프의 경사 : 약 4.6°Lower slope: about 4.6 °
2. 필름 피복2. film cloth
상기한 치구의 단부에 재치한 실리콘 위이퍼의 양면을, 진공 래미네이터(니치고모톤사제 CVA MODEL 725)를 이용하여, 드라이 필름(니치고모톤사제 NIT315 ; 두께 15㎛)으로 상기 치구마다 피복하여 상기 실리콘 웨이퍼를 상기 치구에 밀착 고정하고, 뒤이어, 보통 방법에 따라 상기 피복 드라이 필름을 노광·현상하고, 직경 : 190mm의 워크 에어리어(양면)를 상기 실리콘 웨이퍼상에 확보하였다.Both surfaces of the silicon wiper placed on the end of the above jig were coated with a dry film (NIT315 manufactured by Nichigo Moton Co., Ltd .;
3. 스루홀의 형성3. Formation of Through Hole
웨트 에칭법으로 상기 워크 에어리어 내의 실리콘 위이퍼에 스루홀(지름 100㎛)을 10개/장 형성하였다.Ten through holes (100 micrometers in diameter) were formed in the silicon wiper in the said work area by the wet etching method.
4. 금속 박막-1의 형성4. Formation of Metal Thin Film-1
스퍼터링 장치(일본진공사제 SH-450)를 사용하고, 상기 워크 에어리어 내의 실리콘 웨이퍼(양면. 스루홀의 내벽을 포함한다)상에 금속 박막-1(ITO ; 두께 : 100Å)을 형성하였다(대상 웨이퍼 매수 : 1장).A metal thin film-1 (ITO; thickness: 100 kPa) was formed on a silicon wafer (both sides, including the inner wall of the through hole) in the work area using a sputtering apparatus (SH-450 manufactured by JK Corporation). : 1 page).
또한, 무전해 도금법(멜텍스사제 멜플레이트Ni-867M1 내지 M2 및 Au-601을 사용)으로도, 금속 박막-1(Ni + Au ; 두께 : 0.5㎛)을 형성하였다(대상 웨이퍼 매수 : 1장).In addition, the metal thin film-1 (Ni + Au; thickness: 0.5 mu m) was also formed by the electroless plating method (mel plate Ni-867M1 to M2 and Au-601 manufactured by Meltex) (number of wafers: 1 sheet) ).
5. 금속 박막-2의 형성5. Formation of Metal Thin Film-2
무전해 도금법(시푸레이 파이스트사제 Cu Posit 251을 사용)으로, 앞서 스퍼터링법으로 형성한 금속 박막-1상에 다시 금속 박막-2(Cu ; 두께 : 20㎛)를 형성하 였다.By the electroless plating method (using Cu Posit 251 manufactured by Sipure Fyist Co., Ltd.), metal thin film-2 (Cu; thickness: 20 mu m) was formed again on the metal thin film-1 previously formed by sputtering.
6. 도체 패턴의 형성6. Formation of conductor pattern
상기한 금속 박막-2상 및 무전해 도금법만으로 형성한 금속 박막-1상에 각각 레지스트(시푸레이 파이스트사제 포지형 레지스트 : SPR-6800)를 도포하고, 뒤이어 노광·현상·에칭·레지스트 박리를 행하여, 상기 실리콘 웨이퍼(양면)상에 배선 패턴을 형성하였다. 또한, 상세 요령은 하기와 같다.A resist (Posiform Resist, SPR-6800, manufactured by Sipure Fist) was applied onto the metal thin film-2 phase and the metal thin film-1 formed only by the electroless plating method, followed by exposure, development, etching and resist stripping. A wiring pattern was formed on the silicon wafer (both sides). In addition, the detailed tips are as follows.
·사용 코터 : 히라타기공사(平田機工社製) 슬롯 코터(α코터)Use coater: Hirata Engineering Co., Ltd. slot coater (α coater)
·레지스트 도포 두께 : 10㎛(건조 후 : 3㎛)Resist coating thickness: 10 mu m (after drying: 3 mu m)
·마스크 패턴 : 3㎛의 L/S를 사용Mask pattern: L / S of 3㎛ is used
·노광 광원 : 메지로(目白) 인베스트먼트사제 200Φ PROJ-2001을 사용Exposure light source: 200Φ PROJ-2001 manufactured by Mejiro Investment Co., Ltd.
·에칭액 : 시푸레이 파이스트사제 V Post Etch 746을 사용Etching liquid: V Post Etch 746 made by Shipure Fist
·박리액 : 시푸레이 파이스트사제 리무버 1177A를 사용Peeling Liquid: Remover 1177A
7. 범프의 형성7. The formation of bumps
레지스트(시푸레이 파이스토사제 포지형 레지스트 : SPR-6800)를 도포하고, 뒤이어 노광·현상·전기 도금·레지스트 박리를 행하여, 상기 배선의 패턴의 범프 랜드상에 금 범프를 형성하였다. 또한, 상세 요령은 하기와 같다.A resist (positive resist: SPR-6800 manufactured by Sipure Pyist Corporation) was applied, followed by exposure, development, electroplating, and resist stripping to form gold bumps on the bump lands of the wiring patterns. In addition, the detailed tips are as follows.
·사용 코터 : 히라타기공사제 슬롯 코터(α코터). 슬롯 방향은 상기 기판의 반경 방향.· Coater used: Slot coater (α coater) manufactured by Hirata Corporation. Slot direction is the radial direction of the substrate.
·레지스트 도포 두께 : 10㎛Resist coating thickness: 10㎛
·마스크 패턴 : 범프 랜드 지름이 100㎛Φ 및 200㎛Φ Mask pattern: bump land diameter of 100㎛Φ and 200㎛Φ
·노광 광원 : 메지로 인베스트먼트사제 200Φ PR0J-2001을 사용Exposure light source: uses 200Φ PR0J-2001 manufactured by Mejiro Investment Co., Ltd.
·도금액 : 리로날사제의 에바롱 Ni BM-2(하지용) 및 오로레프트로레스 SMT250(금 도금)을 각각 사용Plating solution: Evalon Ni BM-2 (for the bottom) and Aurore Lostless SMT250 (gold-plated) from Reronal Corporation are used, respectively.
·박리액 : 시푸레이 파이스트사제 리무버 1177A를 사용Peeling Liquid: Remover 1177A
8. 다이싱8. Dicing
종래의 IC 웨이퍼 다이싱에 준거.Based on conventional IC wafer dicing.
완성된 프린트 배선판(20mm×20mm)을 상하 방향으로 5층 적층하고, 통전한 바, 모든 배선판에의 도통이 확인되었다.When the completed printed wiring board (20 mm x 20 mm) was laminated | stacked five layers in the up-down direction, and it energized, conduction to all the wiring boards was confirmed.
상기한 바와 같이, 본 발명에 의하면, 기판의 두께와 전기 특성상의 요구가 매치된 다단 적층이 가능한 극박의 프린트 회로판을 제조할 수 있는 프린트 배선판의 제조 방법을 제공할 수 있다.As mentioned above, according to this invention, the manufacturing method of the printed wiring board which can manufacture the ultra-thin printed circuit board which can be multi-stacked laminated | stacked matched the requirements of the thickness of a board | substrate and electrical characteristics can be provided.
Claims (13)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Citations (4)
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Patent Citations (4)
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JPH08181440A (en) * | 1994-12-26 | 1996-07-12 | Sumitomo Metal Ind Ltd | Manufacture of multilayer thin film circuit board |
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