KR100911373B1 - 표준 로직 공정용 승압회로 - Google Patents

표준 로직 공정용 승압회로 Download PDF

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KR100911373B1
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정연배
박진영
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경북대학교 산학협력단
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Abstract

본 발명은 표준 로직 공정용 승압회로에 관한 것이다.
더욱 상세하게는 제1 단자로는 제1 클럭신호가 인가되고 제2단자는 제1 노드에 연결된 제1 펌핑 캐패시터와, 제1 단자로는 상기 제1 클럭신호와 180도의 위상차를 갖는 제2 클럭신호가 인가되고 제2 단자는 제2 노드에 연결된 제2 펌핑 캐패시터와, 상기 제1 클럭신호에 의해 온/오프 스위칭동작하여 입력 전압을 상기 제1 노드로 인가하는 제1 바이어스용 스위칭부와, 상기 제2 클럭신호에 의해 상기 제1 바이어스용 스위칭부와는 반대로 온/오프 스위칭동작하여 입력전압을 상기 제2 노드로 인가하는 제2 바이어스용 스위칭부와, 상기 제2 노드의 전압에 의해 온/오프 스위칭동작하여 상기 제1 노드에 충전된 전압을 출력하는 제1 전하전송용 스위칭부 및 상기 제1 노드의 전압에 의해 상기 제1 전하전송용 스위칭부와는 반대로 온/오프 스위칭동작하여 상기 제2 노드에 충전된 전압을 출력하는 제2 전하전송용 스위칭부를 포함하는 하나 이상의 펌핑회로를 포함하며, 각 펌핑회로의 출력이 공통으로 연결되어 다음단의 펌핑회로로 인가되고 최종단의 펌핑회로의 출력이 최종출력단에 공통으로 연결된 표준 로직 공정용 승압회로에 관한 것이다.
본 발명은 전하전송용 트랜지스터를 서로 상보 대칭적으로 연결하여 각 승압단에서 전하전송용 트랜지스터의 문턱전압에 의한 전압이득의 감소를 예방함으로써 입력전압을 손실없이 다음 승압단으로 출력할 수 있도록 하는 효과가 있다.
또한 종래의 승압장치에 비해 출력전압이 높을 뿐만 아니라, 전류 구동능력 과 전력효율이 우수하며, 일반 CMOS 로직공정을 사용함으로써 생산비용이 적고 설계가 용이한 효과가 있다.
펌핑회로, 제1펌핑캐패시터, 제2펌핑캐패시터

Description

표준 로직 공정용 승압회로{BOOSTING CIRCUIT IN STANDARD LOGIC PROCESS}
본 발명은 표준 로직 공정용 승압회로에 관한 것으로, 더욱 상세하게는 병렬로 연결된 다수의 펌핑 캐패시터에 상보적인 클럭신호를 공급함으로써 입력전압을 단계적으로 승압하는 표준 로직 공정용 승압회로에 관한 것이다.
일반적으로, 챠지 펌프(charge pump) 회로는 DC-DC 변환을 수행하는 승압 회로의 일종으로써 단일칩 내부에서 클럭 신호에 따른 커패시터 양단 전압의 스위칭을 통하여 요구되는 전압을 생성하는 회로로서, 플래시 메모리, EEPROM, 저전압 아날로그 회로, DRAM, 오디오 비디오 코덱, 이미지 센서 등 다양한 회로에 적용된다.
집적 회로에서 구현할 수 있는 챠지 펌프 회로는 Dickson에 의해서 최초 제안되었으며, 상기 Dickson의 회로를 개선한 Floating-well charge pump(FWCP), Body-controlled Charge Pump(BCCP) 등의 회로가 제안되었다.
상기 FWCP나 BCCP는 Dickson의 챠지 펌프 회로의 단점이었던 body-effect 문제를 해결할 수 있었으나, 반도체 칩의 공급 전압 레벨이 낮아짐에 따라 트랜지스터의 문턱 전압에 의한 전압 강하 문제가 대두되었다.
이러한 문턱 전압에 의한 전압 강하는 높은 출력 전압을 생성하기 어렵게 할 뿐만 아니라 전력 효율을 낮아지게 하는 문제점이 있었다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전하전송용 트랜지스터의 문턱전압에 의한 전압 강하 문제를 해결하여 손실없이 전압을 전달함으로써 저전압에서 고효율로 동작하는 표준 로직 공정용 승압회로를 제공하는데 그 목적이 있다.
전술한 본 발명의 목적은, 제1 단자로는 제1 클럭신호가 인가되고 제2단자는 제1 노드에 연결된 제1 펌핑 캐패시터와, 제1 단자로는 상기 제1 클럭신호와 180도의 위상차를 갖는 제2 클럭신호가 인가되고 제2 단자는 제2 노드에 연결된 제2 펌핑 캐패시터와, 상기 제1 클럭신호에 의해 온/오프 스위칭동작하여 입력 전압을 상기 제1 노드로 인가하는 제1 바이어스용 스위칭부와, 상기 제2 클럭신호에 의해 상기 제1 바이어스용 스위칭부와는 반대로 온/오프 스위칭동작하여 입력전압을 상기 제2 노드로 인가하는 제2 바이어스용 스위칭부와, 상기 제2 노드의 전압에 의해 온/오프 스위칭동작하여 상기 제1 노드에 충전된 전압을 출력하는 제1 전하전송용 스위칭부 및 상기 제1 노드의 전압에 의해 상기 제1 전하전송용 스위칭부와는 반대로 온/오프 스위칭동작하여 상기 제2 노드에 충전된 전압을 출력하는 제2 전하전송용 스위칭부를 포함하는 하나 이상의 펌핑회로를 포함하며, 각 펌핑회로의 출력이 공통으로 연결되어 다음단의 펌핑회로로 인가되고 최종단의 펌핑회로의 출력이 최종 출력단에 공통으로 연결된 표준 로직 공정용 승압 회로를 제공함으로써 달성된다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 제1 클럭신호에 의해 온/오프 스위칭하여 입력전압을 제1 노드로 인가하는 PMOS 트랜지스터 M10를 포함하는 것을 특징으로 하는 상기 제1 바이어스용 스위칭부를 포함한다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 상기 제1 노드와 출력단에 드레인과 소스가 연결되고, 상기 제2 노드에 게이트가 연결되는 PMOS 트랜지스터 M11를 포함하는 것을 특징으로 하는 상기 제1 전하전송용 스위칭부를 포함한다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 상기 제2 노드에 게이트가 연결되고, 상기 제1 노드에 소스가 연결되며 상기 PMOS 트랜지스터 M10의 게이트에 드레인이 연결된 PMOS트랜지스터 M13과, 상기 제2 노드에 게이트가 연결되고, 상기 제1 노드에 드레인이 연결되는 PMOS트랜지스터 M12 및 상기 PMOS 트랜지스터 M10의 게이트와 접지 사이에 소스와 드레인이 연결되고 제1 클럭신호가 게이트로 입력되도록 연결된 NMOS 트랜지스터 M14를 포함하는 것을 특징으로 하는 상기 제1 바이어스용 스위칭부를 포함한다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 제2 클럭신호에 의해 온/오프 스위칭하여 입력전압을 제2 노드로 인가하는 PMOS 트랜지스터 M15를 포함하는 것을 특징으로 하는 상기 제2 바이어스용 스위칭부를 포함한다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 상기 제2 노드와 출력단에 드레인과 소스가 연결되고, 상기 제1 노드에 게이트가 연결되는 PMOS 트랜지스터 M16을 포함하는 것을 특징으로 하는 상기 제2 전하전송용 스위칭부를 포함한다.
본 발명의 바람직한 특징에 따른 표준 로직 공정용 승압회로는, 상기 제1 노드에 게이트가 연결되고, 상기 제2 노드에 드레인이 연결되며, 상기 PMOS 트랜지스터 M15의 게이트에 소스가 연결된 PMOS 트랜지스터 M18와, 상기 제1 노드에 게이트가 연결되고, 상기 제2 노드에 소스가 연결된 PMOS 트랜지스터 M17 및 상기 PMOS 트랜지스터 M15의 게이트와 접지 사이에 소스와 드레인이 연결되고 제2 클럭신호가 게이트로 입력되도록 연결된 NMOS 트랜지스터 M19를 포함하는 것을 특징으로 하는 상기 제2 바이어스용 스위칭부를 포함한다.
상술한 바와 같은 본 발명인 표준 로직 공정용 승압회로는 전하전송용 트랜지스터를 서로 상보 대칭적으로 연결하여 각 승압단에서 전하전송용 트랜지스터의 문턱전압에 의한 전압이득의 감소를 예방함으로써 입력전압을 손실없이 다음 승압단으로 출력할 수 있도록 하는 효과가 있다.
또한 종래의 승압장치에 비해 출력전압이 높을 뿐만 아니라, 전류 구동능력과 전력효율이 우수하며, 일반 CMOS 로직공정을 사용함으로 생산비용이 적고 설계가 용이한 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 따른 표준 로직 공정용 승압회로에 대해 상세히 설명한다.
도 1은 본 발명의 바람직한 일실시예에 따른 표준 로직 공정용 승압회로를 구성하는 펌핑회로의 구성도이다.
도 1를 참조하면, 본 발명인 표준 로직 공정용 승압회로의 펌핑회로는 제1바이어스용 스위칭부(101), 제2바이어스용 스위칭부(103), 제1 펌핑 캐패시터(105), 제2 펌핑 캐패시터(107), 제1전하전송용 스위칭부(109), 제2전하전송용 스위칭부(111)를 포함하고, 두 개의 입출력단자를 갖는 제1 내지 제N 펌핑회로가 직렬로 연결된다.
제1,2 바이어스용 스위칭부(101,103)는 각각 해당 펌핑 회로의 두 입력 단자에 연결되고, 서로 상보적인 클럭 신호에 의해 스위칭동작하여 입력전압을 각각 제1노드(A1)와 제2노드(B1)에 충전한다.
상기 제1 펌핑 캐패시터(105)와 제2 펌핑 캐패시터(106)의 일단은 각각 서로 상보적인 클럭 신호 입력단에 연결되고, 타단은 각각 제1,2 노드(A1,B1)에 연결된다.
상기 제1 노드(A1)는 제1 바이어스용 스위칭부(101)의 출력과 제1 전하전송용 스위칭부(109)의 입력이 동시에 연결되고, 제2 노드(B1)은 상기 제2 바이어스용 스위칭부(103)의 출력과 제2 전하전송용 스위칭부(111)의 입력이 동시에 연결된다.
본 발명은 서로 180°위상차를 갖는 투-페이서 클럭신호에 해당하는 제1클럭신호와 제2클럭신호가 각 소자에 공급되며 상기 제1클럭신호는 상기 제2바이어스용 스위칭부(103)와 상기 제1펌핑캐패시터(105)에 공급되고 상기 제1클럭신호와 180°위상차를 갖는 제2클럭신호는 상기 제1바이어스용 스위칭부(101)와 상기 제2펌핑캐패시터(107)에 공급된다.
상기 제1 및 제2전하전송용 스위칭부(109,111)는 각각 상기 제2 노드(B1)와 제1노드(A1)에 충전된 전원량에 따라 온/오프되어, 상기 제1,2 펌핑 캐패시터(105,107)에서 펌핑된 전압을 다음 펌핑회로로 출력한다.
본 발명에 의한 표준 로직 공정용 승압회로에 있어서, 제1,2 바이어스용 스위칭부(101,103) 및 제1,2 전하전송용 스위칭부(109,111)는 CMOS 공정에 의해 제작가능하도록 MOS 트랜지스터로 이루어질 수 있으며, 이하 MOS 트랜지스터로 구현된 일 실시 예에 대하여 설명한다.
도 2는 본 발명이 바람직한 일실시예에 따른 표준 로직 공정용 승압회로의 상세회로도이다.
도 2를 참조하면, 제1 바이어스용 스위칭부(101)는, 제2 클럭신호에 따라서 온 스위칭하여 입력전압을 제1노드에 충전시키는 PMOS 트랜지스터(M10)를 포함하며, PMOS 트랜지스터(M10)의 게이트와 그라운드 사이에 연결되어 제2클럭신호에 의해 온 스위칭동작하여 상기 PMOS 트랜지스터(M10)을 온시키는 NMOS 트랜지스터(M14)와, 상기 제1 노드와 제2 노드의 전압차에 의해 온 스위칭동작하여 상기 PMOS 트랜지스터(M10)을 오프시키는 M12 및 M13을 포함한다.
마찬가지로, 상기 제2 바이어스용 스위칭부(103)는, 제1클럭신호에 따라서 온스위칭하여 입력전압을 제2노드에 충전시키는 PMOS트랜지스터(M15)를 포함하며, PMOS트랜지스터(M15)의 게이트와 그라운드 사이에 연결되어 제1클럭신호에 의해 온스위칭동작하여 상기 PMOS트랜지스터(M15)를 온시키는 NMOS트랜지스터(M19)와, 상기 제1노드와 제2노드의 전압차에 의해 온 스위칭동작하여 상기 PMOS트랜지스터(M15)를 오프시키는 M17 및 M18을 포함한다.
그리고, 제1 전하전송용 스위칭부(101)는, 상기 제1 노드와 출력단 사이에 소스와 드레인이 연결되고, 게이트가 상기 제2 노드에 연결되어 상기 제1,2 노드의 전압에 의해서 온/오프 스위칭동작하여 상기 제1노드에 충전된 전압을 출력단으로 인가하는 PMOS 트랜지스터(M11)를 포함한다.
마찬가지로 제2 전하전송용 스위칭부(103)는, 제2노드와 출력단 사이에 소스와 드레인이 연결되고, 게이트가 상기 제1노드에 연결되어 상기 제1,2노드의 전압에 의해서 온/오프 스위칭동작하여 상기 제2노드에 충전된 전압을 출력단으로 인가하는 PMOS트랜지스터(M16)을 포함한다.
이하 본 발명의 바람직한 일실시예에 따른 표준 로직 공정용 승압회로의 동작과정에 대해 상세히 설명한다.
먼저 첫번째 펌핑회로의 입력단자에 VDD 가 연결되고 상기 제1노드(A1)와 상기 제2노드(B1)는 그라운드로 초기화 되어 있다.
상기 제1노드(A1)는 상기 PMOS트랜지스터(M18)와 PMOS트랜지스터(M17) 및 상기 PMOS트랜지스터(M16)의 게이트와 연결되어 있고, 상기 제2노드(B1)는 상기 PMOS트랜지스터(M13)와 상기 PMOS트랜지스터(M12) 및 상기 PMOS트랜지스터(M11)의 게이 트와 연결되어 있다.
먼저 NMOS트랜지스터(M19)와 상기 제1펌핑캐패시터(105)에 제1클럭신호인 하이(high)신호가 공급되면 상기 NMOS트랜지스터(M19)가 온된다.
상기 NMOS트랜지스터(M19)가 온됨에 따라 상기 PMOS트랜지스터(M15)가 온되면 입력전원 VDD가 제2노드(B1)에 충전되고 상기 제1펌핑캐패시터(105)를 통해 제1클럭신호는 VDD로 펌핑되어 제1노드(A1)에 충전된다.
상기 제1노드(A1)에 VDD가 충전되면 상기 PMOS트랜지스터(M16)와 상기 PMOS트랜지스터(M18) 및 PMOS트랜지스터(M17)가 오프된다.
이때 상기 하이(high)신호인 제1클럭신호와 180°위상차를 갖는 로우신호인 제2클럭신호가 NMOS트랜지스터(M14)와 상기 제2펌핑캐패시터(107)에 공급되어 상기 PMOS트랜지스터(M13)가 온되고 상기 PMOS트랜지스터(M10)는 오프된다.
이후 다시 상기 NMOS트랜지스터(M14)와 상기 제2펌핑캐패시터(107)에 하이신호인 제2클럭신호가 공급되면 상기 NMOS트랜지스터(M14)가 온되고 이에 따라 상기 PMOS트랜지스터(M10)가 온되어 입력전원 VDD가 상기 제1노드(A1)에 충전되며 상기 제2노드(B1)에는 상기 제2클럭신호가 상기 제2펌핑캐패시터(107)를 통해 펌핑된 전압과 하이신호인 제1클럭신호가 공급됐을때 충전된 입력전원 VDD가 더하여져 2VDD가 충전된다.
상기 제2노드(B1)에 2VDD가 충전됨에 따라 상기 PMOS트랜지스터(M11)와 상기 PMOS트랜지스터(M13) 및 상기 PMOS트랜지스터(M12)는 오프되고, 이때 상기 NMOS트랜지스터(M19)와 상기 제1노드(A1)에는 로우신호인 제1클럭신호가 공급된다.
상기와 같은 과정을 거치면 제1노드(A1)에 VDD가 충전되고 제2노드(B1)에 2VDD가 충전됨에 따라 상기 PMOS트랜지스터(M18)와 상기 PMOS트랜지스터(M17)가 온되고 상기 PMOS트랜지스터(M15)를 오프시킨다.
이때 펌핑회로의 출력단의 상기 제2노드(B1)에 충전된 2VDD는 상기 PMOS트랜지스터(M16)를 통해 다음단의 펌핑회로로 출력되게 된다.
상기와 같은 과정후 클럭신호가 다음 싸이클로 되어 다시 하이신호인 제1클럭신호가 상기 NMOS트랜지스터(M19)와 상기 제1펌핑캐패시터(105)에 공급되면 상기 제1노드(A1)는 입력전원인 VDD가 충전되게 되며 상기 제2노드(B1)는 상기 제1클럭신호가 상기 제1펌핑캐패시터(105)를 통해 입력전원으로 펌핑된 전원과 직전싸이클동안 충전된 전원이 더하여져 2VDD로 충전되고 이에 따라 상기 PMOS트랜지스터(M18)와 PMOS트랜지스터(M17) 및 상기 PMOS트랜지스터(M16)가 오프되고 상기 PMOS트랜지스터(M11)를 통해 상기 제1노드(A1)에 충전된 2VDD전원이 다음단의 펌핑회로로 출력되게 된다.
출력된 전원은 펌핑회로의 출력단에서 합쳐져 다음단의 펌핑회로의 입력단에 인가되며 이때 다음단의 펌핑회로에 공급되는 클럭신호는 전단의 펌핑회로와 동일한 소자에 동일한 위상으로 공급된다.
상기와 같은 과정을 거쳐 본 발명은 전단의 펌핑회로를 통해 2VDD가 다음단의 펌핑회로의 입력단에 각각 인가되고 다음단의 펌핑회로는 입력받은 2VDD전원을 3VDD로 펌핑하여 출력하게 된다.
도 3은 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 각 노드의 전압변화를 나타낸 그래프이다.
도 3에 나타난 바와 같이 제1노드(A1)와 제2노드(B1)에 나타난 전압은 약 VDD∼2VDD형태의 클럭신호와 유사하다.
본 발명은 상기 제1노드(A1)와 제2노드(B1)에 충전된 상기와 같은 전압이 하나이상의 펌핑회로를 거쳐 승압되고 승압된 전압이 출력단에서 합쳐져 다음단의 펌핑회로에 입력되며 또한 최종 펌핑회로의 출력전압이 최종출력단에서 합쳐져 하나의 출력전압을 생성하게 된다.
N개의 펌핑회로를 가진 표준 로직 공정용 승압회로의 출력전압은 다음과 같이 나타난다.
Figure 112008028514732-pat00001
ΔV는 하나의 펌핑회로를 통한 전압이득을 나타내며 C는 펌핑캐패시터의 커 패시턴스이고 CS는 제1노드(A1), 제2노드(B1)의 기생 커패시턴스를 나타낸다.
Qi /Cg 는 제3 및 제4노드에 충전되었다가 버려지는 전하량에 의한 전압감소이다. 실제 승압단(펌핑회로) 수가 많아지면 Qi 성분의 전하량은 많아지고 결국 ΔV를 감소시키는 원인이 된다.
상기와 같은 식에서 알 수 있듯이 제안된 표준 로직 공정용 승압회로는 패스 트랜지스터(PMOS트랜지스터 M11,M16)의 문턱전압으로 인한 출력전압의 감소가 없으며 이러한 특징은 저전압회로에서 더욱 긍정적으로 작용한다.
또한 일반 로직 공정에서 제작 가능한 FWCP나 BCCP에 비해 전력효율과 전류구동능력이 매우크다.
도 4는 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 모의실험시 나타난 출력전압을 나타낸 그래프이다.
도 4를 참조하면 공급전압 = 1.2V, 클락 주기 = 50ns, 로드 커패시터 = 30pF, 4스테이지의 조건에서 0.18μm CMOS 파라메타를 이용하여 Hspice에서 시뮬레이션을 하였다.
그리고 펌핑회로들과의 동일한 시뮬레이션 조건을 위해 BCCP와 FWCP는 펌핑 커패시터의 커패시턴스를 7.36pF, 4스테이지로 하였으며 본 발명의 펌핑회로는 스테이지당 2개의 펌핑 커패시터가 존재하므로 커패시턴스를 3.68pF으로 설정하였다.
도 4는 설계된 3개의 펌핑회로를 동시에 동작시키고 로드 전류가 없을 때 시간에 따른 출력 전압을 보여주고 있다. 본 발명의 펌핑회로는 최대출력 전압이 약 5.2V으로 출력 전압이 약 3.5V수준인 FWCP나 BCCP보다 높은 출력 전압을 보여준다.
도 5는 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 공급전압의 변화에 따른 출력전압을 나타낸 그래프이며 모든 전압 범위에서 제안된 표준 로직 공정용 승압회로가 상대적으로 높은 출력전압을 보여주고 있다.
도 6은 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 전류구동능력을 나타낸 그래프이다.
도 6을 참조하면 공급전압=1.2V, 4스테이지의 경우에 대하여 출력전류에 대한 출력전압을 나타낸 것이다. 이것은 출력 노드에 일정한 전류를 인가할 때, 출력 노드가 일정하게 유지하는 전압을 얻은 것이다.
로드전류가 30μA일 때를 보면, 본 발명에 따른 표준 로직 공정용 승압회로는 출력전압이 약4.8V이고 FWCP와 BCCP는 각각 1V, 1.5V로 전류 구동 능력이 매우 낮다.
이상에서 본 발명의 바람직한 일실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있고, 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
도 1은 본 발명의 바람직한 일실시예에 따른 표준 로직 공정용 승압회로를 구성하는 펌핑회로의 구성도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 표준 로직 공정용 승압회로의 상세회로도이다.
도 3는 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 각 노드의 전압변화를 나타낸 그래프이다.
도 4는 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 모의실험시 나타난 출력전압을 나타낸 그래프이다.
도 5은 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 공급전압의 변화에 따른 출력전압을 나타낸 그래프이다.
도 6은 본 발명의 일실시예에 따른 표준 로직 공정용 승압회로의 전류구동능력을 나타낸 그래프이다.
***도면의 주요부분에 대한 부호의 설명***
101: 제1바이어스용 스위칭부 103: 제2바이어스용 스위칭부
105: 제1펌핑캐패시터 107: 제2펌핑캐패시터
109: 제1전하전송용 스위칭부 111: 제2전하전송용 스위칭부

Claims (7)

  1. 제1 단자로는 제1 클럭신호가 인가되고 제2단자는 제1 노드에 연결된 제1 펌핑 캐패시터;
    제1 단자로는 상기 제1 클럭신호와 180도의 위상차를 갖는 제2 클럭신호가 인가되고 제2 단자는 제2 노드에 연결된 제2 펌핑 캐패시터;
    상기 제1 클럭신호에 의해 온/오프 스위칭동작하여 입력 전압을 상기 제1 노드로 인가하는 제1 바이어스용 스위칭부;
    상기 제2 클럭신호에 의해 상기 제1 바이어스용 스위칭부와는 반대로 온/오프 스위칭동작하여 입력전압을 상기 제2 노드로 인가하는 제2 바이어스용 스위칭부;
    상기 제2 노드의 전압에 의해 온/오프 스위칭동작하여 상기 제1 노드에 충전된 전압을 출력하는 제1 전하전송용 스위칭부; 및
    상기 제1 노드의 전압에 의해 상기 제1 전하전송용 스위칭부와는 반대로 온/오프 스위칭동작하여 상기 제2 노드에 충전된 전압을 출력하는 제2 전하전송용 스위칭부를 포함하는 하나 이상의 펌핑회로를 포함하며, 각 펌핑회로의 출력이 공통으로 연결되어 다음단의 펌핑회로로 인가되고 최종단의 펌핑회로의 출력이 최종출력단에 공통으로 연결된 표준 로직 공정용 승압회로.
  2. 제1항에 있어서, 상기 제1 바이어스용 스위칭부는
    제1 클럭신호에 의해 온/오프 스위칭하여 입력전압을 제1 노드로 인가하는 PMOS 트랜지스터 M10를 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
  3. 제1항에 있어서, 상기 제1 전하전송용 스위칭부는
    상기 제1 노드와 출력단에 드레인과 소스가 연결되고, 상기 제2 노드에 게이트가 연결되는 PMOS 트랜지스터 M11를 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
  4. 제2항에 있어서, 상기 제1 바이어스용 스위칭부는,
    상기 제2 노드에 게이트가 연결되고, 상기 제1 노드에 소스가 연결되며 상기 PMOS 트랜지스터 M10의 게이트에 드레인이 연결된 PMOS트랜지스터 M13;
    상기 제2 노드에 게이트가 연결되고, 상기 제1 노드에 드레인이 연결되는 PMOS트랜지스터 M12; 및
    상기 PMOS 트랜지스터 M10의 게이트와 접지 사이에 소스와 드레인이 연결되고 제2 클럭신호가 게이트로 입력되도록 연결된 NMOS 트랜지스터 M14를 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
  5. 제1항에 있어서, 상기 제2 바이어스용 스위칭부는
    제2 클럭신호에 의해 온/오프 스위칭하여 입력전압을 제2 노드로 인가하는 PMOS 트랜지스터 M15를 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
  6. 제1항에 있어서, 상기 제2 전하전송용 스위칭부는
    상기 제2 노드와 출력단에 드레인과 소스가 연결되고, 상기 제1 노드에 게이트가 연결되는 PMOS 트랜지스터 M16을 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
  7. 제5항에 있어서, 상기 제2 바이어스용 스위칭부는,
    상기 제1 노드에 게이트가 연결되고, 상기 제2 노드에 드레인이 연결되며, 상기 PMOS 트랜지스터 M15의 게이트에 소스가 연결된 PMOS 트랜지스터 M18;
    상기 제1 노드에 게이트가 연결되고, 상기 제2 노드에 소스가 연결된 PMOS 트랜지스터 M17; 및
    상기 PMOS 트랜지스터 M15의 게이트와 접지 사이에 소스와 드레인이 연결되고 제1 클럭신호가 게이트로 입력되도록 연결된 NMOS 트랜지스터 M19를 포함하는 것을 특징으로 하는 표준 로직 공정용 승압회로.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR970051096A (ko) * 1995-12-29 1997-07-29 김주용 다단계 챠지펌프 회로
KR20050041191A (ko) * 2003-10-30 2005-05-04 주식회사 하이닉스반도체 다단 전압 펌프 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051096A (ko) * 1995-12-29 1997-07-29 김주용 다단계 챠지펌프 회로
KR20050041191A (ko) * 2003-10-30 2005-05-04 주식회사 하이닉스반도체 다단 전압 펌프 회로

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