KR100909538B1 - 다상 전압 제어 발진기 - Google Patents

Abstract

다상 전압 제어 발진기(VCO; 100)는 다중 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)를 포함한다. 각 구동기(102,104,106,108)의 출력은 4 발진기 위상들 중 하나를 공급하고 4개의 위상들 중 2개를 입력으로 수신한다. 각 구동기(102,104,106,108)는 한 쌍의 반전 증폭기(132,134,136,138)에 대응한다. 증폭기(132,134,136,138)는 N형 FET(NFET;152)와 P형 FET(PFET;154)을 포함하는 단순 인버터(150)일 수 있다. 트랜스컨덕턴스는 공급 전압(V_dd)를 증가 또는 감소시킴으로써 제어된다.

전압 제어 발진기, 다중 위상, 위상 구동기, 반전 증폭기, 전압 제어가능 트랜스컨덕턴스

Description

다상 전압 제어 발진기{MULTIPHASE VOLTAGE CONTROLLED OSCILLATOR}

본 발명은 전압 제어 발진기에 관한 것으로, 특히, 집적회로 칩 상에 형성된 직교 전압 제어 발진기에 관한 것이다.

전압 제어 발진기(VCO)는 공지되어 있다. 통상의 종래기술 VCO는, 기저 주파수(T₀)에서 발진하고 전압 튜닝가능 동작 범위를 갖는, 인버터 등의 버퍼를 구동하는 튜닝가능한 탱크 회로, 즉, 병렬 연결된 인덕터(L)와 커패시터(C)이다. 이상적으로는, VCO 출력 주파수는 발진기에 인가된 제어 전압에 직접 그리고 선형으로 비례한다. 발진기 동작 주파수는 L 또는 C를 변경함으로써 변화할 수 있다. 일반적으로, 튜닝가능 탱크 회로 VCO는 가장 신뢰할 만한 VCO이다.

통상, 완전히 집적된 LC 탱크 VCO는 매우 넓은 튜닝 범위를 달성하기 위해서 밴드 스위칭 기술 또는 다수의 VCO를 요구한다. 인덕터와 커패시터와 같은 개별 콤포넌트는 고가이고 부피가 크다. 또한, 이들 개별 콤포넌트를 집적회로에 부착하는 것은 집적 회로를 복잡하게 한다. 따라서, 통상의 집적회로 칩 VCO는, 단순 발진기 또는 온 칩(on-chip)으로 설치되어 포함될 수 있는 다른 회로, 예를 들어, 링 발진기에 기반을 두고 있다. 그러나, 링 발진기는 특별히 안정적이지는 않고 칩 주변환경 및 동작 조건에 매우 민감하다.

또한, 이러한 집적 VCO 기반 링 발진기의 출력 전압 스윙은 일정하지 않고 출력 주파수에 선형으로 관련된다. 큰 튜닝 범위를 달성하기 위해, 설계자는 VCO 동작 스펙트럼의 저주파 말단에서 작은 출력 신호를 허용하여야 한다. 이들 낮은 출력 신호 레벨은 발진기 성능을 저하시키고 노이즈 민감도를 증가시킨다.

따라서, 큰 튜닝 범위 및 그 튜닝 범위에 대한 큰 출력 신호를 갖는 완전 집적 직교 VCO에 대한 요구가 있다.

상기 및 다른 목적, 양태 및 이점은 도면을 참조하여 후술하는 바람직한 실시예로부터 보다 잘 이해될 것이다.

도 1은 바람직한 실시예의 직교 VCO의 기능 블록도.

도 2는 도 1에서 VCO를 구성하는데 사용되는 전압 제어가능 트랜스컨덕턴스 위상 구동기(voltage controllable transconductance phase driver)의 기본 구조를 나타내는 도면.

도 3a 및 도 3b는 트랜스컨덕턴스 증폭기에 제공된 입력 벡터 V₁과 V₂ 대 전류합 출력 노드(current summing output node)에서의 결과적인 전류 벡터 V₁gm₁과 V₂gm₂의 관계를 나타내는 도면.

도 4a 및 도 4b는 단일 극점 합산 임피던스(single pole summing impedance)의 크기와 위상 성분의 보드 플롯.

도 4c는 개별 전압 제어가능 트랜스컨덕턴스 위상 구동기에 대한 극좌표에서 합산 임피던스의 전달함수를 나타내는 도면.

도 5a 및 도 5b는 도 4c의 합산 임피던스 극좌표 그래프(summing impedance polar graph)를 도 3a와 도 3b의 페이저 다이어그램으로 오버레이하여 획득되는 전압 제어가능 트랜스컨덕턴스 위상 구동기에 대한 벡터 전달함수를 나타내는 도면.

도 6은 바람직한 실시예의 직교 VCO의 상세 블록도.

도 7a 내지 도 7c는 전압 제어가능 트랜스컨덕턴스 인버터를 나타내는 예시도.

도 8a 내지 도 8d는 4, 5, 6, 9개의 위상을 각각 나타내는 다중 위상 전압 제어 발진기의 단순 개략도.

본 발명은, 단일 집적회로 칩 상으로 완전히 집적가능한, 바람직하게는 직교 VCO로서 알려진 유형의, 인덕터를 포함하지 않는 다상 전압 제어 발진기(VCO)이다. 특히, 본 발명의 직교 VCO는 통상 CMOS라 불리는 상보적 절연 게이트 전계 효과 트랜지스터(FET)로 구현될 수 있다. 통상, 직교 VCO는 서로 90도 위상차가 나는 적어도 두개의 출력 신호, 즉, 사인 위상과 코사인 위상을 발생시킨다.

따라서, 본 발명의 VCO는, 저잡음, 넓은 주파수 범위, 전체 주파수 범위에서의 큰 출력전압 스윙을 갖는 완전 직접가능 CMOS 직교 VCO이다. VCO에 대한 바람직한 튜닝 범위는 1200㎒ 내지 2000㎒ 까지 연장하며, 출력 전압 스윙은 디지털 회로를 구동하도록 전범위에 대하여 충분히 크다. 또한, VCO는 고유 신시사이저 루 프(unique synthesizer loop)를 지원하는 듀얼 튜닝 포트를 포함한다.

도 1은 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104, 106 및 108)를 포함하는 바람직한 실시예의 직교 VCO(100)의 블록도를 나타낸다. 이 실시예에서, 각각의 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)의 출력은 4개의 발진기 위상 중의 하나를 제공한다. 각각의 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)는 블록 입력으로 4개의 위상 중 2개를 수신한다. 본 발명은 직교 VCO로서 사용되는 것에 국한되는 것은 아니며, 제어가능 트랜스컨덕턴스 기능 블록에 의해 각각의 위상이 생성되어, 후술하는 바와 같이 출력 위상에서 블록 입력을 적절하게 선택하는 N개의 위상을 갖는 발진기를 구현하는데 사용될 수 있다.

도 2는 도 1의 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)에 대응하는 VCO(100)를 구성하는 기본 위상 구동기(110)를 나타낸다. 각각의 기본 위상 구동기(110)는 듀얼 트랜스컨덕턴스 반전 증폭기(112,114)를 포함한다. 저항(116) 및 커패시터(118)는 전류합 출력 노드(120)에서 단일 극점 및 위상 시프팅 임피던스를 형성한다. 트랜스컨덕턴스 증폭기(112,114)는 입력 제어 전압(V₁,V₂)에 응답하여 전류 V₁gm₁, V₂gm₂ 를 생성한다.

도 3a 내지 도 3b에서 알 수 있는 바와 같이, 입력 전압(V₁,V₂)은 위상과 크기를 갖는 벡터로서 간주될 수 있다. 현재의 벡터(V₁gm₁, V₂gm₂)가 이로부터 도출되고, 위상 구동기 출력인 전류합 노드(120)에서 합산된다. 간이함을 위해서, 커패 시터(118)를 제로로 하여, Xc=4이고, 출력 임피던스(R)에서 전류 벡터합은 출력 전압 벡터(V₁gm₁+V₂gm₂)R이 된다. 도 3a에 도시된 바와 같이, 입력 전압 벡터들이 동일 크기이고 직교 위상이면, 결과적인 출력 전압 벡터는 직교에서 45도 차이가 나고 반전된다. 또한, 도 3b에 도시된 바와 같이, 트랜스컨덕턴스 증폭기 이득(gm₁, gm₂)을 제어함으로써 출력 벡터의 크기와 위상이 제어가능하게 변할 수 있다.

도 4a 및 도 4b는 극 형태의 단일 극점 합산 임피던스의 개별 크기와 위상을 나타낸다. 위상 시프트는 제로(0) 라디안에서 제로(0)이고, 주파수가 무한대로 접근함에 따라 마이너스 90도 위상(-90°) 또는 -B/2 라디안에 접근한다. 크기는 0 라디안에서 최대값인 R이고 주파수가 무한대로 증가함에 따라 0으로 떨어진다. 3㏈ 포인트는 T=1/RC에서 발생하고, 이는 45도 위상 시프트에 대응한다. 도 4c는 개별 제어가능 트랜스컨덕턴스 기능 블록에 대한 극좌표에서의 합산 임피던스(커패시터(118)를 포함)의 전달함수를 나타낸다. 임의의 주파수에서의 벡터 임피던스는 원점에서 발생하여 그 특정 주파수에 대응하는 포인트에서 호 122 상에서 끝나게 된다.

도 5a 및 도 5b는 도 3a 및 도 3b의 페이저 다이어그램 상으로 도 4의 합산 임피던스 극좌표 그래프를 오버레이하여 획득되는 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)에 대한 벡터 전달함수를 나타낸다. 합산 임피던스에 있어서 0°에서의 위상 시프트 벡터는 호(122)에 대응하는 호(124, 126)를 사용하여 출력 전압 벡터 (V₁gm₁+V₂gm₂)의 크기와 위상에 매핑된다. 직교 입력 벡터 및 gm₁과 gm₂의 값의 임의의 특정 조합에 대하여, 직교 출력 벡터에 대응하는 합산 임피던스의 극좌표 그래프 상의 고유 주파수가 존재하게 된다. 따라서, gm₁=gm₂에 대하여 상기 나타낸 바와 같이, 직교 출력 벡터는 도 5a에서와 같이 T_C=1/RC에서 45도 위상 시프트에 대응한다. 따라서, gm₁과 gm₂의 값을 제어하여, 위상 구동기의 직교 주파수가 제어되고, 직교 주파수는 0에서 무한대로 변할 수 있다. 따라서, 도 1의 예에서 각각의 위상 구동기(102,104,106,108)에 있어서, 입력 벡터(V₁)는 180도 위상 차이가 나고 입력 V₂는 결과적인 출력 벡터와 -90도 위상차가 난다. 이 분석으로부터, 어느 블록 출력 신호가 어느 블록 입력으로 전달되는지를 선택하는 것이 간단한 문제가 된다.

도 6은 도 1의 블록도(100)에 대응하고 보다 상세히 나타낸 바람직한 실시예의 직교 VCO(130)의 블록도이다. 각각의 전압 제어가능 트랜스컨덕턴스 위상 구동기(102,104,106,108)는 한 쌍의 제어가능 트랜스컨덕턴스 반전 증폭기 (132,134,136 및 138)에 각각 대응한다. 또한, 제어가능 트랜스컨덕턴스 반전 증폭기들의 쌍들 각각(132',132", 134',134", 136',136", 138',138")은 도 2의 반전 트랜스컨덕턴스 증폭기(112, 114) 쌍 중 하나에 대응하며, 여기서 첨자는 대응관계를 나타낸다. 따라서, 각 쌍(132,134,136,138)은 도 2에서 상술한 바와 같이 각각의 개별 출력(140,142,144 또는 146)에서 합산되는 개별 전류 및 위상을 제공한다.

도 7a 내지 도 7c는 제어가능 트랜스컨덕턴스 반전 증폭기의 예들을 도시한 다. 도 7a는 N형 FET(NFET; 152)와 P형 FET(PFET; 154)를 포함하는 단순 인버터(150)를 도시한다. NFET(52)의 소스는 낮은 또는 음의 공급 전압, 즉, 접지, V_low 또는 V_ss에 접속된다. PFET(154)의 소스는 높은 또는 양의 공급전압, V_hi 또는 V_dd에 접속된다. NFET(152)의 드레인은 인버터 출력(156)에서 PFET(154)의 드레인에 접속된다. 인버터에 대한 입력은 NFET(152)의 게이트와 PFET(154)의 게이트의 공통 접속에 접속된다. 이 인버터(150)의 트랜스컨덕턴스는 공급전압, 특히 V_dd를 변경하여 변경될 수 있다.

소신호에 대한 트랜스컨덕턴스 증폭기로서 도 7a의 단순 인버터(150)를 사용하는 경우, 출력 전류는 다음과 같이 주어진다.

여기서, k는 PFET(154)와 NFET(152) 사이의 이동도-산화물 커패시턴스 곱의 비율이다. 이들 곱을 일반화하면,

인버터(150)의 트랜스컨덕턴스 이득은 다음과 같이 주어진다.

따라서, 인버터(150)의 트랜스컨덕턴스 이득은 인버터 장치(152,154)의 정규화된 폭 대 길이 비에 선형 비례한다. 레일 전압(rail voltage; V_dd, V_ss)에서 VCO 출력의 포화를 방지하기 위해 토폴로지 제한(gm₂/gm₁)#2은 위반되지 않도록 주의하여야 한다. 이는 gm₁과 gm₂ 인버터에 대한 다른 서로 다른 장치 크기를 선택하고, gm₂ 인버터의 장치를 gm₁ 인버터 크기의 두배(즉, 폭을 두배로 또는 길이를 절반으로)로 하고 V_dd에서 gm₁ 인버터에 대한 공급 전압을 고정함으로써 달성된다. 그 후, gm₂ 인버터의 공급 전압을 레일 전압 이하로 제한함으로써, 결과적인 VCO는 안정될 수 있다. 각 인버터에서 바라보는 출력 임피던스는 다음과 같이 나타내는 인버터 출력 커패시턴스와 병렬인 출력에서의 기생 커패시턴스이다.

따라서, 이 예에서, 4개의 인버터(132',134',136' 및 138')는 gm이 gm₁으로 고정되지만, 나머지 4개의 인버터(132",134",136" 및 138")는 공급 전압을 조절하여 제어되는 gm₂의 가변 gm을 갖는다. 단순 인버터(150)을 사용하여, V_hi와 V_lo 사이에 접속된 gm₂에 대한 인버터(132",134",136",138")는 장점과 단점을 모두 갖는다. 장점은, gm₂ 인버터 이득이 출력 신호를 과구동(over drive)하지 않으면, VCO 출력전압 스윙이 크게, 즉, 공급 전압 레벨에 대한 전체 범위로 남게 된다는 점이다. 단점은, gm₂ 인버터의 출력에서 큰 신호 스윙이, 특히 저주파에서, gm₁ 인버터의 입력에서의 신호와 위상이 어긋나게 된다는 점이다. gm₂ 인버터의 PFET(154)에 대한 소스(제어) 전압(V_hi)이 V_dd이하인 경우, gm₁ 인버터로부터의 출력은 출력 신호에서의 전류가 gm₂ 인버터 출력으로 그리고 PFET(154)의 드레인에서 소스로 흘러 들 수 있도록 V_hi를 초과하므로, 출력 전압을 클램핑할 수 있다. 이를 방지하기 위해서, gm₁ 인버터에 대한 최소 공급 전압은 제한되어야 한다. 직교 VCO에 대한 이 단순 인버터(150)를 사용하는 또다른 단점은 제어 전압도 공급 전압이라는 점이다. 따라서, 제어 전압은 본질적으로 발진기 전원이기 때문에 발진기 전류를 공급할 수 있어야 한다. 이는 gm2 인버터(132",134",136" 및 138")를 도 7b의 인버터(160)로 대체함으로써 해결될 수 있다.

도 7b는 NFET(152)과 PFET(154)에 대응하는 NFET(162)와 PFET(164)를 포함하고, 도 7a와 유사한 제2 제어가능 트랜스컨덕턴스 반전 증폭기를 나타낸다. 또한, PFET(166)은 PFET(164)의 소스와 하이 공급 전압(V_dd) 사이에서 PFET(164)와 직렬로 드레인-소스 접속된다. PFET(166)의 게이트는 바이어스 제어 전압(V_CON)에 의해 제어된다. 이 제어가능 트랜스컨덕턴스 반전 증폭기(160)에서, 공급 전압은 일정하게 유지될 수 있고, 트랜스컨덕턴스는 PFET(166)을 변경하여, 즉, V_CON을 변경함으로써 변할 수 있다. PFET(164)의 소스에서의 전압은 PFET(166)에 의해 공급되는 전류 및 그에 따른 PFET(166)의 게이트에서 바이어스 제어 전압(V_CON)의 함수이다.

상술한 저주파 제한은 각 기능 블록의 합산 노드에서 스위칭가능한 커패시터(미도시)로 극복될 수 있다. 각각의 합산 노드의 위상 시프트는 그 노드 에서 총 커패시턴스의 함수이므로, 커패시턴스를 늘리는 것은 위상 시프트를 저주파에서 발생하게 하여 발진 주파수를 감소시킨다.

도 7c는 제3 제어가능 트랜스컨덕턴스 반전 증폭기(170)를 도시한다. NFET(172)은 NFET(152,162)에 대응한다. 도 7c의 제어가능 트랜스컨덕턴스 반전 증폭기는 도 7b의 제어가능 트랜스컨덕턴스 반전 증폭기와 유사한 것으로 각각의 직렬 PFET(164,166)이 병렬 PFET 쌍으로 대체되어 있다. PFET(164)은 병렬 PFET(174,176)에 대응하고, PFET(166)은 병렬 PFET(178,180)에 대응한다. PFET(174,178)은 V_dd와 출력 사이에서 직렬로 접속된다. 또한, PFET(176,180)은, PFET(174,178)에 각각 접속된 두개의 개별 트랜스컨덕턴스 제어 바이어스 전압(V_CON1, V_CON2)에 의해 조절되는 출력 트랜스컨덕턴스와 Vdd 사이에서 직렬로 또한 접속된다. 선택적으로, PFET(174,178) 사이의 접속 포인트는 PFET(176,180) 사이의 접속 포인트(182)에 접속될 수 있다. 이러한 선택적 접속으로, PFET(174,176)은 단일 PFET(미도시)로 대체될 수 있다.

도 7c의 다중 제어 전압, 제어가능 트랜스컨덕턴스 반전 증폭기는 VCO의 다중 포트 스티어링 제어(multi-port steering control)가 요구되는 애플리케이션에서 유용하다. 상술한 바와 같이, 특정 인버터의 gm은 결과적인 인버터 전류를 생성하는 공급 전압에 있어서 장치 크기의 함수이다. 상기 발진기 분석으로부터, 병렬 PFET(174,176 그리고 178,180)의 전류벡터의 중첩(superposition)을 사용하여, 병렬 장치의 개별 트랜스컨덕턴스를 합산하여 유효 트랜스컨덕턴스가 구해질 수 있 다. 인버터(160)의 PFET(164,166)과 동일한 병렬 PFET(174,176) 및 PFET(178,180)의 유효 장치 크기비를 유지함으로써,

이고,

따라서, PFET(174,176) 대 PFET(178,180)의 장치 크기비를 제어하여, 각 포트의 상대 민감도가 제어된다. 추가적인 민감도 제어는 182에서 PFET(174,178) 대 PFET(176,180)의 공통 드레인/소스 접속을 선택적으로 접속함으로써 이용가능하게 된다.

상술한 실시예에서, 각 위상 구동기의 직교 출력은 0에서 무한대로 변할 수 있는 반면에, 발진기 토폴로지는 직교 VCO의 주파수 범위에 제한을 둔다는 점에 주의하여야 한다. 이들 주파수 범위 제한은 VCO의 보다 철저한 수학적 분석으로부터 명백하게 된다. 각 기능 블록, 입력 벡터 및 출력 벡터의 정규화된, 주파수 종속 전달함수는 다음의 지수 형태로 표현된다.

여기서, N은 발진기 위상의 개수이고, n=1,2,3,...,N이다.

상술한 바람직한 직교 발진기에서, N=4이고, 요구된 위상 시프트는 B/2 라디안이다. 모든 기능 블록들은 동일하기 때문에, n=1인 경우를 설명한다. 위상 요 건은 다음과 같이 간략해진다.

ArcTangent 항

은 gm의 변동과 관련된 위상 시프트이고, 두번째 항

은 합산 임피던스 극점과 관련된 위상 시프트이다. 후자의 위상 시프트는

으로 구해진다.

대입을 통해, 발진 조건을 충족하는 주파수는,

따라서,

직교 발진기에서, 입력 및 출력 전압 벡터는 모두 동일한 크기이고, 이득 요건은 다음으로부터 결정될 수 있다.

따라서, 코너 합산 임피던스 주파수는,

그 후, 상기 gm 비와 주파수비 아이덴티티를 사용하여, 발진 요건은 다음과 같이 주어진다.

다음으로, 발진기 루프를 분석하여, 기본 기능블록 입력의 전달함수는,

두개의 입력들 간의 유일한 차이점은 비율 M=gm₁/gm₂로 표현되는 gm₁과 gm₂이다. 블록의 전달 함수는 일반적인 전달함수 H(s), 직교 입력 I(s) 및 Q(s)과 그들의 상보값으로 나타낼 수 있다. 따라서, 발진기 함수는 4개의 동시 등식으로 나타낼 수 있다.

출력 모드 전달함수는 입력신호, Q(s)의 상보값으로 X(s)를 대입하여 결정될 수 있으며, 다음을 획득한다.

위에서 H(s)를 대입하여 풀면, 전달함수 극점은 다음과 같이 주어진다.

따라서, 안정된 발진에 대한 이득 요건으로부터, 1=gm₁R이며, 상기 결정된 극점은 다음에서 발생한다.

단순 실수 극점이 (gm₂/gm₁)>2일 경우 우반면의 s-면에 존재할 때에는 바람직한 토폴로지로부터 추가적인 제한이 생긴다. 우반면의 s-면에 극점을 갖는 불안정성을 방지하기 위해서, 2/RC으로 상부 발진 주파수를 한정하는 제한 gm₂/gm₁의 두번째 조건이 충족되어야 한다.

바람직한 직교 VCO의 Q는 개루프 3㏈ 대역으로부터 결정될 수 있다. 따라서, 피드백을 갖는 2단의 차동 회로로서 도 1의 VCO(100)의 토폴로지를 고려하면, 상기 직교 식 I(s)와

는 각 단에 대한 개루프 전달함수를 결정하는데 사용될 수 있다.

Q(s)와 그 상보인

를 차동 입력으로 취하고, I(s)와 그 상보인

를 출력으로 취하면, 단일 단(single stage)에 대한 전달 함수는,

상기 식에서 H(s)를 대입하면,

따라서, 2개의 중첩된(cascaded) 차동 블록에 대한 개루프 전달 함수는,

따라서, 분모에서 2차 방정식의 Q는 gm₁R>1일 때 1/2 이다. 그러나, 이는 고유 주파수가 VCO의 주파수가 아닌 경우이므로 그렇게 중요한 것은 아니다. gm₁R=1인 경우, 회로는 본질적으로 다음과 같은 형태의 한 쌍의 중첩된 적분기이다.

차동 출력을 교차결합하여 입력에 주입함으로써, 회로는 gm₂/C 라디안의 경우 단위 이득 주파수에서 발진한다.

도 8a 내지 도 8d는 각각 4, 5, 6, 및 9개의 위상을 나타내는 다중 위상 전압 제어 발진기의 단순 개략예들이다. 특히, 도 8a의 4 위상 VCO는 도 6의 직교 VCO에 직접 대응한다. 개별 트랜스컨덕턴스 증폭기는 화살표(190)로 표현되고, 각각은 특정 애플리케이션에 따라 반전 또는 비반전일 수 있다. 또한, 교차결합된 트랜스컨덕턴스 증폭기는 양방향 화살표(192)로 표현되고, 다른 개별 트랜스컨덕턴스 증폭기는 일방향 화살표(194)로 표현된다. 도 8a와 도 8c에서 짝수 개수의 위상을 제공하는 VCO에 있어서, 교차결합된 트랜스컨덕턴스 증폭기가 포함되는 반면, 도 8b와 도 8d의 예에서와 같은 홀수 개수의 위상을 제공하는 VCO에 있어서, 교차결합된 트랜스컨덕턴스 증폭기는 포함되지 않는다.

도 8a 내지 도 8d에서 알 수 있는 바와 같이, VCO 구조는 발진기 위상의 개 수가 증가함에 따라 더욱 복잡하게 된다. 또한, 각각이 특정 개수의 위상을 산출하는 하나 이상의 구성이 이용할 수 있다.

통상, 각각의 위상 구동기는 360°/N으로 분리되는 N 위상들 중의 하나를 구동한다. 이들 위상은 k=0 내지 N-1에 대하여 k의 할당값일 수 있으며, 여기서, t₀은 0°의 값으로 할당되고,

이다. 따라서, 위상 구동기 입출력 공간은 집합 {0,1,...,N-1}이고, 위상 구동기 입력 x와 y에 대한 가능값을 지정하며, x와 y는 위상 구동기 출력 k=0에 대하여

의 해로 제한된다. 합산 임피던스로 인한 위상 시프트는

, 예를 들어, 도 6과 도 8a의 4 위상 발진기 예에서는 -45도이고, 도 8b의 5 위상 발진기 예에서는 -36도이다. 위상 구동기는 반전 또는 비반전 트랜스컨덕턴스 증폭기일 수 있다. 따라서, 임의의 위상 구동기 출력(k)에 대하여, 대응 입력은,

바람직한 실시예의 발진기는 인덕터를 요구하지 않으므로, 종래의 튜닝된 회로 Q를 갖지 않는 이점이 있다. Q가 수동 장치, 즉, R과 C에 대하여 소모된 에너지로 나누어진 저장 에너지와 동일하다는 정의로 회로 Q는 간단하게 표현될 수 있다. 병렬 RC 회로에 있어서, Q=T₀RC이다. T₀=M/RC이고, 따라서, Q=M 즉 인버터의 트랜스컨덕턴스 비이다.

본 발명은 바람직한 실시예에 대하여 설명되었지만, 당업자라면 본 발명이 첨부된 청구항의 취지 및 범위 내에서 변형될 수 있음을 인식할 것이다.

Claims (22)

1. 동일한 발진기 주파수에서 복수의 위상을 제공하는 전압 제어 발진기(VCO) - 상기 VCO는 발진기 위상을 구동하기 위해 위상 구동기 출력을 각각 제공하는 복수의 위상 구동기를 포함하고, 각각의 위상 구동기는 전압 제어가능하고 적어도 두개의 발진기 위상을 수신함 - 에 있어서,

   상기 VCO는 직교 VCO이고 두 쌍의 교차결합된 위상 구동기를 포함하며, 상기 각 쌍의 상기 각각의 위상 구동기는 상기 교차결합된 위상 구동기의 상기 다른 쌍으로부터의 위상을 수신하며, 상기 각각의 수신된 위상은 상응하는 상기 위상 구동기 출력과 90도 위상차가 나고,

   상기 각각의 위상 구동기는 적어도 두개의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기를 포함하며, 상기 각각의 제어가능한 트랜스컨덕턴스 증폭기는 제어 전압과 입력 위상을 수신하고 상기 제어 전압과 상기 입력 위상에 응답하여 출력을 생성하며, 상기 적어도 두개의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기 양자로부터의 출력은 서로 접속되어 상기 위상 구동기의 출력에서 발진기 위상을 구동하는 전압 제어 발진기.
2. 제1항에 있어서,

   상기 각각의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기는,

   인버터 출력 터미널과 로우 공급 전압 터미널 사이에 접속되는 제1 도전형의 제1 트랜지스터;

   하이 공급 전압(V_hi) 터미널과 상기 인버터 출력 터미널 사이에 접속되는 제2 도전형의 제2 트랜지스터; 및

   인버터 입력 터미널에서 상기 제2 트랜지스터의 제어 게이트에 접속되는 상기 제1 트랜지스터의 제어 게이트를 포함하는 전압 제어 발진기.
3. 동일한 발진기 주파수에서 복수의 위상을 제공하는 전압 제어 발진기(VCO) - 상기 VCO는 발진기 위상을 각각 구동하는 복수의 위상 구동기를 포함하고, 각각의 위상 구동기는 전압 제어가능하고 적어도 두개의 발진기 위상을 수신함 - 에 있어서,

   상기 각각의 위상 구동기는 적어도 두 개의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기를 포함하며, 상기 각각의 제어가능한 트랜스컨덕턴스 증폭기는 제어 전압과 입력 위상을 수신하고, 서로 접속되어 상기 위상 구동기의 출력에서 발진기 위상을 구동하는 상기 적어도 두개의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기 모두로부터 출력을 생성하고,

   복수의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기는 인버터 쌍들이고, 상기 인버터들의 트랜스컨덕턴스는 상기 제어 전압에 의해 조절되며,

   상기 각각의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기는,

   인버터 출력 터미널과 로우 공급 전압 터미널 사이에 접속된 제1 도전형의 제1 트랜지스터;

   하이 공급 전압(V_hi) 터미널과 상기 인버터 출력 터미널 사이에 접속된 제2 도전형의 제2 트랜지스터;

   인버터 입력 터미널에서 상기 제2 트랜지스터의 제어 게이트에 접속된 상기 제1 트랜지스터의 제어 게이트를 포함하고,

   상기 각각의 독립적으로 제어가능한 트랜스컨덕턴스 증폭기는,

   V_hi 터미널과 상기 제2 트랜지스터 사이에 접속된 제2 도전형의 제3 트랜지스터;

   상기 제3 트랜지스터의 제어 게이트에 접속된 제어 전압 터미널;

   상기 하이 공급 전압 터미널과 상기 인버터 출력 터미널 사이에 직렬로 접속된 상기 제2 도전형의 제4 및 제5 트랜지스터;

   상기 제5 트랜지스터의 제어 터미널에 접속된 제2 제어 전압 터미널; 및

   상기 인버터 입력 터미널에서 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제4 트랜지스터 각각의 제어 게이트에 접속된 입력 위상 터미널을 더 포함하는 전압 제어 발진기.
4. 복수의 발진기 위상을 제공하는 전압 제어 발진기(VCO) - 상기 VCO는 발진기 위상을 각각 수신하는 복수의 제어가능 트랜스컨덕턴스 반전 증폭기를 포함하고, 상기 각각의 발진기 위상은 적어도 두개의 제어가능 트랜스컨덕턴스 반전 증폭기에 의해 구동됨 - 에 있어서,

   상기 VCO는 직교 VCO이며, 두 쌍은 교차결합되고 두 쌍은 직렬접속되는 제어가능 트랜스컨덕턴스 반전 증폭기를 포함하고, 상기 증폭기 각각은 두 개의 입력과 하나의 출력을 가지며, 직렬접속된 각 쌍은 그것의 두 입력 중 하나가 다른 대응하는 직렬접속된 쌍의 출력들 간에 접속되도록 하고, 상기 교차결합된 쌍들의 각 출력은 다른 직렬접속된 쌍 사이에 접속되고,

   상기 제어가능 트랜스컨덕턴스 반전 증폭기 쌍들 각각은 인버터이고, 상기 인버터들의 트랜스컨덕턴스는 상기 인버터 쌍들의 공급 전압을 조절함으로써 제어가능하게 되는 전압 제어 발진기.
5. 직교 전압 제어 발진기(quadrature VCO)에 있어서,

   교차결합되어 한 쌍의 제1 상보 출력을 제공하는 한 쌍의 제1 전압 제어가능 트랜스컨덕턴스 반전 증폭기;

   교차결합되어 한 쌍의 제2 상보 출력을 제공하는 한 쌍의 제2 전압 제어가능 트랜스컨덕턴스 반전 증폭기 - 상기 한 쌍의 제2 상보 출력은 한 쌍의 제1 상보 출력과 90도 위상차가 남 - ;

   상기 제1 쌍의 출력들 사이에 직렬로 접속된 한 쌍의 제3 전압 제어가능 트랜스컨덕턴스 반전 증폭기 - 상기 제2 쌍의 출력은 상기 제3 쌍과의 사이에 접속됨 -; 및

   상기 제2 쌍의 출력들 사이에 직렬로 접속된 한 쌍의 제4 전압 제어가능 트랜스컨덕턴스 반전 증폭기 - 상기 제1 쌍의 출력은 상기 제4 쌍 사이에 접속되고, 상기 제1 및 제2 쌍에서 증폭기의 트랜스컨덕턴스는 제1 제어 전압에 의해 제어되며, 상기 제3 및 제4 쌍에서 증폭기의 트랜스컨덕턴스는 제2 제어 전압에 의해 제어됨 - 를 포함하는 직교 전압 제어 발진기.
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