KR100909481B1 - 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법 - Google Patents

잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법 Download PDF

Info

Publication number
KR100909481B1
KR100909481B1 KR1020027008128A KR20027008128A KR100909481B1 KR 100909481 B1 KR100909481 B1 KR 100909481B1 KR 1020027008128 A KR1020027008128 A KR 1020027008128A KR 20027008128 A KR20027008128 A KR 20027008128A KR 100909481 B1 KR100909481 B1 KR 100909481B1
Authority
KR
South Korea
Prior art keywords
delete delete
forming
inkjet printing
substrate
transistors
Prior art date
Application number
KR1020027008128A
Other languages
English (en)
Other versions
KR20020089313A (ko
Inventor
시링하우스헤닝
프리엔드리차드헨리
가와세다케오
Original Assignee
플라스틱 로직 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 플라스틱 로직 리미티드 filed Critical 플라스틱 로직 리미티드
Priority claimed from PCT/GB2000/004938 external-priority patent/WO2001046987A2/en
Publication of KR20020089313A publication Critical patent/KR20020089313A/ko
Application granted granted Critical
Publication of KR100909481B1 publication Critical patent/KR100909481B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/191—Deposition of organic active material characterised by provisions for the orientation or alignment of the layer to be deposited
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/30—Doping active layers, e.g. electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/115—Polyfluorene; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/151—Copolymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/631—Amine compounds having at least two aryl rest on at least one amine-nitrogen atom, e.g. triphenylamine

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Formation Of Insulating Films (AREA)
  • Ink Jet (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

적어도 두 개의 상호 연결된 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법이 제시되며, 이 방법은 상기 스위칭 디바이스들중 적어도 일부를 잉크젯 프린팅으로 형성하는 단계를 포함한다.
잉크젯, 프린팅, 트랜지스터, 용제, 증착, 프라스틱기판

Description

잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법{INKJET-FABRICATED INTERGRATED CIRCUITS AMD METHOD FOR FORMING ELECTRONIC DEVICE}
본 발명은 잉크젯 기술들에 의해 제조되는 집적회로들 및 전자 디바이스 제조 방법에 관한 것이다.
최근, 반도체 공액(semiconducting conjugated) 폴리머 박막 트랜지스터들(TFTs)은 플라스틱 기판 상에 집적되는 값싼 논리 회로들(씨 드러리 등이 APL 73, 108(1998)에 발표), 고해상도의 활성-매트릭스 디스플레이들에서의 픽셀 트랜지스터 스위치들 및 광전자 집적 디바이스들(에이치 시링하우스 등이 Science 280, 1741(1998)에 및 에이 도다바라푸르 등이 Appl. Phys. Lett. 73, 142(1998)에 발표)에서의 응용들에 관하여 관심을 끌게 되었다. 시험에서, 폴리머 반도체 및 무기 금속 전극들 및 게이트 유전체층들을 갖는 디바이스 구성들은 고성능 TFTs임이 증명되었다. 0.1cm2/Vs까지의 전하 캐리어 이동도 및 106-108의 ON-OFF 전류비가 달성되었는데, 이는 비정질 실리콘 TFTs의 성능(에이치 실링하우스 등이 Advances in Solid State Physics 39, 101(1999)에 발표)과 거의 동등하다.
공액 폴리머 반도체들의 얇은 디바이스-품질 막들은 유기 용제의 폴리머 용액을 기판에 코팅함으로써 형성될 수 있다. 따라서, 이러한 기술은 이상적으로, 유연한 플라스틱 기판에도 호환될 수 있는 값싸고도 넓은 영역에 걸친 용액 처리에 적합하다. 잠재적인 비용 및 용이성 면에서의 처리의 장점을 최대한 이용하기 위해서는 반도체 층들, 유전체층들, 전도성 전극들 및 상호연결부들을 포함하는 디바이스의 모든 구성요소들이 용액에 의해 증착되게 하는 것이 바람직하다.
완전-폴리머(all-polymer) TFT 디바이스들 및 회로들을 제조하기 위해서는, 하기의 주요 문제들이 해결되어야 한다:
-다중층 구조의 완전성: 후속되는 반도체, 절연 및/또는 전도성층들을 용액 증착하는 동안, 하부 층들이 용해되지 않아야 하거나, 또는 후속층들의 증착에 이용되는 용제에 의해 팽창되지 않아야 한다. 이러한 팽창은 용제가 하부층 내에 혼합되는 경우에 일어나며, 이는 일반적으로 층의 특성들을 저하시킨다.
- 전극들에 대한 고해상도 패터닝: 전도성층들은 양호하게 정의된 상호연결부들 및 L≤10㎛의 채널 길이를 갖는 TFT 채널들을 형성하도록 패터닝될 필요가 있다.
- TFT 회로들을 제조하기 위하여, 디바이스의 서로 다른 층들의 전극들을 전기적으로 연결하도록 수직 상호연결 영역들(비아홀들)이 형성될 필요가 있다.
WO 99/10939 A2에서는, 모든 폴리머 TFT를 제조하는 방법이 개시되는데, 이 방법은 디바이스의 후속층들을 증착하기 전에 디바이스의 용액 처리층들의 불용해성 형태로의 변환에 의존한다. 이는 하부층들의 용해 및 팽창의 문제들을 극복한다. 그러나, 이는 이용될 수 있는 반도체 물질들의 선택 가능성을 낮게, 그리고 몇몇 관점들에서는 바람직하지 않는 부류의 전구체(precursor) 폴리머들로 극히 제한시킨다. 또한, 유전체의 게이트 절연층의 교차 결합은 유전체층들을 통한 비아홀들 의 제조를 어렵하게 하며, 이에 따라 금속 펀칭과 같은 기술들이 이용해야만 한다(WO 99/10939 A1).
본 발명의 양상들에 따르면, 첨부된 특허 청구범위의 독립항들에 제시된 디바이스(들) 및 방법(들)이 제공된다. 바람직한 특징들은 종속항들에서 설명된다.
본 발명의 제 1 양상에 따르면, 적어도 두 개의 상호 연결된 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법이 제공되며, 상기 방법은 상기 스위칭 디바이스들중 적어도 일부를 잉크젯 프린팅으로 형성하는 것을 포함하는 집적회로 형성 방법이 제공된다.
본 발명의 제 2 양상에 따르면, 스위칭 디바이스들과, 다음의 구성요소들; 연결부, 비아홀 연결부, 저항, 커패시터, 다이오드, 디스플레이 요소 들을 하나 이상씩 포함하는 집적회로에서, 상기 두 스위칭 요소의 적어도 일부분 및 나머지 다른 요소들의 일부분을 잉크젯 프린팅으로 형성하는 것을 포함하는 집적회로 형성방법이 제공된다.
본 발명의 제 3 양상에 따르면, 비아홀 연결부들에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법이 제공되며, 상기 방법은 상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함한다.
상기 잉크젯 프린팅 단계는 전도성 물질을 포함한다. 그러한 전도성 물질은 디바이스들의 전극을 형성한다.
상기 잉크젯 프린팅 단계는 반도체 물질을 포함하며, 상기 반도체 물질은 상 기 스위칭 디바이스들의 활성층을 형성한다.
상기 반도체 물질은 공액 폴리머 바람직하게는 공액 블록 코폴리머이다. 상기 반도체 물질은 적어도 두 개의 공유결합에 의하여 각각 연결되는 제 1 블록의 공액 모노머 유닛과 제 2 블록의 모노머 유닛으로 구성된 블록 코폴리머를 포함하며, 상기 블록 코폴리머는 전자 친화도가 3.0eV 또는 3.5eV 이상이다. 상기 반도체 물질은 적어도 두 개의 공유결합에 의하여 각각 연결되는 제 1 블록의 공액 모노머 유닛과 제 2 블록의 모노머 유닛으로 구성된 코폴리머를 포함하며, 상기 블록 코폴리머는 이온화 전위가 5.5eV 에서 4.9eV 의 범위이다. 상기 제 1 블록의 모노머 유닛은 불소 유도체, 페닐렌 유도체 및 인디노(indeno)불소 유도체로 이루어지는 군에서 하나 이상 포함하며, 상기 제 2 블록의 모노머 유닛은 티오펜 유도체, 트리아릴아민 유도체 및 벤조티아디아졸 유도체로 이루어지는 군에서 하나 이상 포함한다. 상기 반도체 물질은 F8T2 또는 TFB이다.
상기 반도체 물질은 액정 공액 폴리머를 포함한다. 상기 잉크젯 프린팅 단계는 상기 디바이스들의 절연층의 국부적인 영역들에 용제를 잉크젯 프린팅함으로써, 상기 영역들의 절연층을 용해시켜 상기 층들을 관통 연장하는 통과공이 형성되도록 한다. 상기 방법은 또한 상기 통과공에 전도성 물질을 증착하는 단계를 포함한다.
상기 잉크젯 프린팅 단계는 상기 디바이스들의 절연층의 국부적인 영역들에 확산성 도펀트를 잉크젯 프린팅함으로써, 상기 영역들의 절연층을 변화시켜 상기 절연층들을 관통 연장하는 전도성 물질로된 채널이 형성되도록 한다.
상기 방법은 또한 잉크젯 프린팅으로 상기 디바이스들 사이에 전도성 물질을 증착함으로써 상기 디바이스들이 상호 연결되도록 하는 단계를 포함한다.
상기 방법은 잉크젯 프린팅으로 상기 디바이스들 사이에 절연성 물질을 증착함으로써, 상기 디바이스들이 전기적으로 분리되게하는 단계를 포함한다.
상기 디바이스들은 바람직하게는 트랜지스터이다
상기 잉크젯 프린팅 단계는 컴퓨터의 제어로 동작가능한 적어도 하나의 프린팅 헤드를 갖는 잉크젯 프린터에 의해 적절하게 수행되어, 상기 기판상의 선택된 영역에 물질을 증착한다.
상기 잉크젯 프린팅 단계는 상기 기판상의 광학적 콘트라스트를 감지하는 단계 및 컴퓨터의 제어로 상기 프린트 헤드를 동작시키기위해 상기 광학적 콘트라스트에 근거하여 프로세스를 수행하는 단계를 포함한다.
상기 방법은 상기 트랜지스터들중 적어도 하나에 디스플레이 요소를 형성하는 단계 - 상기 트랜지스터들중 하나의 임의 전극은 상기 디스플레이 요소의 임의 전극과 전기적으로 연결된다 - 를 포함한다.
본 발명의 또 다른 양상에 따르면, 기판과 기판 위에 위치하는 다수의 트랜지스터들 - 이들 각 트랜지스터는 상기 트랜지스터들을 상호 연결해주는 적어도 하나의 상호 연결 전극을 갖는다 - 을 포함하는 전자 디바이스 어레이로부터 전자회로를 정의하는 방법이 제공되는데, 이 방법은 상기 기판 위에 전도성 물질을 잉크젯 프린팅하여 상기 트랜지스터들중 적어도 두 개의 트랜지스터 사이에 상호 연결 패턴이 정의되게함으로써 상기 상호 연결 전극들중 두 전극들 사이에 전도 경로가 제공되도록 하는 단계를 포함한다.
상기 두 트랜지스터들 중 하나는 상기 기판위의 트랜지스터들의 사전 연결된 기능 블록의 일부가 된다. 바람직하게는 상기 트랜지스터들 각각은 폴리머 물질로 형성된다. 상기 폴리머 물질은 전도성 또는 반도체성 폴리머이다.
상기 기판은 하나 이상의 수동 회로 요소들을 포함한다. 상기 방법은 바람직하게 상기 기판 위에 전도성 물질을 잉크젯 프린팅함으로써, 상기 트랜지스터 중의 어느 하나의 상호연결 전극과 상기 수동 회로 요소들중 하나와의 사이에 전도 경로가 제공되게 하는 단계를 포함한다.
상기 기판은 바람직하게 하나 이상의 능동 회로 요소들을 포함한다.
상기 방법은 상기 트랜지스터들중 적어도 하나에 디스플레이 요소를 형성하는 단계 - 상기 트랜지스터들중 임의 전극은 상기 디스플레이 요소의 임의 전극과 전기적으로 연결된다 - 를 포함한다.
상기 잉크젯 프린팅 단계는 컴퓨터의 제어로 동작가능한 적어도 하나의 프린팅 헤드를 갖는 잉크젯 프린터에 의해 수행되어, 상기 기판상의 선택된 영역에 물질을 증착하게된다.
상기 잉크젯 프린팅 단계는 상기 기판상의 광학적 콘트라스트를 감지하는 단계 및 컴퓨터의 제어로 상기 프린트 헤드를 동작시키기위해 상기 광학적 콘트라스트에 근거하여 프로세스를 수행하는 단계를 포함함으로써, 이전에 증착된 패턴에 대하여 양호한 등록 정확도가 달성되도록 한다.
상기 잉크젯 프린터는 전도성 및/또는 절연성 물질을 증착하는 동작을 하여, 잉크젯 프린팅에 의해 상기 기판상에 사용자 선택 회로가 정의되도록 한다.
본 방법은 상기 디바이스들의 절연층들의 국부적인 영역들에 용제를 잉크젯 프린팅함으로써 상기 영역들의 상기 절연층들을 용해시켜 상기 층들을 관통 연장하는 통과공이 형성되도록 하고, 그리고 상기 통과공에 전도성 물질을 증착하는 것을 포함한다.
상기 기판은 상기 트랜지스터들의 전극들 사이에, 액체에 대한 상대적인 친화력 및/또는 반발력에 의하여 상기 전극들사이의 사전 정의된 경로에서 상기 기판상에 증착된 상기 액체를 한정시키는 구조를 포함한다.
본 발명의 또 다른 양상에 따르면, 전술한 방법에 의해 형성되는 전자 디바이스가 제공된다.
본 발명의 또 다른 양상에 따르면, 제2 표면 영역에 의하여 각각 분리되는 제1 표면 영역들의 어레이를 포함하는 기판으로부터 전자 디바이스를 정의하는 방법이 제공되는데, 이 방법은 상대적으로 상기 제1 표면 영역들에 친화적이고 상기 제2 표면 영역에는 반발적인 용제에서 상기 제1 영역에서 물질이 석출되도록 하는 용액으로부터 전도성 폴리머 물질을 증착하여 상기 기판 상의 다수의 트랜지스터들의 전극을 정의하고, 상기 트랜지스터들의 기능적 영역을 순차 형성하여 단일 트랜지스터의 전극으로서 인근의 제1영역들에 해당하는 영역들의 물질을 상호 연결한다.
적절하게, 상기 기판상에 다수의 트랜지스터들을 정의하기위해, 상기 제 2 표묜 영역은 상기 제 1 표면 영역들보다 큰 선택된 용제에 대한 반발성을 갖는다.
본 방법은 채널 길이는 상기 반발 표면 영역에 의해 정의되지만 위치와 채널 폭은 사용자가 정의하는 폴리머 트랜지스터들을 증착하하는 단계를 포함하며, 이 방법은 추가로 전도성 물질을 잉크젯 프린팅하여 두 연결부의 중첩 영역에 용제를 국부적으로 증착하거나 및/또는 절연층을 잉크젯 프린팅함으로써 트랜지스터간 및/또는 절연층을 관통하는 비아홀의 개구부 사이에 연결부를 제공한다.
본 발명의 또 다른 양상에 따르면, 기판과 다수의 트랜지스터들 또는 상기 기판상에 위치한 트랜지스터들의 기능성 블록을 포함하며, 상기 각 트랜지스터 또는 기능성 블록은 적어도 하나의 연결 전극을 구비하여 상기 트랜지스터간에 연결하는 전자 디바이스 어레이로에서 전자 디바이스를 정의하는 방법이 제공되는바, 이 방법은 전도성 물질을 잉크젯 프린팅하여 두 연결 전극 사이에 전도성 통로를 제공하는 단계와, 트랜지스터의 절연층에 용제를 국부적으로 증착하여 트랜지스터의 절연층을 관통하는 비아홀을 형성하는 단계와, 두 트랜지스 또는 기능성 블록 사이의 영역에 절연 물질을 잉크젯 프린팅 하는 단계중 어느 하나 이상의 단계에 의하여 상기 적어도 두개의 트랜지스터 사이의 연결 패턴을 정의한다.
본 발명은 첨부되는 도면들을 참조하여 예제를 통해 설명될 것이다.
도 1은 용액 처리 완전 폴리머(all-polymer) TFT들의 상이한 디바이스 구성들을 도시한다.
도 2는 F8T2 활성층, PVP 게이트 절연층, 그리고 PEDOT/PSS 게이트 전극을 가지는 도 1c에 따르는 폴리머 TFT들의 전달 특성들을 도시한다.
도 3은 샘플을 상온(a) 및 약 50℃(b)에 유지한 상태에서 증착된 F8T2 활성 층, PVP 게이트 절연층 및 PEDOT/PSS 게이트 전극을 가지는 도 1c에 따르는 폴리머 TFT들의 전달 특성들을 도시한다.
도 4는 도 1(a)와 같이 F8 확산 장벽층과 PVP 표면 변경층을 포함하는 F8T2 완전-폴리머 TFT의 출력(a)과 전달 특성들(b)을 도시한다.
도 5는 TFB(a) 및 폴리스틸렌(polystylene)(b) 확산 장벽과 PVP 표면 변경층을 가지는 도 1(a)와 같은 F8T2 완전-폴리머 TFT들의 전달 특성들을 도시한다.
도 6은 베어(bare)유리 기판 상에 직접 프린팅된 F8T2 활성층과 소스-드레인 전극들을 가지는 도 1(a)에 따르는 완전-폴리머 TFT의 광학 현미경 사진을 도시한다.
도 7은 작은 채널 길이와 소수성 및 친수성 영역들까지 기판 표면의 패터닝을 통과하는 작은 오버랩 커패시턴스를 가지는 TFT들의 형성을 도시한다.
도 8은 소수성 폴리이미드 뱅크(polyimid bank)의 부근에 PEDOT/PSS 소스/드레인 전극들을 IJP 증착 후 L=20㎛(a) 그리고 L=5㎛(b)를 가지는 트랜지스터 채널 영역의 광학 현미경 사진을 도시한다.
도 9는 폴리이미드 뱅크의 부근에 잉크 방울들을 증착하는 중에 찍은 광학 현미경 사진을 도시한다.
도 10과 11은 각각 채널 길이들 L=20㎛ 그리고 L=7㎛를 가지는 도 7(c)와 같이 형성된 트랜지스터들의 출력 및 전달 특성들을 도시한다.
도 12는 간략한 다이어그램(a), 1.3㎛ 두께의 PVP 게이트 유전층 상에 메탄올 방울들을 연속 증착함으로써 비아홀들을 형성하는 공정의 덱텍 프로파일로메트 리((Dektak profilometry) 및 광학 현미경 사진들(b), 그리고 잉크젯 방울들의 지름과 PVP층의 두께들에 대한 비아홀 외경 및 내경의 종속성(c)을 도시한다.
도 13은 기저부의 PEDOT 전극과 상부 전극을 가지는 비아홀을 통한 전류-전압 특성들을 도시한다.
도 14는 비아홀들을 형성하기위한 서로 상이한 공정들을 예시한다.
도 15는 논리 인버터들(공핍 부하(depletion-load)(a), 개선-부하(enhancement -load)(b) 그리고 저항-부하(resistance-load)(c)), 그리고 다중 레벨 상호연결 구성들(d)과 같은 비아홀들의 어플리케이션들을 도시한다.
도 16은 W/L 크기 비율이 상이한 두개 레지스터들을 가지는 프린팅된 완전-폴리머 TFT들로 형성된 도 1(a)와 같은 개선-부하 인버터 회로들의 특성들이 도시된다.
도 17은 대안적 기저부-게이트 디바이스 구성을 도시한다.
도 18은 활성 메트릭스 픽셀의 간략한 도면을 도시하며, 여기서 상기 디스플레이부 또는 메모리 구성요소는 전압(a) 또는 전류(b)에의해 제어된다.
도 19는 활성 메트릭스의 픽셀의 가능한 구성을 도시한다.
도 20은 정렬된 F8T2 TFT의 편광된 광학적 흡수를 도시한다.
도 21은 (a)반도체 및 유전체층들의 프린팅에 의해 형성되는 패턴된 활성층 섬(island)를 가지는 폴리머 TFT들과 (b)프린팅된 절연층 섬에의해 분리되는 전도체 상호연결부들 사이의 오버랩 영역을 도시한다.
도 22는 사용자 정의 전자 회로들을 형성하기위한 IJP 상호연결부들의 네트 워크에의해 연결되는 트랜지스터 디바이스들의 메트릭스를 도시한다.
여기 설명되는 바람직한 형성 방법은 완전 유기물의 용액 처리 박막 트랜지스터의 형성을 허용하며, 여기서 불용성 형태로 변환 또는 교차 결합되는 층은 없다. 이러한 디바이스의 각 층은 증착된 곳으로부터 용제에서 용해될 수 있는 형태를 유지할 수 있다. 이는 용제의 국부 증착을 기반으로 유전체 절연층들을 관통하는 비아홀들을 형성하는 단순 방법을 가능하게하며, 이는 이하 자세히 설명된다. 이러한 디바이스는 예를 들어, 다음 구성요소들 중 하나 이상을 포함할 수 있다.
- 패턴닝된 전도성 소스-드레인, 게이트 전극들 그리고 상호연결부들.
- 0.01㎠/Vs를 초과하는 전하 캐리어 이동성과 104를 초과하는 고속 온-오프 전류 스위칭 속도를가지는 반도체층.
- 얇은 게이트 절연층
- 상기 반도체층과 상기 절연층이 불순물과 이온 확산에 의해 의도적이지 않게 도핑되지 않도록 보호하는 확산 장벽층.
- 프린팅 기법들에의해 상기 게이트 전극의 고해상도 패터닝을 가능하게하는 표면 변경층.
- 유전체층들을 관통하는 상호연결부들을 위한 비아홀들.
그러나, 여기 설명된 상기 방법은 전술된 모든 특징들을 가지는 디바이스들의 형성으로만 제한되지는 않는다.
제 1의 예시적 디바이스의 형성은 이제 도 1을 참고하여 설명될 것이다. 도 1의 디바이스는 상부-게이트 구조를 가지도록 구성된 박막 전계 효과 트랜지스터(TFT)이다.
세정된 7059 유리 기판(1)의 상부에 전도성 폴리머 폴리에틸렌디옥시티오펜(polyethylenedioxythiophene)/폴리스티롤설포네이트(polystyrolsulfonate)(PEDOT(무게대비 0.5%)/PSS(무게대비 0.8%))를 함유하는 수용액을 잉크젯 프린팅함으로써 소스-드레인 전극들(2, 3)과 상기 전극들 사이의 상호연결 라인들 그리고 접촉 패드들(미도시)이 증착된다. 메탄올, 에탄올, 이소프로페놀 또는 아세톤과 같은 다른 용제들이 잉크의 표면 장력, 점도 그리고 습윤 속성들에 영향을 주도록 첨가될 수 있다. PEDOT/PSS는 베이어(Bayer)사에서 구입할 수 있다("베이트론 피"라는 제품명으로 구입할 수 있음). 상기 IJP 프린터는 압전형의 것이다. 이는 정밀한 2차원 해석 스테이지와 각각에 대해 순차적으로 프린팅되는 패턴들의 정렬을 가능하게하는 현미경 스테이지를 탑재하고 있다. 상기 IJP 헤드는 전압 펄스로 구동된다. 방울당 0.4ng의 전형적인 고체 내용물의 방울들을 분사하기위한 적절한 구동 조건들은 20V의 펄스 높이, 10㎲의 상승 시간, 그리고 10㎲의 하강 시간으로 달성될 수 있다. 유리 기판 상부를 건조한 다음, 이들은 50㎛의 전형적인 지름을 가지는 PEDOT 점을 500Å의 전형적인 두께로 생성한다.
소스-드레인 전극들의 IJP는 대기 중에서 수행된다. 이후, 상기 샘플들은 불활성 분위기 글러브 박스 시스템(inert atmosphere glove box system)으로 전달된다. 그 다음, 상기 기판들은 이후 활성 반도체층의 증착에 사용될, 폴리플루오렌 폴리머들의 경우 혼합된 크실렌(xylene)들과 같은 유기 용제에서 스펀-건조(spun-dry)된다. 그 다음, 이들은 PEDOT/PSS 전극들에서 잔류 용제와 다른 비휘발성 종들(volatile species)을 제거하기위해 불활성 니트로겐 분위기에서 200℃로 20분간 열처리된다. 그 다음, 스핀-코팅에 의해서 활성 반도체 폴리머(4)가 200-1000Å의 두꺼운 막으로 증착된다. 리지오레귤라(regioregular) 폴리-3-헥실티오펜(P3HT), 그리고 폴리-9,9'-디옥틸플루오렌-코-디티오펜(F8T2)과 같은 폴리플루오렌 코-폴리머들과 같은 다양한 반도체 폴리머들이 이용되어왔다. F8T2는 게이트 전극의 증착 중 공기 중에서 좋은 안정성을 보이기 때문에 바람직한 선택이다. 무수의(anhydrous), 혼합 크실렌들에서 F8T2의 5-10 mg/ml 용액(로밀(Romil)사에서 구입)은 1500-2000rpm 에서 스핀-코팅된다. P3HT의 경우, 혼합 크실렌에 무게당 1% 용액이 사용된다. 하부 PEDOT 전극들은 크실렌과 같은 극성없는 유기 용제서 불용성이다. 그 다음, 상기 막들은 게이트 절연체층(5)의 증착에 이후 사용될 수 있는 이소프로페놀 또는 메탄올과 같은 용제에서 스펀-건조된다.
그 다음, 상기 반도체 폴리머의 전하 전달 속성들을 개선하기위해 후속 열처리 단계가 수행될 수 있다. 상기 온도에서의 높은 온도 열처리에서 액정(liquid crystalline) 상태를 보이는 폴리머들에 있어서, 상기 액정 변이의 결과 폴리머 사슬의 방향은 서로 평행이 된다. F8T2의 경우에서, 열처리는 불활성 N2분위기 하에서 275-285℃로 5-20분 동안 수행된다. 그 다음, 상기 샘플들은 상기 사슬들의 상기 방향을 고정시키고 비정질 유리를 만들기 위해 상온으로 빠르게 식혀진다. 만일 샘플들이 정렬층 없이 평탄한 유리 기판 상에 마련되면, 상기 폴리머는 다중도메인(multidomain) 구성을 채용하며, 여기서 랜덤 방향성을 가지는 액정 도메인들은 상기 TFT 채널 내부에 위치된다. 5-10-3㎠/Vs 정도의 이동성을 보이는 액정 상태로부터 급속냉각함으로써 F8T2가 유리질 상태로 제공되는 트랜지스터 디바이스들은 상기 스펀 F8T2 막들을 가지는 디바이스들에서 측정된 이동성보다 한 차수 이상 크기가 크다. 또한, 상기 증착된 디바이스들은 높은 턴-온 전압(Vo)을 보인다. 이는 부분적으로 결정인 상기 증착된 상태와 비교하여 상기 유리질 상태의 국부적 전자 트랩 상태의 밀도가 더 낮기 때문이다.
만일 상기 폴리머가, 상기 트랜지스터 채널에 평행한 폴리머 사슬들의 단축(uniaxial)과 함께 단일 도메인(monodomain) 상태로 제공된다면 전형적으로 3-5의 인자에 의한 이동성은 더욱 개선될 수 있다. 이는 기계적으로 연마된 폴리이미드층(도 1(b)의 9)과 같은 적절한 정렬층으로 상기 유리층을 코팅함으로써 달성된다. 단일 도메인 상태에서, 상기 폴리머 사슬들은 하부 폴리이미드층의 연마 방향에 단축으로 평행하도록 정렬된다. 이 결과 디바이스들의 전하 캐리어 이동성이 더욱 개선되며, 여기서 상기 TFT 채널은 상기 사슬들의 정렬 방향과 평행이다. 이러한 공정은 본원과 동시 계류중인 영국 특허 출원 번호 제 9914489.1호에 좀더 자세히 설명되어 있다.
반도체층의 증착 후, 상기 게이트 절연층(5)은 극성 용제로부터 폴리하이드록시스틸렌(polyhydroxystyrene)(또한 폴리비닐페놀(polyvinylphenol:PVP)이라 불림)의 용액을 스핀 코팅함으로써 증착되며, 여기서 상기 하부 반도체 폴리머는 불용성이다. 바람직한 용제의 선택은 메탄올, 2-프로페놀 또는 부탄올과 같은 알콜이며, 여기서 특별히 낮은 용해성을 가지는 F8T2와 같은 비극성 폴리머들은 부풀어오르지 않는다. 상기 게이트 절연층의 두께는 300nm(용액 농도는 30mg/ml)와 1.3㎛(용액 농도는 100mg/ml) 사이이다. 물에 대한 폴리-비닐알콜(pholy-vinylalcohol:PVA), 또는 부틸 아세테이트(butyl acetate) 혹은 프로필렌 클리콜 메틸 에테르 아세테이트(propylene glycol methyl ether acetate)에 대한 폴리-메틸-메타크릴레이트(poly-methyl-methacrylate:PMMA)와 같은 용해성 요구사항들을 만족하는 다른 절연 폴리머들과 용제들 역시 사용될 수 있다.
그 다음, 게이트 전극(6)이 상기 게이트 절연층 상에 증착된다. 상기 게이트 전극층은 상기 게이트 절연층(도 1(c) 참고) 상에 직접 증착되거나, 예를 들어, 표면 변형, 확산 장벽 또는 용제 호환성과 같은 공정 이유 때문에 하나 이상의 중간층들(도 1(a)와 (b))이 존재할 수 있다.
도 1(c)의 단순한 디바이스를 형성하기위해서, PEDOT/PSS 게이트(6)는 PVP 절연층(5)의 상부에 직접 프린팅될 수 있다. 기판은 다시 공기중에서 IJP 스테이션으로 전달되고 여기서 PEDOT/PSS 게이트 전극 패턴이 수용액으로 프린팅된다. 상기 하부 PVP게이트 절연층은 물에 대해서 낮은 용해성을 가지며, 그로인해 상기 게이트 전극의 완전함은 PEDOT/PSS 게이트 전극의 프린팅 중에 보존된다. 비록 PVP가 고밀도 극성 하이드록실(polar hydroxyl) 군들을 포함하지만, 바로 비극성 폴리스틸렌과 유사한 백본(backbone) 때문에 물에 대한 용해성은 낮다. 유사하게, PMMA는 물에 대해 불용성이다. 도 2는 F8T2 반도체층, PVP 게이트 절연층, 그리고 IJP PEDOT/PSS 소스-드레인 및 게이트 전극들을 가지는 IJP TFT의 전달 특성들을 도시한다. 상기 디바이스 특성들은 니트로겐 분위기에서 측정된다. 연속적인 측정들은 각각 게이트 전압의 상승(상향 삼각형)과 하강(하향 삼각형)을 도시한다. PEDOT/PSS(베이트론 피)의 새롭게 준비된 군(a)과 일년이 경과된 군(b)에 의해 디바이스들에 속한 특성들이 얻어졌다. 트랜지스터 동작은 명백히 도시될 수 있다. 그러나, 이 디바이스들은 양의 문턱전압(Vo)>10V 에서 이상한 정상적 온(normally-on) 동작을 보이는 반면에, 금 소스-드레인 그리고 게이트 전극들을 증착하여 형성된 기준 디바이스들은 정상적 오프(normally-off) 동작(Vo<0)을보인다는 것이 밝혀졌다. PEDOT의 "오래된(old)" 군으로부터 형성된 디바이스들에서(도 2(b)), 이동성 이온 불순물들(이하 참조)의 높은 농도 때문에 높은 히스테리스스 효과들이 관찰된다. 만일 깊은 공핍(Vg=+40V)에서 만곡(sweep)이 시작되면, 상기 트랜지스터는 Vf o
Figure 112007035165618-pct00001
+20V(상향 삼각형)에서 턴온된다. 그러나, 역방향 스캔(scan)에서(하향 삼각형) 상기 트랜지스터는 Vf o>+35V에서만 턴오프된다.
상기 정상적-온 동작과 히스테리시스 효과들은 상기 디바이스의 층들 중 하나의 이온 종들의 확산에 의해 유발될 수도 있다. 이상하게 큰 Vo의 양의 값은 상기 이온이 음이라는 것을 암시한다. 양의 종들이 누적층의 이동 전하의 일부를 보 상하고 Vo를 좀더 음의 값으로 이동시킬 것을 기대할 수 있다. 이러한 이온 종류들의 근원을 식별하기위해서, 다른 층들과 PEDOT 소스/드레인 전극들은 전술한 바와 같이 형성하면서 상부-게이트 IJP PEDOT 전극은 증착된 금 전극으로 대체하여 디바이스들을 형성하였다. 이러한 구조에서 상기 디바이스들은 일반-오프되고 안정적인 문턱전압을 보인다는 것이 밝혀졌다. 이는 완전-폴리머 디바이스의 도핑 및 히스테리시스 효과들이 전도성 폴리머 상부 게이트 전극의 용액 증착, 그리고 상기 PEDOT 용액/막으로부터 상기 디바이스의 하부층들로의 이동, 이온 불순물들의 가능한 확산에 관련된다는 것을 의미한다.
가열된 기판 상에 게이트 전극을 증착함으로써 문턱전압의 값을 제어할 수 있고 그리고 히스테리시스의 양을 줄일 수 있는 가능성이 밝혀졌다. 이는 기판 상의 물방울의 건조 시간을 줄인다. 도 3(b)은 TFT 디바이스의 전달 특성들을 도시하는데, 이를 위해 기판은 게이트 전극의 증착 동안 50℃의 온도로 가열되었다. 히스테리시스 효과가 상온에서 게이트를 증착한것 보다 대단히 작아졌다는 것(도 3b)과 Vo가 6V의 상대적으로 작은 양의 값을 가진다는 것을 볼 수 있다. 증착 온도를 제어함으로써, 문턱전압은 Vo = 1-20V의 영역으로 조절될 수 있다.
도 1(c)와 같이 PVP층 상에 직접 증착된 게이트 전극들을 가지는 디바이스는 공핍 타입의 디바이스이다. 이의 정상적-온 동작은 단순 공핍-부하 논리 인버터(도 14(a))와 같은 공핍 타입의 논리 회로들에 유용하다.
개선된 타입의 정상적-오프 TFT들을 형성하기위해서, 상기 게이트의 증착 중에 상기 반도체의 도핑은 확산 장벽층의 결합에 의해 방지될 수 있다. 도 1(a)와 (b)의 디바이스에서, 전도체 폴리머 게이트 전극의 증착 이전에 비극성 폴리머의 얇은 층(7)이 상기 PVP 게이트 절연층 상부에 증착된다. 이 층은 약한 극성의 PVP 절연체를 통한 이온 종들의 확산을 차단하는 확산 장벽으로 동작할 것이다. PVP는 상기 막을 통한 이온의 전도율과 확산률을 개선하는 경향이 있는 고밀도 극성 하이도록실 군들을 포함한다. 폴리-9,9'-디옥틸플루오랜(F8), 폴리스틸렌(PS), 폴리(9,'9-디옥틸-플루오렌-N-(4-부틸페닐)디페닐라민)(TFB) 또는 F8T2와 같은 몇몇 비극성 폴리머들이 사용되었다. 약 50-100nm의 이러한 폴리머들의 박막들은 크실렌과 같은 비극성 유기 용제의 용액으로부터 PVP 게이트 절연층의 표면 상에 증착될 수 있고, 여기서 PVP는 불용성이다.
비극성 확산 장벽층의 상부 또는 PMMA와 같은 약한 극성 폴리머의 상부에 대한 극성 수용액으로부터의 PEDOT/PSS 직접 프린팅은 나쁜 습윤성과 넓은 접촉 각도들 때문에 문제점이 있다는 것이 밝혀졌다. 이를 처리하기위해서, 표면 변경층(8)이 비극성 폴리머의 상부에 증착된다. 상기 층은 소수성 표면보다는 친수성 표면을 제공하며, 여기서 상기 PEDOT/PSS는 좀더 용이하게 형성될 수 있다. 이는 게이트 전극 패턴의 고해상도 프린팅을 가능하게한다. 상기 표면 변경층을 형성하기위해서, PVP의 얇은 층은 이소프로페놀 용액으로부터 증착될 수 있으며, 여기서 상기 하부 확산 장벽층은 불용성이다. 상기 PVP층의 두께는 50nm이하인 것이 바람직하다. PVP의 표면 상에서 PEDOT/PSS의 고해상도 프린팅이 가능하다. 대안적인 표면 변경층들이 사용될 수 있다. 이들은 친수성 및 소수성 기능 군을 포함하는 비누와 같은 계면활성제들 또는 폴리머들의 얇은 층들을 포함한다. 이러한 분자들은 하부 비극성 폴리머 그리고 자유 표면과의 계면에 각각 유인되는 소수성 그리고 친수성 군들로 상태 분리되는 경향이 있다. 다른 가능성은 상기 비극성 확산 장벽의 표면을, 상기 표면을 친수성으로 만드는 약한 O2 플라즈마에 짧게 노출하는 것이다. 상기 TFT 디바이스 성능을 감소시키지 않는 적절한 플라즈마 처리는 12초 동안 50W의 전력으로 13.5Mhz O2 플라즈마에 노출하는 것이다.
게이트 전극이 알코올(이소프로판올, 메탄올 등)을 포함하는 물보다 극성이 덜한 용매로부터 프린팅된다면, 비극성 확산 장벽의 상부에 있는 표면 수정층이 필요할 수 있다.
층 시퀀스의 무결성은 극성과 비극성 용매로부터 추출된 폴리머 물질을 교대로 증착시키는데 달려 있다. 제2층을 증착하는데 사용되는 상기 용매내 제1층은 단위부피당 0.1w%보다 적고, 바람직하게는 0.01w%보다 적다.
용매 적합성의 기준은 극성의 정량화에 관한 힐데브란트 용해도 파라미터를 사용하여 정량화될 수 있다(D.W. van Krevelen, Properties of polyners, Elsevier, Amsterdam(1990)). 각 폴리머(용매)의 용해도는 상호작용, 극성, 및 액체상태의 폴리머(용매) 분자 상호간의 수소 결합 상호작용을 나타내는 파리미터 δd, δp, δh로 기술될 수 있다. 다른 작용 군의 폴리머의 기증물(contributions)을 첨가함으로써 분자구조를 알게된다면, 3가지 파라미터에 대한 값이 계산되어질 수 있다. 이들 폴리머들은 대부분 흔한 폴리머들이다. 종종 δp와 δd는 결합되어 δv 2=δd 2+δp 2가 된다.
혼합 자유에너지는 ΔGm=ΔHm-TΔSm으로 주어지고, 이 경우 혼합 엔트로피는 ΔSm>0이고, 혼합 엔탈피는 ΔHm=V*φp*φs*(( δv p -δv s)2+(δh p-δh s) 2)이다. 이것으로부터 폴리머(P)는 용매(S)보다 더 잘 녹는데, 즉, ΔHm이 적을수록 D=(( δv p-δv s)2+(δh p-δh s)1/2)도 적어진다. 대략적인 기준으로, 상호작용 파라미터(D)가 대략적으로 5보다 작으면, 상기 폴리머는 용매에 녹을 수 있다. D가 5-10이라면, 부풀림이 종종 관찰된다. D가 10보다 크면, 상기 폴리머는 대체적으로 상기 용매에 녹지 않고, 아무런 부풀림도 없다.
용해 처리된 TFT 장치에서 단열의 인터페이스를 얻기 위해서는 각 폴리머 층과 다음 층의 용매에 대한 D값이 대략적으로 10보다 커야 한다. 이것은 반도체 폴리머층 및 게이트 유전체의 용매에 있어 특히 중요하다. F8T2와 이소프로판올(부틸 아세테이트)의 경우, D값은 대략적으로 16(12)이다.
몇몇 디바이스 구성들의 경우, 전면적인 다중층 구조는 물과 같은 극성 용매에 잘 녹는 극성 물질군을 포함한 폴리머와 극성 물질군을 거의 포함하지 않거나 약간 포함하여 크실렌과 같은 비극성 용매에 잘 녹는 폴리머가 교대로 쌓아진 형식일 수 있다. 이러한 경우 상호 작용 파라미터 D는 폴리머 층과 다음의 용매와의 δp의 차이때문에 더 크다. PEDOT/PSS의 고극성 전극, F8T2와 같은 비극성 반도체 층, 수용액 물질로부터 증착된 폴리비닐알코올과 같은 고극성 유전체 층, 일련의 적층을 가능하게 하는 버퍼층으로 작용하는 TFB의 비극성 확산 장벽층, PEDO/PSS 게이트 전극이 그 예이다.
그러나, 단일 유전체 층에 의하여 비극성 반도체 층과 극성 게이트 전극 층을 분리하는 것이 종종 편리하다. 이러한 층 시퀀스는 약간의 극성을 갖는 용매로 부터 증착된 약간의 극성을 갖는 폴리머 물질이 고극성 또는 비극성 폴리머 사이에 위치하게 함으로써 가능하다. 약간의 극성을 갖는 폴리머는 극성과 비극성군을 포함하는 폴리머이고, 극성 용매에서 잘 용해되지 않는다. 용해도 파라미터와 관련하여, 약간의 극성을 가는 용매의 용해도 파라미터 δH가 기저 폴리머와 현저히 차이를 갖는 것으로 정의될 수 있다. 이 경우, 비록 용매의 상기 극성 용해도 파라미터δP(δV)가 기저 폴리머층과 비슷하다 하더라도, 부풀림(큰D)은 방지될 수 있다. 약간의 극성을 갖는 폴리머 층은 히드록시기와 같은 특정의 작용기를 포함할 수 있고, 상기 히드록시기는 상기 폴리머의 작용기를 잘 끌어 당기는 작용기를 포함하는 용매에 상기 폴리머가 잘 용해되도록 하는 기능을 한다. 이러한 인력은 수소 결합 상호 작용일 수 있다. 폴리머의 작용성으로 인해, 상기 폴리머는 적당한 극성을 갖는 물질에 잘 용해되고, 극성 용매에 잘 용해되지 않게 된다. 적당한 극성을 갖는 폴리머의 예로는 비극성 반도체 층과 PEDOT/PSS 게이트 전극 층 사이에 놓여 있는 PVP게이트 유전체 층(도 1)이 있다. 적당한 극성을 갖는 용매의 예로는 IPA(δh;F8T2:δh≒0)가 있다.
도 4는, 도 1에 개시된 바와 같이 PVP 게이트 절연층, F8 장벽층, PVP 표면 변경층을 갖는 모든 F8T2 IJT TFT 폴리머층의 출력(a)과 전달(b) 성질을 나타낸다. 상기 디바이스는 V0≤0V에서 순수하고 준이상적으로 정상적-오프 트랜지스터 작용을 갖는다. 상부(위쪽 삼각형)과 하부(아래쪽 삼각형) 전압 사이의 한계 전압 편이는 ≤1v이다. 상기 디바이스의 성질은 Au 드레인과 게이트 전극을 사용하여 비활성 대기압하에서 가공된 표준 디바이스와 극히 유사하다. 필드 효과 유동성은 0.005-0.01cm2/Vs이고, Vg=0과 -60V 사이에서 측정된 온/오프(on/off) 전류비는 104-105이다.
디바이스는 F8, TFB(도 5(a)는 전달 성질을 나타낸다), PS(도 5(b)는 전달 성질을 나타낸다)와 같은 광범위한 비극성 확산 장벽층을 이용하여 가공된다. 각각의 경우에, 순수한 정상적-오프(clean normally-off) 행동과 히스테리시스 효과와 한계 전압 편이가 관찰될 수 있고, 이러한 현상은 Au 드레인 전극을 갖는 기준 디바이스와 양적으로 동일하다. 이것은 게이트 전극 밑에 비극성 폴리머를 삽입하면 게이트 절연층을 용융 증착하는 동안 및 증착 후에 이온 불순물의 확산이 방지된다는 해석을 뒷받침한다. 이것이 TFT 한계 전압을 재생하고 우수한 작동 안정성을 가져온다는 사실은 알려져 있다. 확산 장벽을 갖는 정상적-오프 디바이스는 보다 나은 장시간 한계 전압 안정성과 이온 확산이 방지됨에 따른 오랜 수명을 갖기 때문에, 상술한 공핍형의 디바이스보다는 확산 장벽을 갖는 정상-오프 디바이스가 선호된다. 용융처리가 가능한 복합 폴리머 또는 올리고머 물질은 반도체 층으로 사용될 수 있고, 이 경우 상기 폴리머 또는 올리고머 물질은 10-3cm/Vs, 바람직하게는 10-2cm/Vs을 초과하는 적당한 필드 효과 유동성을 갖는다. 적당한 물질이 H.E. Katz, J. Mater의 이름으로 Chem. 7,369(1997) 또는 Z. bao의 이름으로 Advanced Materials 12, 227(2000)에 예시되어 있다.
프린팅 TFTs가 우수한 안정성과 높은 온-오프 전류비를 갖도록 가공하는 데 있어 중요 요구사항 중의 하나는 공정처리와 프린팅 단계에서 대기 산소와 물로 인한 우발적인 도핑에 대한 반도체 물질의 우수한 안정성이다. 프린팅 TFTs는 활성 반도체 층으로 F8T2(전술한 내용 참조) 또는 혼합 크실렌 용액으로부터 증착된 레지오레귤러(regioregular) P3HT 반도체 폴리머를 사용하여 가공되어 왔다. 불활성 대기압하의 시험 디바이스에 마련되는 P3HT TFTs의 경우에는, 0.05-0,1 cm2/Vs 범위의 필드 효과 유동성은 F8T2의 경우보다 약간 높다. 그러나, 레지오레귤러(regioregular) P3HT는 산소 및/또는 물에 의한 도핑에 대하여 불안정하고, 이에 따라 공기와 낮은 온-오프 전류비에서 행해지는 프리팅 단계동안 필름 전도성이 증가하게 된다. 이것은 P3HT의 IP≒4.9 eV 범위의 낮은 이온화 포텐셜과 관련이 있다. 106보다 큰 높은 온-오프 전류비를 갖는 P3HT가 시험되었지만, 이 경우 증착후에 히드라진 증기에 노출 시키는 것과 같은 환원 도핑 단계가 필요하였다(H. Sirringhaus 등이 Advances in Solid State Physics 39, 101 (1999)에 발표). 그러나, 상술한 IJP TFTs의 경우에는, PEDOT 전극이 데도핑(dedoping)되고 전도성이 현저히 감소하기 때문에, 이러한 후처리 환원 단계가 수행될 수 없다. 따라서, 높은 전류 변환비를 얻기 위해서는, 폴리머 반도체가 산소 또는 물에 의한 우발적인 도핑에 대한 우수한 안정성을 가지고 사용되는 것이 중요하다.
우수한 주변 안정성 및 높은 유동성을 갖는 물질군은 규칙 배열된 일련의 A와 B블록을 포함하는 A-B 경질 막대 블록 코폴리머가 바람직하다. 적당한 A 블록은 구조적으로 잘 정의되고, 큰 밴드 간격을 갖는 사다리형 폴리머이고, 단일 폴리머로서 5.5eV 보다 큰 이온화 포텐셜을 가지며, 우수한 주변 안정성이 있다. 적당한 A 블럭으로는 플루오린 유도체(US 5,777,070), 인딘플루오린 유도체(S. Setayesh, Macromolecules 33, 2016(2000)), 페닐 또는 사다리형 페닐 유도체(J, Grimme et al., Adv. Mat. 7, 292(1995)) 등이 있다. 적당한 B 블럭으로는 황 또는 질소 같은 헤테로 원자를 포함하면서 작은 밴드 간격을 갖는 정공 운반 모이어티(moieties)가 있고, 단일 폴리머로서 5.5eV 보다 작은 이온화 포텐셜을 갖는다. B 블럭의 역할은 상기 블럭 코폴리머의 이온화 포텐셜을 낮추는 것이다. 상기 블럭 코폴리머의 이온화 포텐셜은 4.9eV≤Ip≤5.5eV이 바람직하다. 그러한 코폴리머의 예로는 F8T2(이온화 포텐셜 5.5eV) 또는 TFB(US 5,777,070)가 있다.
다른 적당한 정공 운반 폴리머는 알콕시 또는 플루오르와 곁사슬을 갖는 폴리씨오핀(polythiophene)과 같은, 5eV 보다 큰 이온화 포텐셜을 갖는 폴리씨오핀 유도체의 단일 폴리머이다(R.D. McCullough가 AdvancedMaterials 10, 93(1998)에 발표).
정공 운반 반도체 폴리머 대신에, 용융성 전자 운반 물질이 사용될 수 있다. 이들은 캐리어 트랩으로 작용하는 산소와 같은 대기 불순물이 잔류하는 것을 방지하기 위해 3eV보다 큰 전자 친화도를 요한다. 적당한 물질로 용해 가능한 전자 운반용 소분자 반도체(H.E. Katz등이 Nature 404, 478(2000)에 발표) 또는 전자공핍플루오린화 곁사슬을 갖는 폴리씨오핀 유도체가 포함될 수 있다. 또한, 구조적으로 잘 정의된 AB타입 블럭 코폴리머, 5.5eV 보다 큰 이온화 에너지를 갖는 사다리형 A 블럭, 및 코폴리머의 전자 친화도를 3eV 바람직하게는 3.5eV 보다 크게 증가시키는 전자 운반용 B 블럭도 적당하다. A 블럭의 예로는 플루오린 유도체(US 5,777,070), 이데노플루오린 유도체(S. Setayesh가 Macromolecules 33, 2016(2000)에 발표), 페닐린 또는 사다리형 페닐린 유도체(J. Frimme등이 Adv. Mat. 7,292(1995)에 발표)가 있다. 전자 운반용 B 블럭은 벤조씨아디아졸 유도체(US 5,777,00), 페닐 유도체, 나프탈렌테트라카르복실릭 다이미드 유도체(H.E. Katz등이 Nature 404, 478(2000)에 발표) 또는 플루오린화 씨오핀 유도체가 있다.
논리 회로의 빠른 동작을 위해서, 상기 트랜지스터의 채널 길이(L)과 소스/드레인과 게이트 사이의 중첩(d)은 가능한 한 작아야 한다. 임계 치수는 L이다. 왜냐하면, 트랜지스터 회로의 작동 속도는 대략 L-2에 대략적으로 비례하기 때문이다. 이것은 상대적으로 낮은 유동성을 갖는 반도체 층에 있어 중요하다.
이러한 고해상도 패턴은 현재의 잉크젯 프린팅 기술로는 달성할 수 없고, 심지어는 최신의 IJP 기술(도 6)로도 피처 사이즈 10-20㎛로 제한된다. 피쳐(feature)의 빠른 동작과 고밀도 팩킹이 필요하다면, 더 세밀한 피쳐 해상도를 가능하게 하는 기술이 채택되어야 한다. 아래에 서술되는 기술은 기판 표면의 잉크젯 방울을 한정하기 위해 잉크 표면 상호작용을 이용한다. 채널 길이를 더 작게 하는 것은 종래 기술보다는 상기 기술에 의해 달성될 수 있다.
상기 한정 기술은 기판에 증착물질을 고해상도를 가지고 증착되게 할 수 있다. 먼저, 상기 기판의 표면은 선택된 일부 표면이 증착되는 물질에 대하여 상대적으로 인력을 가지면서 덜 반발하도록 처리된다. 예를 들면, 일부 표면이 소수성을 가지면서 다른 일부 표면은 친수성을 가지도록 예비 패턴 처리된다. 상기 예비 패턴처리 단계가 고해상도 및/또는 정밀한 정합(registration)으로 행해짐으로써, 후속되는 증착이 정확하게 한정(정의)될 수 있다.
도 7은 예비 패턴 처리의 일 실시예를 나타낸다. 도 7은 특히 세밀한 채널 길이(L)를 갖는 도 1(c)의 디바이스를 형성하는 것을 나타낸다. 도 1(c)와 마찬가지로 동일 도면 부호가 사용된다. 도 7(b)는 예비 처리된 기판상에 프린팅 및 잉크 제한을 나타낸다.
소스-드레인 전극(2, 3)의 증착 전에, 얇은 폴리이미드 층(10)이 유리 시트(1) 위에 형성된다. 상기 폴리 이미드 층(10)은 상기 소스-드레인 전극이 형성되는 위치에서 제거되도록 세밀하게 패턴 처리된다. 상기 제거 단계는 고 해상도 및/또는 정확한 레지스트레이션(정합)이 가능한 사진 석판술에 의해 수행될 수 있다. 이러한 처리의 일 예에서, 상기 폴리이미드는 포토레지스트(11) 층으로 덮힐 수 있다. 상기 포토레지스트는 상기 폴리이미드가 제거되는 곳에서 제거될 수 있도록 사진 석판술로 패턴 처리된다. 다음, 상기 폴리이미드는 상기 포토레지스트가 저항력을 갖는 공정에 의하여 제거된다. 상기 폴리이미드는 상기 유리 기판이 상대적으로 친수성인 것과는 대조적으로 소수성을 갖기 때문에 선택된다. 다음, 소스-드레인 전극을 형성하는 PEDOT 물질이 잉크젯 프린팅에 의해 상기 친수성 기판 영역(12) 위로 증착된다. 상기 유리 기판 영역에 퍼져 있는 잉크 방울이 소수성 폴리이미드 영역(12)의 경계를 닿을 때, 상기 잉크는 반발되어 상기 소수성 표면 영역으로 흘러 들어가지 않는다. 이러한 한정 효과에 의해, 상기 잉크는 친수성 표면에만 증착되고, 작은 간격을 갖는 고해상도 패턴과 10㎛ 보다 작은 트랜지스터 채널 길이가 형성될 수 있다(도 7(b)).
도 7(a)는 상기 폴리이미드가 제거되거나 폴리 이미드의 제거후 상대적인 표면 효과를 증대시는 공정의 일 실시예를 나타낸다. 상기 폴리이미드 층(10)과 상기 포토레지스트(11)은 산소 플라즈마에 노출된다. 상기 산소 플라즈마는 얇은(500Å) 상기 폴리이미드 층을 상기 두꺼운(1.5㎛) 포토 레지스트 층보다 빠르게 에칭한다. 상기 소스-드레인 전극 영역에 있는 상기 노출된 유리 표면(12)은, 상기 포토레지스트의 제거 전에 산소 플라즈마에 노출됨으로써, 친수성으로 된다. 상기 폴리이미드를 제거하는 동안, 폴리이미드의 표면은 포토레지스트에 의해 보호되고 소수성을 유지하는 사실을 주목할 필요가 있다.
필요하다면, 상기 폴리이미드의 표면은 CF4 플라즈마에 추가적으로 노출 시킴으로써 더욱 소수성화될 수 있다. CF4 플라즈마는 상기 폴리이미드 표면을 플루오린화할 뿐이며, 상기 친수성 유리 기판과는 상호 작용하지 않는다. 이 추가적인 플라즈마 처리는 상기 포토레지스트를 제거하기 전에 수행함으로써 상기 폴리이미드 패턴(10)의 측면만을 플루오린화하거나, 상기 포토레지스트를 제거한 후에 할 수 있다.
산소 플라즈마 처리된 7059 유리에서 물 안 PEDOT/PSS의 접촉각은, 폴리이미드 표면에서의 접촉각 θPI≒70-80°와 대조적으로, θglass≒20°이다. 플루오린화된 폴리이미드에서 물 안 PEDOT/PSS의 접촉각은 120°이다.
상술한 바와 같이 PEDOT/PSS층이 수용액으로부터 예비 패턴 처리된 폴리이미드 층으로 증착될 때, 비록 채널 길이(L)가 수 마이크론에 불과할 지라도(도 7(b)) PEDOT/PSS 잉크는 소스-드레인 전극 영역에 한정된다.
잉크 방울의 한정을 용이하게 하기 위해, 상기 잉크 방울의 운동 에너지는 가능한 작게 유지된다. 방울의 크기가 커질수록, 상기 퍼지는 방울이 친수성 한정 구조를 무시하거나 이웃한 친수성 영역으로 넘칠 가능성이 커진다.
상기 잉크 방울(13)의 증착은 상기 잉크 방울의 중심과 폴리이미드 경계간의 거리 d에서 상기 기판(12)으로 행해지는 것이 바람직하다. 한편으로, d는 충분히 작아서 상기 퍼지는 잉크가 상기 경계에 닿고, 상기 PEDOT 필름이 상기 폴리이미드 경계 끝가지 뻗어갈 수 있게 할 필요가 있다. 다른 한편으로, d는 충분히 커서 빠르게 퍼지는 잉크가 상기 소수성 영역으로 넘치지 않도록 할 필요가 있다. 이것은 상기 폴리이미드(10) 상부의 PEDOT 증착이 TFT 길이를 한정할 위험을 증가시키고, 소스와 드레인 전극간에 짧은 회로를 형성할 수 있다. 0.4ng의 고체 성분을 함유한 PEDOT 방울이 인접하는 방울간 수평거리가 12.5㎛인 상태로 산소 플라즈마 처리된 7059 유리로 증착되기 위해서는, d≒30-40㎛이 적당한 것으로 발견되었다. 최적의 d 값은 연속적으로 증착된 방울 간의 수평거리를 의미하는 상기 증착 피치, 방울이 증착되는 주기 및 용액의 건조 시간뿐만 아니라 표면의 습식성에도 좌우된다.
트랜지스터의 채널 길이를 한정하는 소수성 한정층은 두번째 기능을 제공할 수 있다. 반도체 폴리머를 상기 트랜지스터의 채널 안에 증착시키는 후속적인 증착단계에서, 이것은 정렬 템플릿트(aligning template)로 사용될 수 있다. 폴리이미드층(10)은 기계적으로 연마되거나 사진정렬되고, 액정 반도체 폴리머(4)의 단일 영역 얼라인머트를 제공하기 위하여 얼라인먼트 층(9, 도1(b))으로 사용될 수 있다.
유사하게, 게이트 전극(6)은 게이트 절연층(5)의 상부에 형성된 패턴 처리된 층(14)에 의하여 한정될 수 있다. 상기 게이트 전연층(5)은 상기 게이트 전극이 증착되는 용액에 대하여 끌어 당기거나 반발하는 표면 영역을 갖는다. 상기 패턴 처리된 층(6)은 소스-드레인 패턴을 따라 정렬하여 소스/드레인과 게이트 전극 사이의 중첩영역을 최소화할 수 있다(도 7(c)).
폴리이미드 이외의 물질이 상기 예비 패턴 처리된 층으로 사용될 수 있다. 사진 석판술 이외의 다른 정교한 예비 패턴 처리 기술이 사용될 수 있다.
도 8은 상대적으로 소수성이고 친수성 층 구조가 잉크젯 프린팅에 의해 증착된 액체 "잉크"를 한정하는 능력을 설명한다. 도 8은 상술한 바와 같이 상대적으로 소수성을 갖도록 처리된 얇은 폴리이미드 스트립(10)과, 상술한 바와 같이 상대적으로 친수성을 갖도록 처리된 넓은 유리 기판 영역(12)을 포함하는 기판의 광학 미세조직을 나타낸다. 소스-드레인 전극으로 사용되는 PEDOT 물질은 상기 스트립(10)에 근접한 라인(2, 3)에서 흐르는 일련의 방울을 잉크젯 프린팅함으로써 증착된다. 비록 잉크젯된 물질이 낮은 대조를 나타내지만, 상기 증착된 물질의 단부 표면(2,3)에서 상기 증착된 물질이 스트립(10)에 한정되어 스트립 두께(L=5㎛)에 이르고 있음을 알 수 있다.
도 9는 폴리이미드 스트립(10) 부근에서 잉크젯 증착 과정을 보여주는 그림이다. 상기 이미지는 투명한 기판 아래에 장착된 스트로보스코프 카메라로 찍은 것이다. 상기 폴리이미드 패턴(10)의 단부는 흰 선으로 나타난다. 상기 잉크 방울(21)은 잉크젯 헤드(20)의 노즐로부터 분사되고, 그 방울 중심이 상기 폴리이미드 스트립(10)으로부터 거리 d만큼 떨어진 상태로 착지된다. 이러한 이미지는 상기 스트립 패턴(10)을 따라 상기 잉크젯 증착을 정교하게 국부적으로 얼라인먼트하고, 패턴 인식을 이용하는 국부적 얼라인먼트 과정을 자동화하는데 사용될 수 있다 (하기 설명 참조).
도 10과 도 11은 도 7(c)의 방법으로 형성되며, 상술한 차동 습윤 프로세스로 정의되는 각각의 채널 길이(L)가 20㎛, 7㎛인 트랜지스터의 출력 및 전달 특성을 나타낸다. 각각의 경우에 있어, 상기 채널 너비는 3mm이다. 도 10(a)는 20㎛ 디바이스의 출력 특성을 나타낸다. 도 10(b)는 7㎛ 디바이스의 출력 특성을 나타낸다. 도 10(c)는 20㎛ 디바이스의 전달 특성을 나타낸다.
도 11b는 7 μm 디바이스의 전달 특성을 보여주고 있다. 7 μm 디바이스는 작은 소오스-드레인 전압에서는 전류가 감소되고 포화 상황에서는 출력 컨덕턴스가 한정되는 특징적인 짧은 채널 동작을 보여준다. 쇼트 채널의 이동성 및 온-오프 전류비는 위에서 논의한 긴 채널 디바이스의 그것과 유사하다. 즉 μ = 0.005 - 0.01 cm2/Vs, ION/IOFF = 104 - 105 이다.
잉크 제한은 소수성 및 친수성 표면의 습윤 성질의 차이의 결과이며, 지형상의 프로파일(topographic profile)의 존재를 필요로 하지 않는다. 상기한 실시예에서, 폴리이미드 필름은 매우 얇게 만들어질 수 있다 (500Å). 이것은 액체 상태에서의 잉크 방울의 크기(수 마이크로미터)보다 훨씬 작다. 따라서, 기판 예비-패턴을 형성하기 위한 다른 방법들, 예컨대 패턴화된 자기 결합 모노층(SAM), 예를 들어 소수성 알킬 또는 트리플루오로프로필-트리메톡시실리안 등의 플루오르 군 또는 알콕시군 등의 극성군을 함유하는 SAM으로 유리 기판의 표면을 기능화하는 방법을 사용할 수 있다. SAM은 새도우 마스크를 통한 UV 광선 노출(H. Sugimura 등이 Langmuir 2000, 885 (2000)에 발표) 또는 미소접촉 프린팅( Brittain 등이 Physics World May 1998, p.31에 발표)과 같은 적절한 방법에 의해 패턴화될 수 있다.
예비-패턴화는 TFT 층의 증착에 앞서 수행되기 때문에, 기판의 예비-패턴화는 위에서 설명한 처리 흐름과 손쉽게 양립한다. 따라서, 넓은 범위의 패턴화 및 프린팅 방법은 폴리머 층을 열화 시킬 위험 없이 고해상도의 예비-패턴을 발생시키는데 사용될 수 있다.
유사한 방법들이 작은 중첩 성능을 달성할 수 있도록 게이트 전극의 증착에 앞서 게이트 절연 층 또는 표면 변경층의 표면을 예비-패턴화하는데 응용될 수 있다. 도 7c에 도시한 바와 같이, 게이트 전극(6)은 패턴화된 층(4)에 의해 한정될 수도 있다. 그러한 예비-패턴화의 한가지 실시예는 클로로실란 또는 옥타데실트리클로로실란 등의 메톡시 실란 군을 함유하는 자기 결합 모노층(SAM)의 미소 접촉 프린팅 또는 UV 포토패턴화이다. 이들 분자는 SiO2 또는 유리 기판의 표면 상에서 안정된 모노층을 형성하며, 이 기판에서 상기 분자는 극성 표면 상의 하이드록시 군에 화학적으로 결합하여 표면을 소수 상태로 만든다. PVP 또는 PMMA 등의 게이트 유전체 폴리머의 표면 상에 유사한 모노층을 형성하는 것이 가능하다는 사실을 본 발명자들은 발견하였다. 이것은 PVP 표면 상의 하이드록시 군에 분자들이 결합하는 것에 기인하는 것으로 믿어진다. SAM 피복된 소수성 영역에 의해 둘러싸인 소오스-드레인 전극과 잘 한정된 작은 중첩 부분을 갖는 미세한 소수성 라인으로 이루어진 표면 자유 에너지 패턴은 부드러운 석판 스탬핑에 의해 쉽게 한정될 수 있다. 아래에 있는 소오스-드레인 전극에 대하여 스탬프 패턴을 정렬하기 위하여, 스탬핑은 광학 현미경 또는 마스크 정렬 디바이스 아래에서 수행될 수 있다. 유도가 이루어질 때, 물에 기반을 둔 폴리머 잉크는 자기 결합 모노층에 의해 한정되는 미세한 친수성 라인에 한정된다. 이렇게 하여, 패턴이 형성되지 않은 게이트 유전체 층 위의 통상적인 라인 폭보다 더 작은 라인 폭을 얻을 수 있다. 이 결과, 소오스-드레인 대 게이트 중첩 용량은 감소한다.
예비 패턴화된 기판의 도움으로, 본 명세서에 설명되는 TFT 및 비아홀을 통한 조립 공정에 기초하는 고속 논리 회로를 조립할 수 있다.
큰 면적상에서의 트랜지스터 회로의 조립을 위한 중요한 요건 중의 하나는 기판 상의 패턴에 대한 증착의 정합 및 정렬이다. 큰 면적 위에서 왜곡을 나타내는 유연한 기판 상에서 적절한 정합(registration)을 얻는 것은 특히 어렵다. 후속하는 패턴화 단계 사이에서 기판이 뒤틀리면, 석판 프린팅 공정에서의 다음 마스크 레벨은 더 이상 아래의 패턴과 중첩되지 않게 된다. 잉크젯 헤드의 위치는 기판 상의 패턴에 대해 국부적으로 조정될 수 있기 때문에, 여기서 개발된 고해상도 잉크젯 프린팅 공정은 플라스틱 기판 상의 큰 면적에 걸친 정확한 정합을 달성하기에 적합하다 (도 9). 이 국부적인 정렬 공정은 잉크젯 헤드의 위치를 교정하기 위하여 피드백 기구와 조합되는 도 9의 경우와 같은 이미지를 사용하는 패턴 인식 기술을 이용하여 자동화될 수 있다.
위에서 설명한 유형의 디바이스를 사용하여 다중 트랜지스터 집적회로를 형성하기 위하여, 비아홀이 디바이스의 두께를 통해 직접 상호 연결되도록 하는 것이 바람직하다. 이에 의해 이러한 회로는 특히 작게 형성될 수 있다. 그러한 상호연결부(배선)를 만드는 한가지 방법은 용제로 형성된 비아홀을 사용하는 것이다. 이에 대해서는 이하에서 상세히 설명하기로 한다. 이 방법은 위에서 설명한 TFT의 용액 처리 층의 어느 것도 불용성 형태로 변환되지 않는다는 장점을 갖는다. 이에 의해 용제의 국부적인 증착에 의해 비아홀의 개구를 허용한다.
용제에 의해 형성되는 비아홀(도 12a)을 만들기 위하여, 적절한 양의 용제(29)는 비아홀이 형성되어야 하는 층의 상부에 국부적으로 증착된다. 용제는 비아홀이 형성되는 하부 층을 녹일 수 있도록 선택된다. 용제는 비아홀이 형성될 때까지 점진적인 용해에 의해 층 속으로 스며든다. 용해된 물질은 비아홀의 측벽 W 상에 증착된다. 용제의 유형 및 그 증착 방법은 개개의 적용분야에 따라 선택이 가능하다. 그러나, 다음의 네 가지 경우가 바람직하다.
1. 용제가 증발되거나 그렇지 않으면 후속하는 공정을 방해하지 않고 디바이스의 과도한 또는 부정확한 용해를 야기하지 않도록 쉽게 제거될 수 있도록 용제 및 공정 조건이 이루어져야 한다.
2. 용제는 IJP 등의 선택적인 공정에 의해 증착되어야 하며, 이에 의해 정확히 제어된 양의 용제가 정확히 기판 상의 원하는 지점에 인가될 수 있다.
3. 비아홀의 직경은 용제 방울의 표면 장력 및 용제의 기판을 적시는 능력에 의해 영향을 받는다.
4. 용제는 전기 연결이 이루어져야 하는 하부 층을 용해하지 않는다.
도 12a는 도 1c에 예시한 일반적인 유형의 부분 형성 트랜지스터 디바이스 상에 메탄올 용제 방울(29)(방울 당 20ng 함유)을 증착하는 것을 보여주고 있다. 도 12a의 부분적인 디바이스는 1.3 μm 두께의 PVP 절연층(28)과, F8T2 반도체 층(27)과, PEDOT 전극 층(26)과, 유리 기판(25)을 포함하고 있다. 이 예에서는, 절연 PVP 층을 통해 비아홀을 형성하는 것이 바람직하다. 메탄올은 쉽게 PVP를 녹이는 능력 때문에 용제로서 선택된다. 그 이유는 후속하는 공정을 방해하지 않도록 쉽게 증발할 수 있고, PVP의 만족할만한 습한 성질을 가지고 있기 때문이다. 이 예 에서 비아홀을 형성하기 위하여, IJP 프린팅 헤드는 비아홀이 형성되어야 하는 기판 상의 지점으로 이동한다. 그런 다음 비아홀이 형성될 때까지 필요한 수의 적절한 크기의 메탄올 방울이 IJP로부터 떨어진다. 연속적으로 방울이 떨어지는 간격은 메탄올이 디바이스의 층을 용해하는 비율과 일치하도록 선택된다. 각각의 방울은 다음 방울이 증착되기 전에 완전히 또는 거의 완전히 증발되는 것이 바람직하다. 비아홀이 바닥의 비극성 반도체 층에 도달할 때, 하부 층이 제거되지 않도록 에칭 공정은 중단되는 점에 주목할 필요가 있다. 이소프로판올, 에탄올, 부탄올 또는 아세톤 등의 다른 용제를 또한 사용할 수 있다. 처리량을 높이기 위해서, 단일 용제 방울의 증착에 의해 비아홀을 형성하는 것이 바람직하다. 300 nm 두께의 필름과 30pl의 체적 및 50μm의 직경을 갖는 방울의 경우, 용제 내의 층의 용해 능력은 체적당 1 - 2 중량% 보다 높아야 한다. 단일 방울로 비아홀을 형성할 필요가 있는 경우에는 더 높은 비등점이 필요하다. PVP의 경우, 225℃의 비등점을 갖는 1,2-디메틸-2-이미다졸리디논(DMI)이 사용될 수 있다.
도 12b는 비아홀이 형성된 지점 상에 순차적으로 메탄올을 여러 방울 떨어뜨리는 것을 보여주고 있다. 오른쪽 패널은 1, 3 및 10 방울을 떨어뜨린 후의 디바이스의 현미경 사진을 보인 것이다. 왼쪽 패널은 비아홀이 형성될 때 비아홀에 걸친 동일한 디바이스의 덱탁(Dektak) 표면 프로파일 측정을 보인 것이다. (비아홀의 지점은 각각의 패널에서 위치 "V"로 표시되어 있다.) 동일한 지점에 순차적으로 여러 방울이 증착되면, PVP필름 내에 패인 홀이 형성된다. 패인 홀의 깊이는 방울이 연속해서 떨어짐에 따라 증가하며, 대략 6 방울이 떨어진 후에는 하부의 F8T2 층의 표면이 노출된다. 이 용해된 PVP 물질은 비아홀의 측면의 벽 W 내에 증착된다. 비아홀의 직경은 대략 50 μm 이며, 이는 방울의 크기에 의해 제한된다. 이 크기는 논리 회로, 대형 디스플레이 디바이스 등의 많은 응용 분야에서 적절하다.
비아홀의 직경은 잉크젯 용제 방울의 크기에 의해 결정된다. 홀의 깊이는 방울의 직경에 비례하는 것으로 관측되었다 (도 12c 참조). 측벽의 외경은 첫 번째 방울의 크기 및 살포에 의해 결정되며, 이는 용해되는 폴리머 층의 두께와는 무관하다. 폴리머의 두께가 증가하면, 측벽의 내경은 감소한다. 고해상도 디스플레이디바이스와 같이 더 작은 홀이 요구되는 분야에서는, 더 작은 방울 크기가 사용될 수도 있고, 기판 표면이 위에서 설명한 바와 같이 표면 상의 방울을 한정하는 적절한 방법에 의해 예비 패턴화될 수도 있다. 다른 용제를 또한 사용할 수도 있다.
표면 프로파일의 측정을 통해 비아홀의 형성에 의해 물질이 용해되어 비아홀의 가장자리로 변위할 수 있고, (도 12b에서 W로 도시한 바와 같이) 용제가 증발된 후에는 그 상태로 유지된다. 변위된 물질은 도 12b에 예시된 것보다 더욱 매끄러운 형태로 이루어짐에 주목할 필요가 있다. 도면 12b의 표면 프로파일 그래프의 x 및 y 축의 축척은 다르다 (x는 μm, y는 Å).
비아홀 형성을 위한 메커니즘, 즉 측벽에 대한 물질의 이동은 잘 알려진 커피-스테인(coffee-stain) 효과의 그것과 유사한 것으로 믿어진다. 이 효과는 용질을 함유하고 있는 건조되고 있는 방울의 접촉 라인이 고정되면 발생한다. 고정은 예를 들어 표면 거칠기 또는 화학적 이종으로 인하여 발생할 수도 있다. 양호한 용제의 증착은 용해 중에 언제나 표면 거칠기를 발생시킨다는 점에 주목할 필요가 있다. 용제가 증발할 때, 접촉 라인 부근에서 증발하는 용제를 교체하기 위하여 모세관 흐름이 발생한다. 접촉 라인 부근에서의 표면 대 벌크 비율은 크기 때문에 더 많은 용제가 접촉 라인 부근에서 증발한다. 모세관 흐름 속도는 통상적인 확산 속도와 비교하여 크다. 따라서, 용질은 방울의 가장자리로 전달되고, 용질 증착은 림(rim) 근처에서만 발생하며, 건조되고 있는 방울의 중앙에서는 발생하지 않는다 (R.D. Deegan 외, Nature 389, 827 (1997)). 용질의 확산은 측벽을 형성하기보다는 용제가 건조되면 전체 영역에 걸쳐서 폴리머의 균질한 재증착을 장려하는 경향이 있다. 모세관 흐름 속도 v(r)(여기서, r: 중심으로부터의 거리, R: 방울의 반경)이 (R-r)-λ (여기서, λ = (π-2θc)/(2π-2θc))에 비례하는 것은 이론에 의해 예측된다. 따라서, λ가 증가하면 v가 증가한다. 즉 접촉 각 θc가 감소한다. 따라서, 접촉 각이 작으면 작을수록 가장자리에서의 증착은 더욱 빨리 일어난다.
따라서, 비아홀을 형성하는 경우, (가) 초기 방울의 접촉 라인을 고정시키고, (나) 용해되는 폴리머 상부에서의 방울의 접촉 각이 충분히 작고, (다) 폴리머 용질 확산이 무시될 수 있도록 용제의 증발이 충분히 빠른 것이 중요하다. PVP 상의 IPA의 경우, 접촉 각은 약 12°이고, 방울은 1 초 미만의 시간 이내에 건조된다.
접촉각이 작으면 작을수록, 방울 내에서의 모세관 흐름 속도는 더욱 빨라진다. 다시 말해서, 측벽의 형성이 더욱 확실해진다. 그러나, 다른 한편으로, 접촉각이 작으면 작을수록 방울의 직경은 더욱 커진다. 따라서, 최적의 접촉 각은 잘 한정된 측벽을 갖는 직경이 작은 비아홀을 얻을 수 있는 각이다. 양호한 용제에 있어서 더 큰 접촉각을 얻기 위하여, 기판의 표면은 예를 들어 용제의 침투 방지성이 큰 자기 결합 모노층으로 처리될 수도 있다. 자기 결합 모노층은 용제의 증착을 작은 영역으로 한정하기 위하여 소수성 및 친수성 표면 영역을 제공하기 위해 패턴화될 수도 있다.
비아홀의 깊이 및 에칭 비율은 떨어지는 용제의 방울 수, 증착 빈도 및 기판 용해 비율과 비교되는 용제의 증발 비율의 조합에 의해 제어될 수 있다. 증착이 이루어지는 환경 및 기판의 온도는 증발 비율에 영향을 미칠 수도 있다. 용제에 용해되지 않거나 매우 서서히 용해되는 물질로 된 층은 용해의 깊이를 제한하는데 사용될 수도 있다.
TFT의 층은 극성 층 및 비극성 층이 교대로 배치되어 구성되기 때문에, 에칭이 잘 한정된 깊이에서 중단되도록 용제 및 용제 조합을 선택할 수 있다.
비아홀을 통해 접촉할 수 있도록 하기 위하여 비아홀 내로 연장되고 비아홀의 바닥에서 물질과 전기적으로 연결될 수 있도록 도전성 층이 그 위에 증착될 수 있다. 도 13a는 도 12a에 도시한 유형의 디바이스를 보여주고 있지만, 위에서 설명한 바와 같은 비아홀을 형성한 후에 형성되는 금으로 된 전극(25)을 포함하고 있다.
도 13은 바닥 PEDOT 전극(25)과 PVP 게이트 절연 층(28)의 상부에 증착된 도체 전극(29) 사이에서 측정되는 전류 전압 특성을 곡선(30)으로 보여주고 있다. 비아홀의 직경은 50 μm 이었다. 비교를 위하여, 곡선(31)은 기준 샘플을 보여주고 있다. 이 곡선에서는 상부 및 바닥 전극 사이의 중첩 영역에는 비아홀이 위치하고 있지 않다. 특성은 비아홀을 통한 전류는 그 크기가 비아홀이 없는 게이트 절연 디바이스를 통과하는 누설 전류의 수배인 것을 명확히 보여주고 있다. 측정된 비아홀을 통과하는 전류는 개개의 PEDOT 전극의 전도성 측정을 수행함으로써 알 수 있는 바와 같이, PEDOT 전극의 전도성에 의해 제한된다. 이것은 비아홀의 저항에 의해서는 제한되지 않기 때문에, 비아홀 저항 RV의 하한치만이 이들 측정으로부터 얻어질 수 있다: RV < 500 kΩ.
도 12와 관련하여 위에서 설명한 비아홀 형성 방법은 (도 1c에 도시한 바와 같은) 확산 장벽를 갖지 않는 소모형 디바이스 및 비아홀이 형성된 후에 확산 장벽이 증착되는 디바이스에 직접 적용될 수 있다. 도 14a는 비아홀이 형성되고, 그 후에 확산 장벽층이 개재됨이 없이 게이트 전극이 증착된 디바이스를 보여주고 있다. 도 14b는 비아홀의 형성 후에, 게이트 전극(6)이 증착되기 전에 확산 장벽 폴리머(7)가 형성된 디바이스를 보여주고 있다. 이 경우, 확산 장벽층은 비아홀 저항 RV를 최소화하기 위하여 양호한 전하 운반 특성을 나타낼 필요가 있다. 적절한 확산 장벽은 도 5a에 도시한 바와 같은 얇은 TFB 층이다.
낮은 접촉 저항이 요구되는 경우, 비아홀 위치에서 반전도성 층이 또한 제거될 수 있다. 이것은 확산 장벽이 형성된 후에 이루어지는 바람직하다. 확산 장벽(7) 및 반도체 폴리머(4)는 양호한 용제 - 이 예에서는 크실렌 - 의 IJP 증착에 의해 국부적으로 용해될 수 있다. 반도체 물질 및 절연 물질 모두에 대해 양호한 용제를 혼합함으로써, 이들 층 모두는 동시에 용해될 수 있다. 이에 후속하여 게이트 전극의 증착이 이루어진 디바이스가 도 14c에 도시되어 있다.
용제의 혼합물은 용해될 층 위의 용제 혼합물의 접촉각을 증가시킴으로써 비아홀의 직경을 감소시키는데 또한 사용될 수 있다. 비아홀의 상호연결부(배선)를 형성한 후에 그것을 연결하기 위하여 도체 물질을 증착하는 또 다른 방법은 도체가 될 수 있도록 하부 층의 기판을 국부적으로 변경시킬 수 있는 재료를 국부적으로 증착하는 것이다. 일례로 하나 또는 다수의 층 안으로 확산될 수 있는 이동 가능한 불순물을 함유하는 용액의 국부적인 IJP 증착이 있다. 이것은 도 14d에 예시되어 있다. 영역(32)은 불순물을 가지고 처리하여 도체가 된 물질을 가리킨다. 불순물은 N,N'-디페닐-N,N'-비스(3-메틸페닐)-(1.1'-비페닐)-4,4'-디아민(TPD) 따위의 트리아릴라민 등의 작은 공액 분자일 수 있다. 불순물은 용제의 경우처럼 전달되는 것이 바람직하다.
PVP 유전체 층을 통한 비아홀 형성 방법은, 예를 들어 도 15에 도시한 바와 같은 논리 인버터 디바이스에서 요구되는 하부 층 내에서의 소오스 또는 드레인 전극에 TFT의 게이트 전극을 연결하는데 사용될 수 있다. 유사한 비아홀 연결이 대부분의 논리 트랜지스터 회로에서 요구된다. 도 16은 도 15b에서와 같이 두 개의 정상적 오프 트랜지스터 디바이스와 함께 형성된 향상-부하 인버터 디바이스의 특성을 그래프로 보여주고 있다. 채널 길이 비율(W/L)에 대한 채널 폭의 비율이 다른 두 개의 인버터가 도시되어 있다 (그래프 35 비율 3:1, 그래프 36 비율 5:1). 입력 전압이 논리 낮음에서 논리 높음으로 변할 때 논리 높음(-20V)에서 논리 낮음(≒0V)으로 변하는 것을 알 수 있다. 인버터의 이득, 다시 말해서 특성의 최대 경사는 1보다 크다. 이것은 링 발진기 따위의 더욱 복잡한 회로의 조립을 허용하는데 필요한 조건이다.
위에서 설명한 바와 같은 비아홀은 다른 층에서의 상호 연결 라인 사이의 전기적인 연결을 제공하는데 또한 사용될 수 있다. 복잡한 전자 회로의 경우, 다중 레벨의 상호 연결 구조가 요구된다. 이것은 양립될 수 있는 용제로부터 증착된 일련의 상호 연결부(72)와 각기 다른 유전체 층(70)(71)을 증착함으로써 형성된다 (도 15d). 그런 다음, 비아홀(73)은 위에서 설명한 방식으로 형성된다. 상호 연결 라인은 자동 에칭 중단 기능을 제공한다.
적절한 유전체 물질의 예로서, PVP 따위의 극성 폴리머(70)와 폴리스티렌 따위의 비극성 유전체 폴리머(71)가 있다. 이들은 극성 및 비극성 용제로부터 교대로 증착될 수 있다. 하부 유전체 층이 에칭 중단 층을 제공하는 한, 비아홀은 각각의 유전체 층의 양호한 용제의 국부적인 증착에 의해 형성될 수 있다.
위에서 설명한 유형의 디바이스의 재료 및 증착 공정을 선택함에 있어서, 각각의 층이 바로 아래의 층을 사실상 용해하지 않는 용제로부터 증착되는 경우 큰 장점을 얻을 수 있음에 주목할 필요가 있다. 이렇게 하여, 용액의 처리에 의해 연속적으로 층이 형성될 수 있다. 그러한 재료 및 공정 단계의 선택을 단순화하는 한가지 방법은 위에서 설명한 연속되는 층으로서 예시된 바와 같이, 극성 및 비극성 용제로부터 교대로 둘 이상의 층을 증착하는 것이다. 이렇게 하여 녹을 수 있는 도체, 반도체 및 절연체 층을 포함하는 다층 디바이스를 쉽게 형성할 수 있다. 이것 은 하부 층의 용해 및 팽창의 문제를 피할 수 있다.
위에서 설명한 디바이스의 구조, 물질 및 공정은 단지 본 발명을 설명하기 위한 예에 지나지 않으며, 따라서 여러 가지로 변경이 가능하다.
도 1에 도시한 상부-게이트 구성과는 다른 디바이스 구성을 사용할 수 있다. 또 다른 구성은 도 17에 도시된 더욱 표준적인 바닥-게이트 구성이다. 필요하다면, 확산 장벽(7) 및 표면 변경층(8)을 포함시킬 수도 있다. 도 17에서, 유사한 부분에 대해서는 도 1에서 사용한 도면 부호를 부여하였다. 층 순서가 다른 기타 디바이스 구성을 또한 사용할 수 있다. 트랜지스터와는 다른 디바이스가 아날로그 방식으로 형성될 수도 있다.
PEDO/PSS는 용액으로부터 증착될 수 있는 임의의 전도성 폴리머로 교체될 수 있다. 그러한 것의 예에는 폴리아닐린 또는 폴리피롤이 포함된다. 그러나, PEDO/PSS의 흥미로운 특징들 중 일부 특징으로는, (a) 본래부터 확산성이 낮은 폴리머 도펀트(polymeric dopant)(PSS)라는 것, (b) 양호한 열 안정성 및 공기 중의 안정성이 있다는 것, 그리고 (c) 효율적인 홀(hole) 전하 캐리어 주입을 허용하는 공통 홀 전달 반도체 폴리머의 전리 포텐셜에 잘 맞는 약 5.1 eV의 작동 기능 등이다.
효율적인 전하 캐리어 주입은 채널 길이 L이 10㎛ 미만인 짧은 채널 트랜지스터 디바이스에 있어서 특히 중요하다. 그와 같은 디바이스에 있어서 소스 드레인접촉 저항 효과는 작은 소스 드레인 전압용의 TFT 전류를 제한할 수 있다(도 10b 참조). 채널 길이가 상당한 디바이스에 있어서는, PEDOT 소스/드레인 전극으로부터의 주입이 무기 금 전극으로부터의 주입에 비해 더 효율적이라는 점이 밝혀졌다. 이것이 나타내는 바는, 무기 전극 재료로는 반도체의 전리 포텐셜에 잘 맞는 전리 포텐셜을 갖는 폴리머 소스-드레인 전극이 바람직하다는 것이다.
수용액[베이트론 피(Baytron P)]으로부터 증착된 PEDOT/PSS의 전도도는 0.1 내지 1 S/cm의 수준이다. 상한을 100 S/cm로 하는 보다 높은 전도도는 혼합 용제[이소프로파놀과 N-메틸-2-피롤리돈(NMP)을 함유하는 바이엘(Bayer) CCP 105T]를 함유하는 제형제(formulation)에 의해 얻어질 수 있다. 후자의 경우에 있어서는 제형제의 용제 조합이 층 배열의 용해성 요건과 양립할 수 있다는 점에 주의를 기울여야 한다. 보다 더 높은 전도도가 요구되는 응용 예에서는 또 다른 전도성 폴리머, 또는 금속 무기 입자가 액체 상태로 유지된 아교질 현탁액과 같은 용액 처리성 무기 전도체를 사용할 수도 있다.
여기서 설명하는 공정 및 디바이스들은 용액 처리 폴리머로 제조된 디바이스로 제한되지 않는다. 회로 또는 디스플레이 디바이스(하기의 내용 참조)에 있어서의 TFT의 전도성 전극들 및/또는 상호 접속부들의 일부는, 일례로 아교질 현탁액을 사전에 패턴화된 기판 상에 프린팅하거나 전기 도금함으로써 증착될 수 있는 무기 전도체로 형성될 수 있다. 모든 층들이 용액으로부터 증착되는 것이 아닌 디바이스에 있어서는, 그 디바이스의 하나 이상의 PEDOT/PSS 부분들을 진공 증착 전도체와 같은 난용성 전도성 재료로 교체할 수 있다.
반도체 층은 또한 다른 용액 처리성 반도체 재료로 대체될 수 있다. 가용성이 있는 곁사슬을 갖는 작은 공액 분자[미국 화학 학회(American Chemistry Society)의 Journal 120, 664 (1998년), 저자: 제이. 지. 라퀸다넘(J. G. Laquindanum) 등], 용액으로부터 자체 결합된 반도체 유기-무기 하이브리드 재료[사이언스(Science) 286, 946 (1999년), 저자: 시. 알. 카간(C. R. Kagan) 등], 또는 CdSe 나노 입자와 같은 용액 증착 무기 반도체[사이언스(Science) 286, 746 (1999년), 저자: 비.에이. 리들리(B. A. Ridley) 등]를 포함시킬 수 있는 가능성도 있다.
전극은 잉크 젯 프린팅가 아닌 다른 기술로 패턴화시킬 수 있다. 그 적절한 기술에는, 소프트 리소그래픽 프린팅(soft lithographic printing)[물리학 논문(Physics Letter) 75, 1010 (1999년), 저자: 제이. 에이. 로저스(J. A. Rogers) 등; 피직스 월드(Physics World) 1998년 5월호, 31페이지, 저자: 에스. 브릿테인(S. Brittain) 등], 또는 스크린 프린팅[화학 재료(Chemical Material) 9, 12999 (1997년), 저자: 쥐. 바오(Z. Bao) 등], 또는 포토리소그래픽 패터닝(국제 공개 WO 99/10939 참조) 혹은 도금, 또는 소수성 및 친수성 표면 영역이 있는 패턴화 기판의 단순 침지 피복 등이 포함된다. 잉크 젯 프린팅은 양호한 프린팅 정합성을 유지하면서 넓은 구역, 특히 강성 플라스틱 기판을 패턴화하기에 특히 적절하다.
그러한 디바이스는 유리판 대신에 폴리에테르술폰과 같은 유연성 플라스틱 기판이나 퍼스펙스(Perspex: 상표명임)와 같은 기타 다른 기판 재료 상에 증착될 수 있다. 이와 같은 재료는 판의 형태인 것이 바람직하고, 폴리머 재료인 것이 바람직하며, 또한 투명 및/또는 유연성일 수 있다.
디바이스 및 회로의 모든 층들과 구성 요소들이 용액 처리 및 프린팅 기술에 의해 증착 및 패턴화되는 것이 바람직하지만, 반도체 층과 같은 하나 이상의 구성 요소들은 진공 증착 기술에 의해 증착되거나 그리고/또는 포토리소그래픽 공정에 의해 패턴화될 수도 있다.
이상에서 설명한 바와 같이 제조된 TFT와 같은 디바이스는, 이러한 디바이스 하나 이상이 서로 간에 그리고/또는 다른 디바이스와 일체화된 보다 복잡한 회로 또는 디바이스의 부품일 수가 있다. 그 응용 디바이스의 예에는, 디스플레이나 메모리 디바이스용의 논리 회로 및 활성 매트릭스 회로나, 혹은 사용자 정의 게이트 어레이 회로가 포함된다.
논리 회로의 기본 구성 요소는 도 15에 도시된 인버터이다. 기판 상의 모든 트랜지스터가 공핍 타입이나 혹은 누적(accumulation) 타입으로 이루어지는 경우, 가능한 구성은 3가지이다. 공핍 부하 인버터(depletion-load inverter)(도 15a 참조)는 정상적으로 켜지는 디바이스용으로 적합하고(도 1c 및 도3 참조), 개선 부하 구성(도 15b 참조)은 정상적 오프 트랜지스터용으로 사용된다(도 1a, 도 1b, 도 4 참조). 이와 같은 두 가지 구성은 부하 트랜지스터의 게이트 전극과 그 전원과 드레인 전극 각각 사이에 비아홀을 필요로 한다. 또 다른 구성은 저항 부하 인버터이다(도 15c 참조). 후자의 디바이스는 부하 저항기로서의 적당한 길이와 전도도를 갖는 얇고 넓은 PEDOT 라인을 프린팅함으로써 제조될 수 있다. 일례로 PEDOT에 대한 PSS의 비를 증가시킴으로써 PSSPEDOT의 전도도를 감소시키게 되면 저항기 라인의 길이를 최소화 할 수 있다. PEDOT/(PEDOT+PSS) 중량비가 0.4인 베이트론 피(Baytron P) PEDOT/PSS의 전도도는 기존의 증착 필름에 대해서는 0.2 S/cm의 수 준으로 측정되었다. N2 분위기 하에서 20분 동안 280℃까지 어닐링함으로써 전도도가 2 S/cm까지 증가하게 되었다. 용액을 PSS로 희석시킴으로써 전도도가 그 규모의 수준으로 감소될 수 있었다. PEDOT/(PEDOT+PSS) 중량비가 0.04인 경우, 280℃에서 어닐링 한후의 전도도는 10-3 S/cm로 측정되었다. 폭이 60㎛이고 길이가 500㎛ 수준인 PEDOT의 라인을 잉크젯 프린팅함으로써 저항치 50㏁의 저항기가 제조되었다.
이미 현상되어 있는 다른 잉크젯 프린팅 구성 요소들, 즉 트랜지스터, 비아홀 상호 접속부, 저항기, 커패시터, 및 다층 상호 접속 체계(multilayer interconnect scheme) 등은 직접 프린팅과 용액 처리의 조합에 의하여 집적 전자 회로를 제조하기 위해 일체화될 수 있다. 잉크젯 프린팅은 측면 패턴닝이 필요한 모든 처리 단계용으로 사용될 수 있다. 이미 설명한 바 있는 단순한 인버터 회로는 보다 복잡한 논리 회로용 빌딩 블록이다.
전술한 바와 같은 용액 처리 TFT는, 적절한 회로가 도 18a에 도시되어 있는 액정(LCD) 또는 전기이동(electrophoretic) 디스플레이 [네이쳐(Nature) 394, 253 (1998년), 저자: 비. 코미스키(B. Comiskey) 등]와 같은 활성 매트릭스 디스플레이와 적절한 회로가 도 18b에 도시되어 있는 발광 다이오드 디스플레이 [사이언스(Science) 280, 1741 (1998년), 저자: 에이치. 서링하우스(H. Sirrinhaus) 등]의 픽셀 스위칭 트랜지스터로서 사용되거나, 혹은 랜덤 액세스 메모리(RAM)와 같은 메모리 디바이스의 활성 매트릭스 어드레싱 디바이스로서 사용될 수 있다. 도 18a 및 도 18b에서, 트랜지스터(T1, T2)는 전술한 바와 같은 트랜지스터를 가지고 형성될 수 있다. 도면 부호 40은 전류 및 전압 공급 패드를 구비한 디스플레이 또는 메모리 디바이스를 나타낸다.
LCD 또는 전기 이동 디스플레이의 전극 상의 전압을 제어하기 위한 가능한 디바이스 구성의 예는 도 19에 도시되었는데, 이 도면에서 도 1과 동일한 요소에 대해서는 동일한 도면 부호를 붙였다. 도 19 관련 도면들(일례로, 도 7, 도 14, 도 17)에서, 게이트 절연 층은 도 1a에서처럼 확산 차단벽 및/또는 표면 변경층을 포함하는 다층 구조를 포함할 수 있다.
도 18을 참고하면, TFT의 전원 및 게이트 전극(2, 3)은, 보다 긴 길이에 걸쳐서 적절한 전도도를 얻기 위하여 다른 전도성 재료로 제조될 수 있는, 활성 매트릭스의 데이터 라인(44)과 어드레싱 라인(43)에 접속된다. TFT의 드레인 전극(3)은 픽셀 전극(41)이 될 수도 있다. 픽셀 전극은 도 19에서와 마찬가지로 다른 전도성 재료로 형성될 수 있다. 전하 캐리어 주입보다는 전계의 적용에 의존하게 되는 디바이스에 있어서는, 전극(41)이 액정 또는 전기이동 잉크 등과 같은 디스플레이 디바이스(40)와 직접 접촉되어 있지 않아도 된다. 이와 같은 구성에 있어서, TFT 및 상호 접속 라인에 의해 점유된 총 픽셀 영역이 작게 유지되어야만, 적절한 개구 비(aperture ratio)를 얻을 수 있으며 데이터 라인(43) 및 어드레싱 라인(44) 상의 신호들과 디스플레이 디바이스(40) 간의 잠재적 누화를 줄일 수 있다.
도 19b의 구성은 보다 복잡하다. 그러나 픽셀 영역의 전체 픽셀 또는 그 대부분은 TFT 및 상호 접속 라인용으로 사용될 수 있고, 디스플레이 디바이스는 픽셀 전극(41)에 의해 데이터 라인(43) 및 어드레싱 라인(44) 상의 신호로부터 차폐된다. 이러한 구성을 제조함에 있어서는 픽셀 전극(41)을 TFT 드레인 전극(3)으로 접속시키기 위해서 추가의 유전층(42)과 전도성 재료(45)로 충전된 비아홀이 필요하다. 비아홀은 앞에서 설명한 바와 같은 절차에 의해 제조될 수 있다.
이와 같은 구성에 있어서 개구비는 최소화될 수도 있고 거의 100%가 될 수도 있다. 이러한 구성은 전달성 LCD 디스플레이와 같은 백라이트를 구비한 디스플레이 응용 디바이스용으로도 사용될 수 있는데, 그 이유는 여기서 제조된 바와 같은 모든 폴리머 TFT는 가시 스펙트럼 영역에서의 투명도가 높기 때문이다. 도 20은 F8T2 폴리머 TFT 상에서 측정된 광학 흡수 스펙트럼을 나타내는 것인데, 여기서 폴리머 사슬은 고해상도 프린팅용 사전 패턴화 층으로서의 역할도 하는 마찰 폴리이미드 정렬 층 상에 액정 반도체 폴리머를 증착시킴으로써 단축으로 정렬되어 있다. 디바이스는, F8T2의 비교적 높은 밴드 갭 때문에 대부분의 가시 스펙트럼 영역에서 아주 투명하다는 것을 알 수 있다. 만일 F8 또는 TFB나 혹은 기타 다른 폴리플루오렌 유도체(미국 특허 제5,777,070호 참조)와 같이 밴드 갭이 보다 큰 반도체 층이 사용되면, 더욱 더 양호한 투명도가 달성될 수 있다. 폴리머 사슬의 정렬은, 정렬 방향에 대해 평행하게 편광된 광("∥" 표시로 도시)이 정렬 방향에 대해 수직하게 편광된 광("⊥" 표시로 도시)보다 더 강하게 흡수되도록 하는 광학 이방성을 초래한다. 폴리머 사슬의 정렬 방향을 유리 배면과 백라이트 사이의 편광 프리즘에 수직하게 배향시킴으로써 TFT의 광학 투명도를 더 증가시키기 위해 LCD 디스플레이에 광학 이방성이 사용될 수 있다. 광이 편광된 상태 하에서, F8T2 층의 두께가 500Å이하이면, 트랜지스터 디바이스는 가시광에서 대부분 무색으로 나타난다. PEDOT를 포함하는 TFT의 다른 모든 층들은 가시 스펙트럼 영역에서 낮은 광학 흡수성을 갖는다.
광학 흡수성이 낮은 반도체 디바이스의 다른 이점은 TFT의 감광성 특성이 가시광까지로 감소되는 점이다. 비결정 실리콘 TFT의 경우에 있어서, 광 조명 하에서의 큰 오프(OFF) 전류를 방지하기 위해서는 블랙 매트릭스를 사용해야 한다. 밴드 갭이 넓은 폴리머 TFT 반도체의 경우에 있어서는 TFT를 주위의 빛과 디스플레이의 백라이트로부터 보호할 필요가 없다.
도 19b의 구성도 LED 디스플레이의 구동 트랜지스터(T1)(도 18b 참조)용으로 적합한데, 그 이유는 픽셀 전극(41) 아래의 전 영역을 사용하는 큰 채널 폭(W)을 갖는 소스 드레인 전극을 서로 맞물린 배열로 제조함으로써 TFT의 구동 전류가 증가될 수 있도록 하기 때문이다.
선택적으로, 도 17의 바닥 게이트 TFT 구성은 상기한 모든 응용례에서 사용될 수 있다(도 19c 참조).
활성 매트릭스 회로의 제조에 있어서의 중요한 기술적 사항들 중 하나는 PEDOT/PSS TFT 및 픽셀 전극(2, 3, 6)과 금속 상호 접속 라인(43, 44, 41) 사이의 접촉이다. 강산성 성질로 인해, PEDOT/PSS는 알루미늄과 같은 많은 통상적인 무기 금속과는 양립될 수 없다. 알루미늄은 PEDOT/PSS와 접촉하면 쉽게 산화된다. 한가지 가능한 해결책은, 상호 접속 라인과 픽셀 전극(43, 44, 41)을 산화 인듐-주석(ITO) 또는 탄탈륨, 텅스텐, 그리고 내화 금속 또는 이러한 환경에서 보 다 안정성을 갖는 기타 다른 재료를 가지고 제조하는 것이나, 혹은 적절한 차단벽 층을 사용하는 것이다.
디스플레이에 응용하는 경우, 도 19에서 도면 부호 10으로 나타낸 사전 패턴화 기판 상에 앞에서 설명한 바와 같이 프린팅함으로써 채널 길이가 짧은 TFT를 제조하는 것도 바람직하다.
제어되어야 할 픽셀 디바이스가 디스플레이 디바이스뿐만 아니라 일례로 다이나믹 랜덤 액세스 메모리에서와 같이 커패시터 또는 다이오드와 같은 메모리 디바이스라면, 활성 매트릭스 트랜지스터 스위치용의 유사한 디바이스 구성도 사용될 수 있다.
전도성 전극 이외에, TFT의 일부 다른 층도 스크린 프린팅 또는 IJP와 같은 직접 프린팅 기법으로 패턴화시킬 수 있다. 도 21a(이 도면에서 도 1과 동일한 요소에 대해서는 동일한 도면 부호를 붙였음)는 반도체 층(4)의 활성층 섬과 게이트 절연 층(5)이 직접적으로 프린팅된 디바이스를 도시하고 있다. 이 경우에는, 비아홀은 필요하지 않지만, 접속부가 적절한 게이트 전극 패턴(6)의 직접 프린팅에 의해 형성될 수 있다. 어드레싱 또는 상호 접속 라인(43, 44)이 중첩되는 경우 전기 절연을 제공하기 위해 두꺼운 섬의 유전성 폴리머(46)를 프린팅할 수 있다.
전술한 바와 같이 형성된 디바이스 다수가 하나의 기판 상에 형성되어 전도성 층에 의해 상호 접속될 수 있다. 디바이스들은 하나의 레벨이나 혹은 하나 이상의 레벨 위로 형성될 수 있는데, 일부 디바이스들은 다른 레벨들의 상부에 형성될 수 있다. 전술한 바와 같은 상호 접속 스트립 및 비아홀을 사용하게 되면 특히 소형의 회로 구조가 형성된다.
잉크젯 프린팅 트랜지스터, 비아홀, 및 상호 접속 라인의 제조를 위해 본 발명에서 개발한 기술은 잉크젯 프린팅에 의해서 집적 전자 회로를 제조하는 데 사용될 수 있다. 친수성 및 소수성 표면 영역의 열을 포함하는 사전에 제조된 기판이 트랜지스터의 채널 길이 및/또는 상호 접속 라인의 폭을 한정하는 데 사용될 수 있다. 기판은 또한 전도성이 높은 금속제 상호 접속 라인의 열을 포함할 수도 있다. 잉크젯 프린팅과 용액으로부터의 연속 층의 증착을 조합하여 이용하게 되면 트랜지스터 디바이스의 열은 주문 위치에서 주문 채널 폭으로 구획된다. 이어서 비아홀과 전도성 라인의 잉크젯 프린팅를 이용하여 트랜지스터의 쌍과 적절한 상호 접속부 사이에 전기 접속부를 형성함으로써 집적 회로가 제조된다.
사전 제조 기판이 트랜지스터 디바이스의 하나 이상의 구성 요소를 이미 포함하도록 하는 것도 가능하다. 기판은 일례로 각각이 적어도 하나의 노출 전극을 구비하는 완성된 무기 트랜지스터 디바이스들의 열을 포함할 수 있다. 이 경우, 집적 회로의 잉크젯 방식 제조는, 잉크젯 프린팅 비아홀, 상호 접속 라인, 및 차단 패드를 이용하여 트랜지스터 쌍과 하나 또는 다수 레벨의 상호 접속 체계 간의 전기 접속부를 형성하는 것을 포함한다(도 15d 참조).
전자 회로는, 트랜지스터 디바이스 이외에, 디스플레이 또는 메모리 디바이스나 용량성 또는 저항성 디바이스와 같은 기타 다른 활성 및 수동 회로 디바이스도 포함한다.
앞에서 설명한 바와 같은 기술을 이용하여 다수의 트랜지스터를 구비하는 유닛을 형성하고 이어서 용액 기초 처리를 통하여 특정의 후속 용도로 형성될 수 있다. 일례로, 도 1a, 도 1b, 또는 도 1c에 도시된 형태의 다수의 트랜지스터(50)를 일례로 게이트 어레이 형태로 구비하는 기판이 플라스틱 판 위에 형성될 수 있다.(도 22 참조). 다이오드 또는 커패시터와 같은 기타 다른 디바이스도 그 플라스틱 판 위에 형성될 수 있다. 이어서 그 판은 비아홀(52)을 형성하기 위한 적절한 용제(일례로, 메탄올)와 전도성 트랙(53)을 형성하고 비아홀을 충전하기 위한 적절한 재료(일례로, PEDOT)용의 프린팅 헤드를 구비하는 잉크젯 프린터 내에 배치한다. 잉크 젯 프린터는 판 상의 트랜지스터의 위치와 구성에 대한 지식을 갖추고 있으며 적절히 프로그램된 컴퓨터의 제어 하에서 작동 가능하다. 이어서, 비아홀 형성 단계 및 상호 접속 단계의 조합에 의해서 잉크젯 프린터는, 트랜지스터를 소정의 방식으로 상호 접속시킴으로써, 소정의 전자 또는 논리 기능을 수행하는 회로를 형성한다. 따라서 이러한 기술은 소형의 저렴한 디바이스를 이용하여서도 기판 상에 논리 특정 회로가 형성될 수 있게 한다.
그와 같은 회로의 응용례는 활성 전자 티켓, 수화물, 및 식별 꼬리표의 프린팅이 있다. 티켓 또는 꼬리표 프린팅 디바이스에는 다수의 트랜지스터를 지지하는 기판을 각각 포함하고 있는 다수의 비형성성 유닛(non-configured unit)이 장착된다. 티켓 프린팅 디바이스는 전술한 바와 같이 잉크젯 프린터를 제어할 수 있으며 티켓의 유효 기능을 디스플레이하는 컴퓨터를 포함한다. 티켓의 프린팅이 필요한 경우, 프린팅 디바이스는 비아홀 및/또는 전도성 재료를 프린팅함으로써 적절한 전자 회로용 기판을 형성하고, 이에 따라 기판 상의 트랜지스터가 적절하게 형성된 다. 이어서 기판은 일례로 접착성 플라스틱 쉬트로 밀봉하여 덮어씌울 수 있는데, 전기 접속 단자(54, 55)는 노출된 채로 남겨 둔다. 이어서 티켓이 분배된다. 티켓을 유효화시키려는 경우, 그 기능을 유효화하기 위해 하나 이상의 입력 단자에 입력치가 가해지고 하나 이상의 출력 단자에서의 출력치가 모니터된다. 티켓은 편리하게 사용할 수 있도록 하기 위해서는 유연한 플라스틱 기판 상에 프린팅되는 것이 바람직하다.
가격 증착 및 꼬리표 증착용이 아닌 사용자 정의 회로도 유사한 방식으로 제조될 수 있다. 회로의 유효화 및 판독도 또한 일례로 무선 주파수 방사(피직스 월드(Physics World) 1999년 3월호, 31페이지)를 이용하여 원격 검침함으로써 이루어질 수 있다.
적절한 접속부를 표준 배열 상에 단순히 잉크 젯 프린팅하기만 해도 최종 사용자가 회로를 정의할 수 있는 능력은 공장 설계 회로에 비해 상당히 증가된 융통성을 제공한다.
본 발명은 이상의 실시예에 제한되지 않는다. 본 발명의 특징은, 본 명세서에서 설명한 개념의 새롭고 진보된 모든 특징을 포함하며 본 명세서에서 설명된 그 특징들의 새롭고 진보된 모든 조합을 포함한다.
본 출원인은, 본 발명이 이상에서 설명한 어떠한 한정 사항의 범위로 제한됨이 없이 본 명세서에 개시된 특징들 중 임의의 특징이나 그 조합을 함축적으로나 혹은 명시적으로, 또는 일반적으로 포함한다는 점에 주목시키고자 한다. 이상의 설명에 비추어 볼 때, 당업자라면 본 발명의 범위 내에서 여러 가지의 수정을 할 수 있음은 분명하다.

Claims (82)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고, 상기 반도체 물질은 공액 블록 코폴리머(conjugated block copolymer)인 것을 특징으로 하는 집적회로 형성방법.
  10. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고,
    상기 반도체 물질은, 적어도 두 개의 공유결합에 의하여 각각 결합되는 공액 단량체 단위의 제 1블록과, 그리고 단량체 단위의 제 2 블록을 포함하는 블록 코폴리머를 포함하여 구성되며, 상기 블록 코폴리머는 전자 친화도가 3.0eV 또는 3.5eV 이상인 것을 특징으로 하는 집적회로 형성방법.
  11. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고,
    상기 반도체 물질은, 적어도 두 개의 공유결합에 의하여 각각 결합되는 공액 단량체 단위의 제 1블록과, 그리고 단량체 단위의 제 2블록을 포함하는 블록 코폴리머를 포함하여 구성되며, 상기 블록 코폴리머는 이온화 전위가 4.9eV 내지 5.5eV 의 범위인 것을 특징으로 하는 집적회로 형성방법.
  12. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고,
    상기 반도체 물질은, 적어도 두 개의 공유결합에 의하여 각각 결합되는 공액 단량체 단위의 제 1블록과, 그리고 단량체 단위의 제 2 블록을 포함하는 블록 코폴리머를 포함하여 구성되고, 상기 블록 코폴리머는 전자 친화도가 3.0eV 또는 3.5eV 이상이며,
    상기 단량체 단위의 제 1블록은, 불소 유도체, 페닐렌 유도체, 및 인덴 불소 유도체(indenofluorene derivativ)로 이루어지는 군에서 하나 이상을 포함하며,
    상기 단량체 단위의 제 2블록은 티오펜 유도체, 트리아릴아민 유도체, 및 벤조티아디아졸 유도체로 이루어지는 군에서 하나 이상을 포함하는 것을 특징으로 하는 집적회로 형성방법.
  13. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고,
    상기 반도체 물질은 F8T2 또는 TFB인 것을 특징으로 하는 집적회로 형성방법.
  14. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 반도체 물질을 잉크젯 프린팅하는 것을 포함하고,
    상기 반도체 물질은 액정 공액 폴리머(liquid-crystalline conjugated polymer)를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  15. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하며,
    상기 잉크젯 프린팅 단계는 상기 전자 스위칭 디바이스들의 절연층의 국부적인 영역들에 용제를 잉크젯 프린팅함으로써, 상기 국부적인 영역들의 절연층을 용해시켜 상기 절연층들을 통하여 연장되는 통과공(voids)이 형성되도록 하는 것을 특징으로 하는 집적회로 형성방법.
  16. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하고, 여기서 상기 잉크젯 프린팅 단계는 상기 전자 스위칭 디바이스들의 절연층의 국부적인 영역들에 용제를 잉크젯 프린팅함으로써, 상기 국부적인 영역들의 절연층을 용해시켜 상기 절연층들을 통하여 연장되는 통과공(voids)이 형성되도록 하며; 그리고
    상기 통과공에 전기적 전도성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  17. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하고,
    상기 잉크젯 프린팅 단계는 상기 디바이스들의 절연층의 국부적인 영역들에 확산성 도펀트(diffusive dopant)를 잉크젯 프린팅함으로써, 상기 영역들의 절연층을 변경시켜 상기 절연층들을 통하여 연장되는 전기적 전도성 물질로 된 채널이 형성되도록 하는 것을 특징으로 하는 집적회로 형성방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 비아홀 연결부들(via-hole interconnections)에 의해 상호 연결된 전자 스위칭 디바이스들을 포함하는 집적회로를 형성하는 방법에서,
    상기 비아홀 연결부들을 잉크젯 프린팅으로 형성하는 단계를 포함하고, 여기서 상기 잉크젯 프린팅 단계는, 컴퓨터의 제어하에 동작가능한 적어도 하나의 프린팅 헤드를 갖는 잉크젯 프린터에 의해 수행되어, 기판상의 선택된 영역에 물질을 증착하며; 그리고
    상기 잉크젯 프린팅 단계는, 상기 기판상의 광학적 대비(optical contrast)를 감지하는 단계와 그리고 컴퓨터 제어하에 상기 프린팅 헤드를 이동시키기 위하여 상기 광학적 대비에 근거하여 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 집적회로 형성방법.
  23. 삭제
  24. 기판과, 상기 기판상에 위치하는 다수의 트랜지스터들 - 이들 각 트랜지스터는 상기 트랜지스터들을 상호 연결해주는 적어도 하나의 상호 연결 전극을 갖는다 - 을 포함하는 전자 디바이스 어레이로부터 전자회로를 형성하는 방법에서,
    상기 기판 위에 전도성 물질을 잉크젯 프린팅하여 상기 트랜지스터들 중 적어도 두 개의 트랜지스터 사이에 상호 연결 패턴이 형성되게 함으로써 상기 상호 연결 전극들 중 두 전극들 사이에 전도 경로가 제공되도록 하는 전자회로 형성방법.
  25. 제 24항에 있어서,
    상기 두 트랜지스터들 중 하나는 상기 기판상의 트랜지스터들의 사전 연결된 기능 블록의 일부인 것을 특징으로 하는 전자회로 형성방법.
  26. 제 24항 또는 제 25항에 있어서,
    상기 트랜지스터들 각각은 폴리머 물질로 형성되는 것을 특징으로 하는 전자회로 형성방법.
  27. 제 26항에 있어서,
    상기 폴리머 물질은 전도성 또는 반전도성 폴리머인 것을 특징으로 하는 전자회로 형성방법.
  28. 제 24항에 있어서,
    상기 기판은 하나 이상의 수동 회로 요소들을 포함하며,
    상기 기판 위에 전도성 물질을 잉크젯 프린팅함으로써, 상기 트랜지스터 중의 어느 하나의 상호연결 전극과 상기 수동 회로 요소들중 하나와의 사이에 전도 경로를 제공하는 것을 특징으로 하는 전자회로 형성방법.
  29. 제 24항에 있어서,
    상기 기판은 하나 이상의 추가적 능동 회로 요소들을 포함하는 것을 특징으로 하는 전자회로 형성 방법.
  30. 제 29항에 있어서,
    상기 트랜지스터들중 적어도 하나에 디스플레이 요소를 형성하는 단계 - 상기 트랜지스터들중 하나의 임의 전극은 상기 디스플레이 요소의 임의 전극과 전기적으로 연결된다 - 를 포함하는 것을 특징으로 하는 전자회로 형성방법.
  31. 제 24항에 있어서,
    상기 잉크젯 프린팅 단계는, 상기 기판상의 선택된 위치에 물질을 증착시키기 위하여 컴퓨터의 제어하에 동작가능한 적어도 하나의 프린팅 헤드를 갖는 잉크젯 프린터에 의해 수행되는 것을 특징으로 하는 전자회로 형성방법.
  32. 제 31항에 있어서,
    상기 잉크젯 프린팅 단계는, 상기 기판상의 광학적 대비(optical contrast)를 감지하는 단계와, 그리고 컴퓨터의 제어하에 상기 프린팅 헤드가 이전에 증착된 패턴에 대해 정합(registration)을 이루도록 하기 위하여 상기 광학적 대비에 근거하여 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 전자회로 형성방법.
  33. 제 31항에 있어서,
    상기 잉크젯 프린터는 잉크젯 프린팅에 의해 상기 기판상에 사용자 선택 회로를 형성하기 위하여 상기 전도성 물질 또는 절연성 물질을 증착하도록 동작가능한 것을 특징으로 하는 전자 회로 형성방법.
  34. 제 24항에 있어서,
    상기 디바이스들의 절연층들의 국부적인 영역들에 용제를 잉크젯 프린팅하는 단계 - 이에 의해 상기 영역들의 상기 절연층들을 용해시켜 상기 절연층들을 통하여 연장되는 통과공이 형성되며 - 와; 그리고
    상기 통과공에 전도성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 전자회로 형성방법.
  35. 제 24항에 있어서,
    상기 기판은, 상기 트랜지스터들의 전극들 사이에, 상기 기판상에 증착된 액체를 상기 액체에 대한 상대적 친화력 또는 반발력에 의해 상기 전극들 사이에 사전 형성된 경로에 한정시키기 위한 구조부를 포함하는 것을 특징으로 하는 전자회로 형성방법.
  36. 제 24항에 따른 방법으로 형성된 전자 디바이스.
  37. 삭제
  38. 삭제
  39. 기판과 다수의 트랜지스터들 또는 상기 기판상에 위치한 트랜지스터들의 기능성 블록 - 상기 각 트랜지스터들 또는 기능성 블록은 상기 트랜지스터들의 상호 연결을 위한 적어도 하나의 연결 전극을 구비한다 - 을 포함하는 전자 디바이스 어레이로부터 전자 디바이스를 형성하는 방법에 있어서,
    전도성 물질을 잉크젯 프린팅하여 두 연결 전극 사이에 전도성 통로를 제공하는 단계와, 상기 트랜지스터의 절연층에 용제를 국부적으로 증착하여 트랜지스터의 절연층을 통하는 비아홀을 개구(opening)하는 단계와, 두 트랜지스터들 또는 기능성 블록들 사이의 영역에 절연 물질을 잉크젯 프린팅 하는 단계 중 하나 이상의 단계에 의하여 상기 적어도 두개의 트랜지스터 사이의 연결 패턴을 형성하는 것을 특징으로 하는 전자 디바이스 형성방법.
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
KR1020027008128A 1999-12-21 2000-12-21 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법 KR100909481B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GBGB9930217.6A GB9930217D0 (en) 1999-12-21 1999-12-21 Solutiion processed transistors
GB9930217.6 1999-12-21
GBGB0009913.5A GB0009913D0 (en) 1999-12-21 2000-04-20 Integrated circuits
GB0009913.5 2000-04-20
PCT/GB2000/004938 WO2001046987A2 (en) 1999-12-21 2000-12-21 Inkjet-fabricated integrated circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020077010832A Division KR100940110B1 (ko) 1999-12-21 2000-12-21 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법

Publications (2)

Publication Number Publication Date
KR20020089313A KR20020089313A (ko) 2002-11-29
KR100909481B1 true KR100909481B1 (ko) 2009-07-28

Family

ID=10866760

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020027008128A KR100909481B1 (ko) 1999-12-21 2000-12-21 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법
KR1020027008126A KR100927890B1 (ko) 1999-12-21 2000-12-21 용액 처리 디바이스
KR1020027008129A KR100872154B1 (ko) 1999-12-21 2000-12-21 용액 처리 공정

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020027008126A KR100927890B1 (ko) 1999-12-21 2000-12-21 용액 처리 디바이스
KR1020027008129A KR100872154B1 (ko) 1999-12-21 2000-12-21 용액 처리 공정

Country Status (6)

Country Link
JP (2) JP5014547B2 (ko)
KR (3) KR100909481B1 (ko)
BR (3) BRPI0016660B1 (ko)
CA (1) CA2829416C (ko)
GB (5) GB9930217D0 (ko)
HK (3) HK1053012B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4629997B2 (ja) * 2003-06-02 2011-02-09 株式会社リコー 薄膜トランジスタ及び薄膜トランジスタアレイ
JP4906934B2 (ja) * 2003-06-02 2012-03-28 株式会社リコー 電子素子、電子素子アレイ及び表示装置
JP4666999B2 (ja) * 2003-10-28 2011-04-06 株式会社半導体エネルギー研究所 配線及び薄膜トランジスタの作製方法
US7968461B2 (en) 2003-10-28 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming wiring, method for manufacturing thin film transistor and droplet discharging method
JP4713192B2 (ja) * 2004-03-25 2011-06-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP4665545B2 (ja) * 2005-02-24 2011-04-06 凸版印刷株式会社 薄膜トランジスタの製造方法
JP2006261535A (ja) * 2005-03-18 2006-09-28 Ricoh Co Ltd 積層構造体、積層構造体を用いた電子素子、電子素子を用いた電子素子アレイ、積層構造体の製造方法および電子素子の製造方法
JP4556838B2 (ja) * 2005-05-13 2010-10-06 セイコーエプソン株式会社 バンクの形成方法および膜パターンの形成方法
KR100696555B1 (ko) * 2006-02-28 2007-03-19 삼성에스디아이 주식회사 유기 박막 트랜지스터의 제조방법, 이로부터 제조된 유기박막 트랜지스터 및 상기 유기 박막 트랜지스터를 구비한평판 표시 장치
KR100792407B1 (ko) * 2006-10-10 2008-01-08 고려대학교 산학협력단 플렉시블 기판 상에 나노 입자를 이용한 전면 게이트 박막트랜지스터 및 그 제조 방법
JP4415977B2 (ja) 2006-07-14 2010-02-17 セイコーエプソン株式会社 半導体装置の製造方法、及び転写用の基板
JP4096985B2 (ja) 2006-07-14 2008-06-04 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、及び電気光学装置
KR100777741B1 (ko) * 2006-07-19 2007-11-19 삼성에스디아이 주식회사 유기 박막 트랜지스터의 제조 방법 및 상기 방법으로제조된 유기 박막 트랜지스터를 구비한 평판 표시 장치
KR100792036B1 (ko) * 2006-10-17 2008-01-04 한양대학교 산학협력단 유기 박막 트랜지스터 및 그 제조 방법
KR101475097B1 (ko) * 2007-04-25 2014-12-23 메르크 파텐트 게엠베하 전자 디바이스의 제조 방법
JP2009105258A (ja) * 2007-10-24 2009-05-14 Konica Minolta Holdings Inc 薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置
KR101678670B1 (ko) * 2010-01-22 2016-12-07 삼성전자주식회사 박막트랜지스터 및 어레이 박막트랜지스터의 제조방법
JP2011216647A (ja) 2010-03-31 2011-10-27 Dainippon Printing Co Ltd パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
JP5866783B2 (ja) * 2011-03-25 2016-02-17 セイコーエプソン株式会社 回路基板の製造方法
JP6531319B2 (ja) * 2016-05-16 2019-06-19 株式会社Ｎｓｃ 表示装置製造方法
JP6804082B2 (ja) * 2016-09-21 2020-12-23 国立研究開発法人物質・材料研究機構 有機トランジスタとその動作制御方法および動作制御装置
CN106953029B (zh) * 2017-03-22 2019-08-02 京东方科技集团股份有限公司 一种薄膜封装方法及封装薄膜、喷墨打印设备
JP7030352B2 (ja) * 2020-10-13 2022-03-07 国立研究開発法人物質・材料研究機構 有機トランジスタおよび有機トランジスタの動作制御装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999010939A2 (en) * 1997-08-22 1999-03-04 Koninklijke Philips Electronics N.V. A method of manufacturing a field-effect transistor substantially consisting of organic materials
WO1999021233A1 (en) 1997-10-17 1999-04-29 The Regents Of The University Of California Process for fabricating organic semiconductor devices using ink-jet printing technology and device and system employing same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2664430B1 (fr) * 1990-07-04 1992-09-18 Centre Nat Rech Scient Transistor a effet de champ en couche mince de structure mis, dont l'isolant et le semiconducteur sont realises en materiaux organiques.
JP2507153B2 (ja) 1990-07-31 1996-06-12 松下電器産業株式会社 有機デバイスとその製造方法
JP3941169B2 (ja) * 1997-07-16 2007-07-04 セイコーエプソン株式会社 有機ｅｌ素子の製造方法
DE69840914D1 (de) * 1997-10-14 2009-07-30 Patterning Technologies Ltd Methode zur Herstellung eines elektrischen Kondensators
CN1293784C (zh) * 1998-03-17 2007-01-03 精工爱普生株式会社 薄膜构图衬底、薄膜形成方法和薄膜元件
GB9808061D0 (en) * 1998-04-16 1998-06-17 Cambridge Display Tech Ltd Polymer devices
WO2000079617A1 (en) * 1999-06-21 2000-12-28 Cambridge University Technical Services Limited Aligned polymers for an organic tft

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999010939A2 (en) * 1997-08-22 1999-03-04 Koninklijke Philips Electronics N.V. A method of manufacturing a field-effect transistor substantially consisting of organic materials
WO1999021233A1 (en) 1997-10-17 1999-04-29 The Regents Of The University Of California Process for fabricating organic semiconductor devices using ink-jet printing technology and device and system employing same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
APPLID PHYSICS LETTERS, Vol. 73, no. 1, 6 July 1998, pages 108-110.

Also Published As

Publication number Publication date
JP2003518756A (ja) 2003-06-10
HK1053012A1 (en) 2003-10-03
KR20020086870A (ko) 2002-11-20
JP2013211565A (ja) 2013-10-10
HK1053013A1 (en) 2003-10-03
KR100927890B1 (ko) 2009-11-23
GB0009911D0 (en) 2000-06-07
KR20020088065A (ko) 2002-11-25
JP5014547B2 (ja) 2012-08-29
GB0009913D0 (en) 2000-06-07
HK1053011A1 (en) 2003-10-03
BRPI0016670B1 (pt) 2018-09-11
KR20020089313A (ko) 2002-11-29
HK1053012B (zh) 2010-01-15
BRPI0016660B1 (pt) 2018-09-25
CA2829416A1 (en) 2001-06-28
JP5658789B2 (ja) 2015-01-28
CA2829416C (en) 2018-04-10
GB0009917D0 (en) 2000-06-07
HK1053013B (zh) 2008-11-28
KR100872154B1 (ko) 2008-12-08
HK1053011B (zh) 2008-11-28
BRPI0016643B1 (pt) 2018-04-03
GB9930217D0 (en) 2000-02-09
GB0009915D0 (en) 2000-06-07

Similar Documents

Publication Publication Date Title
KR100940110B1 (ko) 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법
US7763501B2 (en) Forming interconnects
KR100909481B1 (ko) 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법
US6808972B2 (en) Method of processing solution on a substrate
US6905906B2 (en) Solution processed devices

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
A107 Divisional application of patent
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 11