KR100906710B1 - 칩 표면 실장을 위한 동박 패드 구조 및 가공 방법 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 63
- 229910052802 copper Inorganic materials 0.000 title abstract description 3
- 239000010949 copper Substances 0.000 title abstract description 3
- 238000003672 processing method Methods 0.000 title abstract description 3
- 239000011889 copper foil Substances 0.000 claims abstract description 59
- 229910000679 solder Inorganic materials 0.000 claims abstract description 30
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052737 gold Inorganic materials 0.000 claims abstract description 24
- 239000010931 gold Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000007747 plating Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 8
- 238000009736 wetting Methods 0.000 description 4
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract
본 발명은 칩 내장형 인쇄회로기판에서 내층 삽입되는 칩 부품을 실장하기 위한 실장 기술(SMT) 방법에 관한 것으로서, 동박 패드 위에 솔더 페이스트의 퍼짐을 제어하여 응력 차이로 인한 표면 실장 칩의 스트레스 등을 해결한 표면 실장 기술에 관한 것이다. 본 발명에 따른 칩 표면 실장을 위한 동박 패드는 칩 전극이 직접 접촉하는 동박 패드 면에는 금도금 층을 형성하고, 나머지 부위의 표면은 산화 처리함으로써 금도금 층이 코팅된 동박 패드 부위와 나머지 산화된 동박 패드 부위 사이에 솔더 페이스트에 대한 웨팅성을 서로 달리한 구조를 제안한다. 그 결과, 본 발명에 따른 동박 패드를 칩 표면 실장에 적용하는 경우, 솔더 페이스트가 금도층 표면에서만 퍼지는 모습을 보이고, 산화된 동박 패드 표면에서는 솔더 페이스트가 퍼지지 않게 되어 칩 양쪽의 응력 차이로 인한 반도체 칩의 변형 또는 스트레스의 발생을 피할 수 있다.
인쇄회로기판, PCB, SMT, 표면 실장.
Description
본 발명은 칩 내장형 인쇄회로기판(Chip-Embedded PCB)에서 내층 삽입되는 칩 부품을 실장하기 위한 실장 기술(SMT; surface mount technology) 방법 및 이을 위한 동박 패드 구조에 관한 것으로서, 기판에 칩 실장하는 단계에서 동박 패드 위에 솔더(solder) 페이스트가 퍼져서, 그 결과 응력 차이로 인하여 표면 실장 칩에 스트레스가 발생하는 문제 등을 해결한 표면 실장 기술에 관한 것이다.
인쇄회로기판을 소형화하고 경량화하기 위하여 인쇄회로기판에 반도체 칩을 직접 내장하여 실장하는 기술이 통용되고 있다. 반도체 칩을 기판 표면에 직접 실장하는 표면 실장 기술(SMT)의 경우, 기판에 칩을 실장하기 위하여 동박 패드를 형성하고 그 위에 반도칩을 올려놓고 솔더 페이스트로 접속하는 방식이 적용되고 있다. 그런데, 반도체 칩을 기판의 동박 패드의 표면에 표면 장착하는 과정에서, 동박 표면으로 솔더(solder) 페이스트(paste)가 지나치게 퍼지는 문제가 발생하고, 더욱이 솔더 페이스트가 퍼져나갈 때에 좌우 편차가 발생하면서 퍼질 경우, 좌우 비대칭성으로 인한 제반 기술적 문제를 야기할 수 있다.
도1은 종래 기술에 따라 기판에 반도체 칩을 실장한 모습을 나타낸 도면이다. 도1을 참조하면, 종래 기술은 기판 위에 형성한 동박 패드(10) 위에 칩(20)을 표면 실장하고자 하는 경우, 반도체 칩의 전극(21)을 동박 패드(10) 위에 올려놓고 솔더 페이스트(30a, 30b)를 이용해서 서로 접속되도록 한다. 그런데, 솔더 페이스트(30a, 30b)는 동박 표면(10)에서 그 퍼짐성의 차이가 있을 수 있어서, 도1에 나타낸 대로, 한 방향으로 솔더 페이스트(30b)가 다른 한 방향의 솔더 페이스트(30a)보다 과다하게 퍼져 내려갈 수 있다.
이 경우, 특히 패턴 간격이 조밀한 회로에서는 절연되어야 할 회로 사이가 솔더 페이스트로 인해 단락되는 문제가 발생할 수 있으며, 좌우 편차를 가진 솔더 페이스트(30a, 30b)가 응고되는 단계에서 좌우 응력의 차이로 인해 칩의 위치가 틀어지거나 깨지는 등의 문제가 발생할 수 있다.
따라서, 본 발명의 목적은 칩 부품을 기판 내층에 표면 실장하는 과정에서 솔더 페이스트의 퍼짐성을 제어할 수 있는 동박 패드 구조 및 가공 공법을 제공하는 데 있다.
본 발명은 실장할 반도체 칩 전극과 동박 패드가 맞닿을 부위에만 선택적으로 금도금을 진행하여 동박 패드 위에 금도금 층을 형성하고, 위의 동박 패드에 대해 산화 공정을 진행함으로써 금도금 층을 피복되지 않은 동박 패드 부분을 산화시 킴으로써, 칩이 실장될 동박 패드를 두 부위로 나누어서 한 부분은 금도금이 코팅된 영역과 산화된 동박 패드의 두 영역으로 형성하는 것을 특징으로 한다.
본 발명의 경우 금도금 층 표면에서는 웨팅(wetting)성이 우수해서 솔더 페이스트가 쉽게 퍼지지만, 산화 과정을 거친 동박 패드 표면은 웨팅성이 우수하지 못하므로 솔더 페이스트가 퍼지는 것을 억제하게 된다. 그 결과, 칩 부품을 동박 패드에 솔더 페이스트를 이용해서 실장하는 과정에서, 솔더 페이스트는 금도금 층 위에서만 퍼지게 되고 산화된 동박 패드 층 위로는 퍼져나가는 것을 방지하게 된다.
이상과 같이, 본 발명은 솔더 페이스트를 도포하고자 하는 부위만을 선택적으로 금도금 처리한 후 산화 공정을 진행함으로써, 원하는 부위에만 솔더 페이스트가 웨팅(wetting)되고 나머지 부위는 솔더 페이스트가 퍼지는 것을 방지할 수 있다. 그 결과, 솔더 페이스트가 과도하게 퍼져나가서 회로가 단락되는 문제가 발생하거나, 또는 솔더 페이스트가 비대칭적으로 퍼져나가 응력의 비대칭성으로 인하여 칩에 불필요한 스트레스가 작용하는 것을 방지할 수 있다.
이하에서는, 첨부도면 도2a 내지 도2d를 참조하여 본 발명의 양호한 실시예를 상세히 설명한다. 도2a를 참조하면, 기판(200)에 이미지 작업을 진행해서 동박 패드(100)를 형성한다. 여기서 동박 패드를 형성하는 방법은 기존의 방법이 그대로 적용될 수 있으며, 동박 표면에 드라이 필름(도시하지 않음)을 밀착하고 회로 패턴에 따라 사진, 현상 및 식각 공정을 진행하여 칩이 실장될 위치에 선택적으로 기판 위에 동박 패드를 형성한다.
이어서, 드라이 필름을 기판 표면에 밀착하고 사진, 현상 및 식각 등 이미지 작업을 진행해서 선택적으로 상기 드라이 필름을 식각 제거함으로써, 기판에 형성된 동박 패드(100) 중 칩 부품이 직접 맞닿을 부위만을 남겨 놓고 나머지 부위는 드라이 필름(300)으로 마스크 한다(도2b). 따라서, 드라이 필름(300)이 부분적으로 동박 패드(100)를 마스크하고 있는 상태에서 전기 동도금을 진행하면 드라이 필름(300)이 덮여 있지 않은 동박 패드 위에만 금도금 층(400)이 형성되고(도2c 참조), 드라이 필름(300)이 덮여 있는 부위에는 금도금이 진행되지 않는다. 이때에, 본 발명의 또 다른 실시예로서 무전해 금도금을 실시할 수도 있다.
이어서, 도2d를 참조하면, 동박 패드 위에 금도금 층(400)이 선택적으로 형성된 기판을 산화처리 한다. 그 결과, 금도금 층(400)이 덮여 있지 않은 동박 부위는 산화되어 산화동(100') 처리된다. 산화 처리 과정 중에 금도금 층(400)은 산소와 거의 반응을 하지 않는데 반하여, 금도금 층(400)이 덮여 있지 않은 동박 패드는 산소와 반응하여 산화동(100')이 된다.
도2e에서와 같이, 칩(20)을 실장하고 칩의 전극(21)과 기판을 접속하기 위해 금도금 층(400) 위에 칩(20)의 전극(21)을 정렬하고 솔더 페이스트(30)를 도포하면 금도금처리된 부분은 웨팅(wetting)성이 좋기 때문에 솔더 페이스트(30)가 잘 펴지지만, 산화 처리가 된 동박(100') 표면은 상대적으로 웨팅성이 나빠서 솔더 페이스트가 퍼지지 않게 된다. 여기서, 만일 기판의 외층의 경우에는 솔더 레지스트가 마스크 역할을 하므로 본 발명의 효과를 기대할 수 있으나, 기판 내층의 경우에는 솔더 레지스트 인쇄가 불가능하므로 본 발명에 따른 공법이 매우 유용하다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명에 따른 칩 표면 실장을 위한 동박 패드는 칩 전극이 직접 접촉하는 동박 패드 면에는 금도금 층을 형성하고, 나머지 부위의 표면은 산화 처리함으로써 금도금 층이 코팅된 동박 패드 부위와 나머지 산화된 동박 패드 부위 사이에 솔더 페이스트에 대한 웨팅성을 서로 달리한 구조를 사용한다. 그 결과, 본 발명에 따른 동박 패드를 칩 표면 실장에 적용하는 경우, 솔더 페이스트가 금도층 표면에서만 퍼지는 모습을 보이고, 산화된 동박 패드 표면에서는 솔더 페이스트가 퍼지지 않게 되어 칩 양쪽의 응력 차이로 인한 반도체 칩의 변형 또는 스트레스의 발생을 피할 수 있다.
도1은 종래기술에 따라 기판에 칩 부분을 내장하여 표면 실장한 모습을 나타낸 도면.
도2a 내지 도2d는 본 발명에 따라 기판에 칩 부분을 내장하여 표면 실장하는 방법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 동박 패드
20: 칩
21: 전극
30, 30a, 30b: 솔더 페이스트
100': 산화된 동박 패드
200: 기판
300: 드라이 필름
400: 금 도금 층
Claims (3)
- 칩 부품을 기판에 표면 실장하기 위한 동박 패드를 형성하는 방법에 있어서,(a) 기판의 표면의 동박을 사진, 현상 및 식각 작업을 진행하여 상기 칩 부품을 실장할 위치에 선택적으로 동박 패드를 형성하는 단계;(b) 상기 동박 패드 위에 드라이 필름을 도포하고 사진, 현상 및 식각 작업을 진행하여 상기 칩 부품의 전극이 직접 접촉할 부위에 해당하는 동박 표면만을 노출하고 나머지 동박 패드 표면은 상기 드라이 필름이 덮도록 패턴 형성하는 단계;(c) 금도금을 진행하여 상기 동박 패드 중에서 노출된 동박 표면에만 금도금 층을 형성하는 단계; 및(d) 상기 드라이 필름을 박리하고 산화 공정을 진행하여 금도금 층이 덮고 있지 않은 동박 패드를 산화시키는 단계를 포함하는 칩 부품 표면 실장을 위한 동박 패드 형성 방법.
- 제1항에 따른 방법으로 형성된 동박 패드로서, 상기 동박 패드의 일부 표면은 금도금 층으로 코팅되고, 나머지 부위의 동박은 산화 처리되어 동박 패드 표면 중 금도금 코팅된 부위와 산화 처리된 동박 패드의 표면의 솔더 페이스트에 대한 퍼짐성 정도가 서로 다른 것을 특징으로 하는 칩 부품 표면 실장을 위한 동박 패드.
- 제2항에 따른 칩 부품 표면 실장을 위한 동박 패드를 구비한 인쇄회로기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080007525A KR100906710B1 (ko) | 2008-01-24 | 2008-01-24 | 칩 표면 실장을 위한 동박 패드 구조 및 가공 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080007525A KR100906710B1 (ko) | 2008-01-24 | 2008-01-24 | 칩 표면 실장을 위한 동박 패드 구조 및 가공 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100906710B1 true KR100906710B1 (ko) | 2009-07-07 |
Family
ID=41337384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080007525A KR100906710B1 (ko) | 2008-01-24 | 2008-01-24 | 칩 표면 실장을 위한 동박 패드 구조 및 가공 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100906710B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101168641B1 (ko) | 2011-07-04 | 2012-07-25 | 대덕전자 주식회사 | 부품 표면 실장을 위한 패드 제조 방법 |
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| JPH11330693A (ja) | 1998-05-12 | 1999-11-30 | Murata Mfg Co Ltd | 厚膜多層セラミック基板およびその製造方法、ならびに厚膜多層セラミック基板上への電子部品の実装構造 |
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2008
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Payment date: 20160630 Year of fee payment: 8 |
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