KR100901562B1 - 속경화형 반도체 패키징 방법 - Google Patents

속경화형 반도체 패키징 방법 Download PDF

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Abstract

본 발명은, 속경화형 반도체 패키징 방법에 관한 것이다. 본 발명은, (S1) 피접착부재 상면에 스크린 프린팅 공정을 진행하여 다이 접착제를 도포하는 단계; (S2) 상기 다이 접착제가 도포된 피접착부재에 대해 비스테이징 공정을 진행하는 단계; (S3) 상기 비스테이징 공정이 완료된 다이 접착제 상면에 다이를 접착시키는 단계; (S4) 상기 접착된 다이와 피접착부재 간을 와이어 본딩시키는 단계; 및 (S5) 상기 결과물의 외부를 밀봉하는 단계;를 포함하여 진행하되, 상기 (S2)단계의 비스테이징 공정 후의 다이 접착제는, 상기 (S2)단계의 비스테이징 공전 전에 비하여 10% 초과 50% 미만의 열량 감소를 보이며, 상기 (S3)단계의 후의 다이 접착제의 상온 접착력은, 10kgf/㎠ 이상 유지되도록 진행하는 것을 특징으로 한다. 본 발명에 따르면, 다이 접착제를 이용하여 피접착 부재에 스크린 프린팅에 의한 도포 이후에 행해져야 하는 예비 건조 과정, 열적 큐어링 과정을 별도의 공정 단계로서 진행하지 않고도 다이 접착제의 성능이 그대로 발현되며, 그로 인해 제조되는 반도체 제품의 품질의 신뢰성을 유지시킬 수 있는 보다 간이한 공정을 제시할 수 있는 장점이 있다.
경화, 비스테이징, 모듈러스, 다이, 접착

Description

속경화형 반도체 패키징 방법{Method for packaging of semiconductor rapid hardening}
본 발명은 속경화형 반도체 패키징 방법에 관한 것으로서, 더욱 상세하게는 비스테이징 공정 후의 다이 접착제의 열경화도 및 다이 접착 후의 상온 접착력를 제어 인자로 하여, 소정의 조건을 만족하는 다이접착제를 이용한 공정을 진행함으로써, 공정 효율성을 확보할 수 있는 속경화형 반도체 패키징 방법에 관한 것이다.
반도체 디바이스의 패키징 공정에 있어서, 칩을 적층하거나 PCB 또는 리드-프레임(Lead-frame)과 같은 지지부재에 접착할 때 사용되는 접착제로써 다이 접착 페이스트가 널리 사용되고 있다.
반도체 패키지의 한 형태에서, 반도체 다이 또는 칩은 기판에 전기적으로 접속되는 한편 접착제에 의해 기계적으로 접합된다. 기판은 다른 전기적 소자 또는 외부 파워 소스에 연결된다. 제조 공정은 연속적인 일련의 단계로 실행될 수 있고, 그렇지 않으면 기계적 부착을 위해 접착제를 사용하여 기판을 제조한 다음 추후 일정 시간까지 유지시킬 수 있다.
제조 공정이 연속적인 일련의 단계로 실행될 경우, 기판 상에 접착제가 도포 되고, 반도체 칩을 접착제와 접촉시키고, 접착제는 열 또는 열과 압력을 가함으로써 경화된다. 적합한 접착제는 무용매 액체 및 페이스트 또는 고체일 수 있다. 액체나 페이스트 형태일 경우, 접착제는 가열에 의해 경화와 함께 응고된다. 접착제를 기판에 도포한 후 제조 공정을 중단하고 최종 조립 공정을 추후 시점까지 보류해야 할 경우, 접착제는 온전히 보존되기 위해 응고된 형태로 존재해야 한다. 고체 접착제는 블리딩(bleeding)이 최소이거나 전혀 없는 이점 및 본드라인(bondline), 즉 칩과 접착제간 계면(interface)의 두께 및 틸트(tilt)를 양호하게 제어할 수 있는 이점을 제공한다.
일부 반도체 패키지 응용에 있어서, 공정상의 이유에서 페이스트 접착제가 필름 접착제보다 바람직하지만, 고체의 본드라인 및 필렛(fillet) 제어가 요구된다. 그러한 경우에, B-스테이지 가능형(B-stageable) 접착제로 알려진 접착제가 사용될 수 있다. 원료인 접착제 물질이 고체인 경우, 상기 고체는 용매에 분산되거나 용해되어 페이스트를 형성하고, 그 페이스트가 기판에 적용된다. 이어서, 용매를 증발시키기 위해 접착제를 가열하여, 고체 상태로서 경화되지 않은 접착제를 기판에 남긴다. 원료인 접착제 물질이 액체 또는 페이스트인 경우, 접착제는 기판 상에 분배되고, 접착제가 고체 상태로 부분 경화되도록 가열된다.
이러한 다이 접착제는 피접착부재에 스크린 프린팅 방법을 이용하여 일정한 패턴으로 도포된 후, 비스테이징 공정을 거친 후, 1일 이상 상온에서 방치한 후, 다이 접착을 하기 전에 잔류 수분을 제거하기 위한 예비 건조(pre dry) 공정을 진행한다. 이러한 예비 건조 공정은, 다이 접착제 내의 잔류 수분에 의해 후속되는 고온 공정에서 다이 접착제 내부에 보이드를 발생을 방지할 수 있으므로, 종래의 공정에서는 필수적인 공정이라 할 것이다. 한편, 다이 접착이 완료된 이후, 다이 접착제의 내열성 및 신뢰성 향상을 위해 열처리에 의한 큐어링(curring) 공정도 반드시 요구되는 공정이다. 마지막으로 와이어 본딩이 완료된 이후, 접착 완료된 칩(chip)을 보호하기 위한 목적으로 행해지는 에폭시 몰딩 컴파운딩(EMC) 공정을 진행하며, 몰딩재의 내열성 및 접착력 향상을 위해 EMC에 대한 열적 큐어링 공정도 요구되고 있다.
이상에서 살펴본 바와 같이, 다이 접착제를 도포한 이후, 최종 밀봉(몰딩재에 의한 보호) 단계까지에서 수회의 열처리 공정이 요구되며, 이는 공정 효율화와 부합되지 않는 비경제적인 측면이 있으므로, 공정 단순화를 위한 기술 개선의 노력이 관련업계에서 지속적으로 이루어지고 있다. 이러한 기술적 배경하에서 본 발명이 안출되었다.
본 발명이 해결하고자 하는 과제는, 종래의 다이 접착제를 이용한 반도체 패키징 방법에서, 예비 건조 공정, 열적 큐어링 공정 등을 별도로 진행하지 않고도 제품의 안정성 및 신뢰성과 내열성 및 접착성이 확보될 수 있는 단순화된 공정 단계를 제공하는 것에 있다. 본 발명은 이러한 과제를 해결하기 위하여, 하기와 같은 과제 해결 수단으로서 속경화형 반도체 패키징 방법을 제공함을 그 목적으로 한다.
본 발명의 과제 해결 수단으로 제공하는 속경화형 반도체 패키징 방법은, (S1) 피접착부재 상면에 스크린 프린팅 공정을 진행하여 다이 접착제를 도포하는 단계; (S2) 상기 다이 접착제가 도포된 피접착부재에 대해 비스테이징 공정을 진행하는 단계; (S3) 상기 비스테이징 공정이 완료된 다이 접착제 상면에 다이를 접착시키는 단계; (S4) 상기 접착된 다이와 피접착부재 간을 와이어 본딩시키는 단계; 및 (S5) 상기 결과물의 외부를 밀봉하는 단계;를 포함하여 진행하되, 상기 (S2)단계의 비스테이징 공정 후의 다이 접착제는, 상기 (S2)단계의 비스테이징 공전 전에 비하여 10% 초과 50% 미만의 열량 감소를 보이며, 상기 (S3)단계의 후의 다이 접착제의 상온 접착력은, 10kgf/㎠ 이상 유지되도록 진행하는 것을 특징으로 한다.
상기 (S3)단계의 다이 접착 공정에서, 상기 다이가 다이 접착제에 접착되는 면적은, 상기 도포된 다이 접착제의 전체 면적 대비 95 내지 100%가 되도록 진행되면 바람직하다.
상기 (S5)단계의 와이어 본딩은, 상기 다이 1개당 150℃ 이상의 온도에서 1분 이상 진행되면 바람직하다.
상기 다이 접착제는, 그 유리전이온도(Tg)가 상온보다 높고 150℃ 보다 낮은 값을 가지며, 상기 다이 접착제는, 그 저장 탄성률의 1/2값이 상온(25℃) 저장 탄성률보다 크고 150℃의 저장 탄성률보다 작거나 같은 조건을 만족하면 바람직하다.
본 발명에 따르면, 다이 접착제를 이용하여 피접착 부재에 스크린 프린팅에 의한 도포 이후에 행해져야 하는 예비 건조 과정, 열적 큐어링 과정을 별도의 공정 단계로서 진행하지 않고도 다이 접착제의 성능이 그대로 발현되며, 그로 인해 제조되는 반도체 제품의 품질의 신뢰성을 유지시킬 수 있는 보다 간이한 공정을 제시할 수 있는 장점이 있다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명이 해결하고자 하는 과제를 달성하기 위해 제공하는 속경화형 반도체 패키징 방법은 다음의 도 1에 따르는 (S1) 내지 (S5) 단계를 포함하여 진행한다.
도 1은 본 발명에 따르는 속경화형 반도체 패키징 방법을 설명하기 위한 공정 흐름도이다.
스크린 프린팅 단계( S1 )
피접착부재, 예컨대 PCB기판, 리드프레임 등의 상면에 스크린 프린팅 공정을 진행하여 다이 접착제를 도포한다.
비스테이징 단계( S2 )
상기 다이 접착제가 도포된 피접착부재에 대해 비스테이징 공정을 진행한다. 이러한 비스테이징 고정은 열, UV를 단독으로 진행할 수 있으며, 이 둘을 혼합하여 순차 또는 동시에 진행할 수 있다. 상기 (S2)단계의 비스테이징 공정 후의 다이 접착제는, 상기 (S2)단계의 비스테이징 공전 전에 비하여 10% 초과 50% 미만의 열량 감소를 보이면 바람직하다. 상기 (S2)단계의 비스테이징 공정은, 그 공정 후의 다이 접착제의 열경화도가 그 공정 전에 비하여 80 내지 100%의 열량 감소를 보이도록 제어된 다이 접착제를 사용한다. 상기 열경화도는 시차주사열량계(DSC, Differential Scanning Calorimetry)를 통해 측정할 수 있다. 이때, 분석 조건으로는 승온속도를 10℃/분으로 고정하여 측정하였을 때 상기 열량 감소의 제어 조건을 만족하면 바람직하다.
상기 (S2)단계 후의 다이 접착제는, 그 수분흡수율이 85℃의 온도 조건 및 85% 습도 조건 하에서 1일 이상 방치한 경우 0.5% 이하가 되는 다이 접착제를 사용한다. 이러한 조건을 만족하면, 종래에 필수적으로 요구되던 예비 공정 조건을 진행하지 않아도 다이 접착제의 성능에는 아무런 지장이 초래되지 않는다.
다이 접착 단계( S3 )
상기 비스테이징 공정이 완료된 다이 접착제 상면에 다이를 접착시킨다. 상기 (S3)단계의 다이 접착 후의 다이 접착제의 상온 접착력이 10kgf/㎠ 이상 유지되도록 제어된 다이 접착제를 사용한다.
상기 (S3)단계의 다이 접착 공정에서, 상기 다이가 다이 접착제에 접착되는 면적은, 상기 도포된 다이 접착제의 전체 면적 대비 95 내지 100%가 되도록 진행되면 바람직하다.
와이어 본딩 단계( S4 )
상기 접착된 다이와 피접착부재 간을 와이어 본딩시킨다. 상기 (S5)단계의 와이어 본딩은, 상기 다이 1개당 150℃ 이상의 온도에서 1분 이상 진행되면 바람직하다. 상기 다이 접착제는, 그 유리전이온도(Tg)가 상온보다 높고 150℃ 보다 낮은 값을 가지며, 상기 다이 접착제는, 그 저장 탄성률의 1/2값이 상온(25℃) 저장 탄성률보다 크고 150℃의 저장 탄성률보다 작거나 같은 조건을 만족하면 바람직하다. 상기 다이 접착제의 유리전이온도 조건 및 저장 탄성율 조건을 만족하게 되면, 종래에 필수적으로 요구되던 다이 접착제에 대한 열적 큐어링 공정이, 별도의 공정 진행에 의하지 않고도 상기 와이어 본딩 단계(S4)에 의해 동시에 이루어질 수 있어 공정 효율화에 바람직하다.
밀봉 단계( S5 )
상기 와이어 본딩이 완료된 결과물의 외부를 밀봉한다. 이러한 밀봉은 가장 일반적인 것이 에폭시 몰딩 컴파운딩(EMC) 공정으로서, 전술한 공정 조건 및 다이 접착제에 요구되는 물성 조건이 충족되면, 몰딩재 및 다이 접착제에 대한 내열성 향상을 위한 별도의 열적 큐어링 공정을 진행하지 않아도 요구되는 물성을 충족시킬 수 있다.
이상에서 설명된 본 발명의 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 당업자에게 본 발명을 상세히 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 본 발명에 따르는 속경화형 반도체 패키징 방법을 설명하기 위한 공정 흐름도이다.

Claims (4)

  1. (S1) 피접착부재 상면에 스크린 프린팅 공정을 진행하여 다이 접착제를 도포하는 단계;
    (S2) 상기 다이 접착제가 도포된 피접착부재에 대해 비스테이징 공정을 진행하는 단계;
    (S3) 상기 비스테이징 공정이 완료된 다이 접착제 상면에 다이를 접착시키는 단계;
    (S4) 상기 접착된 다이와 피접착부재 간을 와이어 본딩시키는 단계; 및
    (S5) 상기 결과물의 외부를 밀봉하는 단계;를 포함하여 진행하되,
    상기 다이 접착제는, 그 유리전이온도(Tg)가 상온보다 높고 150℃보다 낮 으면서,
    상기 다이 접착제의 저장 탄성률의 1/2값은 상온(25℃)에서의 저장 탄성률보다 크고 150℃에서의 저장 탄성률보다 작거나 같고,
    상기 (S2)단계의 비스테이징 공정 후의 다이 접착제는, 상기 (S2)단계의 비스테이징 공전 전에 비하여 10% 초과 50% 미만의 열량 감소를 보이며,
    상기 (S3)단계의 후의 다이 접착제의 상온 접착력은, 10kgf/㎠ 이상 유지되도록 진행하고
    상기 (S4)단계의 와이어 본딩은, 상기 다이 1개당 150℃ 이상의 온도에서 1분 이상 진행되는 것을 특징으로 하는 속경화형 반도체 패키징 방법.
  2. 제1항에 있어서,
    상기 (S3)단계의 다이 접착 공정에서, 상기 다이가 다이 접착제에 접착되는 면적은, 상기 도포된 다이 접착제의 전체 면적 대비 95 내지 100%가 되도록 진행되는 것을 특징으로 하는 속경화형 반도체 패키징 방법.
  3. 삭제
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* Cited by examiner, † Cited by third party
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KR20030096437A (ko) * 1996-10-08 2003-12-31 히다치 가세고교 가부시끼가이샤 반도체 장치, 반도체칩 탑재용 기판, 이들의 제조법,접착제, 및 양면 접착 필름
KR20070067382A (ko) * 2005-12-23 2007-06-28 주식회사 하이닉스반도체 반도체 패키지용 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030096437A (ko) * 1996-10-08 2003-12-31 히다치 가세고교 가부시끼가이샤 반도체 장치, 반도체칩 탑재용 기판, 이들의 제조법,접착제, 및 양면 접착 필름
KR20070067382A (ko) * 2005-12-23 2007-06-28 주식회사 하이닉스반도체 반도체 패키지용 기판

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