KR100901017B1 - 기판의 금속패턴 형성방법 - Google Patents

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Abstract

본 발명에 의한 기판의 금속패턴 형성방법은, 기판의 표면에 패턴을 형성하는 패턴 형성단계; 상기 기판 표면의 거칠기를 높이는 거칠기 정도 증가 단계; 및 상기 거칠기 정도 증가 단계에 의해 거칠기가 향상된 기판의 표면에 금속재질을 도금하여 선택적인 금속패턴을 형성하는 선택적 금속패턴 형성단계를 포함한다.
금속패턴, 기판, 거칠기, 샌드, 패턴

Description

기판의 금속패턴 형성방법{METHOD FOR FORMING A METAL PATTERN ON SUBSTRATE}
본 발명은 실리콘 기판 또는 유리 기판, 그 외 세라믹 또는 플라스틱 기판 등의 표면에 선택적인 금속패턴을 형성하는 방법에 관한 것이다.
주지된 바와 같이, 반도체, 디스플레이 등에 이용되는 유리 또는 실리콘 재질의 기판은 표면에 각종 패턴이 형성되고, 이러한 패턴에는 금속배선 또는 금속단자 등과 같은 선택적인 금속패턴이 형성된다.
기판의 표면에 선택적인 금속패턴을 형성하기 위한 방법은,
ⅰ) 기판의 표면에 금속층 패턴을 형성하고, 이 금속층 패턴에 선택적인 무전해 도금을 수행하는 방법,
ⅱ) 기판의 표면 전체에 금속막을 피복하고, 이 금속막 위에 사진공정을 통해 패턴을 형성한 후에 이 패턴에 전해도금에 의해 선택적인 금속패턴을 형성한 후에 나머지 필요 없는 금속막을 제거하는 방법 등이 있었다.
하지만, 이러한 종래의 금속패턴 형성방법은 고가의 증착장비를 이용하여 금속막을 피복하여야 하고, 또한 선택적인 금속패턴의 형성을 위한 별도의 사진공정 및 에칭공정(건식 또는 습식) 등이 수반됨으로써 그 제조공정이 매우 복잡할 뿐만 아니라 제조원가가 매우 높은 단점이 있었다.
또한, 종래의 패턴 형성방법은 높은 pH를 가진 도금액의 경우 포토레지스트층이 녹을 위험이 크므로 도금액의 사용에 큰 제약이 뒤따르는 단점이 있었다.
본 발명은 상기와 같은 점을 해결하기 위한 것으로서, 기판의 표면 거칠기를 높임으로써, 금속막의 피복 공정이 필요 없이 기판의 표면에 직접적으로 패턴을 형성함으로써, 제조공정을 간단하게 할 수 있고 도금액의 사용제한이 뒤따르지 않는 기판의 금속패턴 형성방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은,
기판의 표면에 패턴을 형성하는 패턴 형성단계;
상기 기판 표면의 거칠기를 높이는 거칠기 정도 증가 단계; 및
상기 기판의 표면에 금속재질을 도금하여 선택적인 금속패턴을 형성하는 선택적 금속패턴 형성단계를 포함한다.
상기 거칠기 정도 증가 단계에서 거칠기를 향상시키는 방법은 특히 한정되지 않는다. 예를 들어 에칭, 샌딩, 이온 밀링 등 작업 조건에 따라 적정한 방법을 선택하면 된다. 상기 선택적 금속패턴 형성단계는 무전해 도금공정에 의해 이루어지는 것이 바람직하다. 그리고 상기 거칠기 정도 증가 단계와 선택적 금속패턴 형성 단계 사이에는, 상기 기판의 표면에 형성된 패턴에서 포토레지스트를 제거하는 스트립단계를 더 포함한다.
이러한 본 발명의 방법에 따르면, 기판의 표면 거칠기를 높임으로써, 금속막의 피복 공정이 필요 없이 기판의 표면에 직접적으로 패턴을 형성함으로써 제조공정을 간단하게 할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 금속패턴 형성방법을 도시한 공정도이다. 본 발명의 금속패턴 형성방법은 기본적으로는 패턴 형성단계(S1), 거칠기 정도 증가 단계(S2), 금속패턴 형성단계(S3) 등으로 구성된다. 하지만 본 실시예의 바람직한 패턴형성방법에서는, 패턴 형성단계(S1)와 거칠기 정도 증가 단계(S2) 사이에 기판(1)의 패턴이 형성되지 않은 부분을 에칭하는 단계, 그리고 거칠기 정도 증가 단계(S2)와 금속패턴 형성단계(S3) 사이에 포토레지스트를 제거하는 단계를 더 실시하였다. 이하 각 공정을 구체적으로 설명한다.
먼저, 기판(1)의 표면에 사진공정을 통해 도 2에 도시된 바와 같이 소정의 패턴(3)을 형성하였다(S1). 구체적으로, 유리기판의 표면에 패터닝을 위해 음성(negative)의 AZ5214 재질로 이루어진 포토레지스트를 약 1.5㎛의 두께로 도포한 후에 UV(자외선)소스를 조사하여 소정의 패턴을 형성하였다. 그리고 도 3에 도시된 바와 같이 BOE(Buffered Oxide Echant) 등과 같은 에칭액을 이용하여 기판(4)의 포토레지스트가 도포되지 않은 부분을 400㎚ 깊이로 에칭하였다.
다음, 기판(1)의 에칭된 부분의 표면에 대해 거칠기를 향상시켰다(S2). 구체적으로, 도 4에 예시된 바와 같이 나노 샌드를 기판(1)의 표면에 약 3분간 스프레이하는 샌딩공정에 의해 기판(1)의 거칠기를 향상시켰다. 도 6은 유리기판의 표면 거칠기를 향상시킨 전자현미경사진인데, 기판(1)의 표면 거칠기가 향상되었음을 확인할 수 있었다. 상술한 샌딩 공정 대신에 에칭 공정, 이온 밀링 등에 의해 기판의 거칠기를 향상시킬 수도 있으며, 이러한 기판의 거칠기 향상공정은 샌딩, 에칭, 이온밀링 등에서 작업 조건에 따라 적정한 방법이 선택될 수 있을 것이다.
그런 다음 기판(1) 표면의 포토레지스트(2)를 제거하는 스트립단계를 수행하고, 이어서 무전해도금 공정을 니켈(Ni) 90초, 이어서 구리(Cu) 300초 동안 수행함으로써 도 5에 예시된 바와 같이 선택적인 금속패턴(5)을 형성하였다(S3). 이때 피도금물질은 본 실시예에서는 Ni와 Cu를 순차적으로 사용하였지만, Ni와 Cu 중 어느 하나를 사용하는 경우에도 본 발명은 동일하게 적용된다. 또 Ni나 Cu 외의 금속에도 적용될 수 있음은 물론이다. 이때 무전해도금 공정에 의해 금속패턴을 형성하기 전에 포토레지스트(2)를 미리 제거함으로써, 높은 pH를 가진 도금액에 의해 포토레지스트(2)가 녹는 현상을 고려할 필요가 없으므로 도금액 사용에 있어 제한이 따르지 않는 장점이 있다.
도 7은 유리기판의 표면 거칠기가 증가된 부분에 금속패턴이 직접적으로 형성된 것을 나타낸 전자현미경사진이고, 도 8은 무전해도금에 의해 금속패턴이 형성 된 부분의 EDS(Energy Dispersive Spectroscopy) 분석결과로서, 구리(Cu) 피크의 확인으로 구리의 무전해 도금이 이루어졌음 확인할 수 있었다.
이와 같이 본 발명은 기판 표면 거칠기 정도 증가에 의해, 금속패턴의 선택적인 형성을 위해 별도의 금속막을 피복시키는 공정을 생략할 수 있다. 따라서 제조공정을 단순하게 할 수 있어 제조원가를 대폭 감소시킬 수 있다. 또 패턴의 형성을 위해 요구되었던 포토레지스트를 무전해 도금에 의한 금속패턴 형성 전에 제거함으로써 도금액 사용에 제한이 발생되지 않는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 기판의 금속패턴 형성방법을 도시한 공정도,
도 2 내지 도 5는 본 발명에 의한 기판의 금속패턴 형성방법을 단계적으로 도시한 도면,
도 6은 유리기판의 표면 거칠기를 향상시킨 부분을 나타낸 전자현미경사진,
도 7은 유리기판의 표면 거칠기가 증가된 부분에 금속패턴이 직접적으로 형성된 것을 나타낸 전자현미경사진,
도 8은 무전해 도금에 의해 금속패턴이 형성된 부분의 EDS(Energy Dispersive Spectroscopy) 분석결과를 나타낸 그래프이다.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
1: 기판 2: 포토레지스트
3: 패턴 5: 금속패턴

Claims (7)

  1. 기판의 표면에 음각의 패턴을 형성하는 음각패턴 형성단계;
    상기 음각 패턴에 노출된 표면의 거칠기를 높이는 거칠기 정도 증가 단계; 및
    상기 음각 패턴에 금속재질을 도금하여 선택적인 금속패턴을 형성하는 선택적 금속패턴 형성단계를 포함하는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  2. 제1항에 있어서,
    상기 음각패턴 형성단계에서 음각패턴을 형성하기 위하여 상기 기판의 표면에 포토레지스트패턴을 형성하는 단계를 포함하고,
    상기 거칠기 정도 증가 단계와 선택적 금속패턴 형성단계 사이에, 상기 포토레지스트패턴을 제거하는 스트립단계를 더 포함하는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 음각패턴 형성단계에서 에칭을 통해서 음각의 패턴을 형성하는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 선택적 금속패턴 형성단계가 무전해 도금공정에 의해 이루어지는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  5. 제1항 또는 제2항에 있어서,
    상기 거칠기 형성단계가 에칭에 의해 이루어지는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  6. 제1항 또는 제2항에 있어서,
    상기 거칠기 형성단계가 샌딩에 의해 이루어지는 것을 특징으로 하는 기판의 금속패턴 형성방법.
  7. 제1항 또는 제2항에 있어서,
    상기 거칠기 형성단계가 이온 밀링에 의해 이루어지는 것을 특징으로 하는 기판의 금속패턴 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
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JPH06302936A (ja) * 1993-04-14 1994-10-28 Oki Electric Ind Co Ltd ガラス基板の導体パターン形成方法
KR20050087706A (ko) * 2004-02-27 2005-08-31 후지쯔 가부시끼가이샤 플랫 디스플레이 패널의 전극 형성 방법

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