KR100894763B1 - Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same - Google Patents

Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same Download PDF

Info

Publication number
KR100894763B1
KR100894763B1 KR1020020064137A KR20020064137A KR100894763B1 KR 100894763 B1 KR100894763 B1 KR 100894763B1 KR 1020020064137 A KR1020020064137 A KR 1020020064137A KR 20020064137 A KR20020064137 A KR 20020064137A KR 100894763 B1 KR100894763 B1 KR 100894763B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
layer
conductive layer
plasma
Prior art date
Application number
KR1020020064137A
Other languages
Korean (ko)
Other versions
KR20040034079A (en
Inventor
류상욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020064137A priority Critical patent/KR100894763B1/en
Publication of KR20040034079A publication Critical patent/KR20040034079A/en
Application granted granted Critical
Publication of KR100894763B1 publication Critical patent/KR100894763B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 구성 요소가 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상부에 확산 방지막을 형성하는 단계; 상기 확산 방지막 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 방사되는 플라즈마가 고르게 분포되도록 하기 위해 전도층을 형성하는 단계; 상기 전도층의 일부를 제거하여 상기 층간 절연막의 일부를 노출시키는 단계;상기 노출된 층간 절연막을 제거하여 비아홀을 형성하는 단계; 상기 비아홀의 일부를 유기 반사 방지막으로 채운후 상기 노출된 전도층 및 상기 층간 절연막의 일부를 플라즈마 에칭 공정에 의해 제거하여 트렌치를 형성하는 단계를 포함하여 이루어진 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법이 개시된다.Providing a silicon substrate having a semiconductor component formed thereon; Forming a diffusion barrier on the silicon substrate; Forming an interlayer insulating layer on the diffusion barrier layer; Forming a conductive layer to evenly distribute the plasma emitted over the interlayer insulating film; Removing a portion of the conductive layer to expose a portion of the interlayer insulating film; forming a via hole by removing the exposed interlayer insulating film; Forming a trench by filling a portion of the via hole with an organic anti-reflective layer and then removing a portion of the exposed conductive layer and the interlayer insulating layer by a plasma etching process to form a trench; A formation method is disclosed.

차징 손상, 자외선 방사, 불균일 플라즈마Charging damage, ultraviolet radiation, non-uniform plasma

Description

플라즈마 차징 손상 감소 방법 및 이를 이용한 듀얼 다마신 패턴 형성 방법{Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same}Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same}

도 1a 내지 도 1f는 플라즈마 차징 현상을 설명하기 위한 도면.1A to 1F are diagrams for explaining a plasma charging phenomenon.

도 2a 내지 도 2e는 본 발명에 따른 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성 방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of forming a dual damascene pattern using the plasma charging damage reduction method according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10; 실리콘 기판 20: 접합영역10; Silicon Substrate 20: Bonding Area

30: 게이트 전극 40:제 1 절연막30: gate electrode 40: first insulating film

50; 콘택 플러그 60:제 2 절연막50; Contact plug 60: second insulating film

70: 금속 배선 80: 확산 방지막70: metal wiring 80: diffusion barrier

90: 전도층 100: 유기 반사 방지막90: conductive layer 100: organic antireflection film

110 및 140: 포토레지스트 패턴110 and 140: photoresist pattern

120: 층간 절연막 130: 비아홀120: interlayer insulating film 130: via hole

150:유기 반사 방지막 160; 트렌치150: organic antireflection film 160; Trench

본 발명은 플라즈마 차징 손상 감소 방법에 관한 것으로, 특히 에치 대상물의 표면에 금속층을 형성한 후 플라즈마 에치 공정을 실시하므로써 에치 대상물의 차징 손상을 감소시킬 수 있는 플라즈마 차징 손상 감소 방법에 관한 것이다.The present invention relates to a plasma charging damage reduction method, and more particularly, to a plasma charging damage reduction method that can reduce the charging damage of the etch target by performing a plasma etch process after forming a metal layer on the surface of the etch target.

반도체 소자가 서브 마이크론(Sub-micron)시대로 접어 들면서 패터닝 공정에서 많이 이용하던 식각기술인 습식 식각보다는 플라즈마를 이용한 건식 식각 기술을 더 많이 이용하고 있다. 플라즈마 건식 식각 기술은 매우 미세한 패터닝을 가능케 하고 있고, 현재 그리고 상당히 먼 미래까지 계속 사용되어 질 것은 자명한 사실이다. 이렇듯 플라즈마 건식식각 방법이 미세 패터닝을 가능케 하는 큰 장점이 있으나 차징 손상이라고 하는 문제점을 지니고 있다. As semiconductor devices fold into the sub-micron era, dry etching using plasma is more used than wet etching, which is an etching technique commonly used in patterning processes. Plasma dry etching technology enables very fine patterning, and it is clear that it will continue to be used now and for a very distant future. As such, the plasma dry etching method has a great advantage of enabling fine patterning but has a problem of charging damage.

이러한 차징 손상을 도 1a 내지 도 1e를 참조하여 설명하기로 한다.Such charging damage will be described with reference to FIGS. 1A to 1E.

도 1a에 도시한 바와 같이 실리콘 기판(10)상에 필드 산화막(200)및 게이트 산화막(30)이 형성된 상태에서 게이트 산화막(30)을 패터닝 할때 불균일한 플라즈마, 예를 들어 왼쪽 부분은 양전기를 띤 하전 입자가 많고 오른쪽 부분은 음전기를 띤 하전 입자가 많은 불균일한 플라즈마가 방사 될 경우 실리콘 기판의 두 위치에서 국부적 전위차가 발생될 수 있다. 그러므로 실리콘 기판의 우측으로 갈 수록 전위(Vplasma, Vsubstrate)가 낮아지게 되어 FN 터널링 전류(IFN)가 발생된다. 즉, 도 1b에 도시한 바와 같이 FN 터널링 전류에 기인하여 전자 및 정공쌍이 게이트 산화막의 허용금지대로 유기되어 게이트 산화막이 손상을 입게된다. 이러한 게이트 산화막의 손상 때문에 문턱전압 과 포화전류 특성이 나빠지게 된다. As shown in FIG. 1A, when patterning the gate oxide film 30 in a state where the field oxide film 200 and the gate oxide film 30 are formed on the silicon substrate 10, a non-uniform plasma, for example, a left portion of the cathode If a nonuniform plasma with a lot of charged particles and a large number of negatively charged particles is radiated, local potential differences may occur at two locations on the silicon substrate. Therefore, the potential (Vplasma, Vsubstrate) is lowered toward the right side of the silicon substrate to generate the FN tunneling current IFN. That is, as shown in FIG. 1B, the electron and hole pairs are induced to the forbidden state of the gate oxide film due to the FN tunneling current, thereby damaging the gate oxide film. Due to the damage of the gate oxide film, the threshold voltage and the saturation current characteristics deteriorate.                         

또한, 플라즈마 내부에서는 150nm ~ 800nm 대역의 광대역 파장의 자외선, 가시광선 및 적외선 등이 발생되어 실리콘 기판으로 전달된다. 그로인하여 실리콘의 전자, 전공쌍이 만들어져 원하지 않는 하전 입자들이 발생된다. 이러한 원리를 도 1c 및 도 1d를 참조하여 설명하기로 한다.In addition, inside the plasma, ultraviolet rays, visible rays, infrared rays, and the like having broadband wavelengths of 150 nm to 800 nm are generated and transferred to the silicon substrate. This results in the formation of electron, electron pairs of silicon, resulting in unwanted charged particles. This principle will be described with reference to FIGS. 1C and 1D.

도 1c를 참조하면, 태양전지의 원리와 마찬 가지로, 카본의 경우 허용 금지 에너지대는 6eV이고, 실리콘의 허용 금지 에너지 대는 1.1eV이다. 하지만, 실리콘의 경우 상온(300K)정도의 에너지만 공급되더라도 원자가 전자들이 도 1d에 도시한 바와 같이 전도대로 쉽게 뛰어 넘을 수 있는 에너지를 가질 수 있게 된다. 즉, 플라즈마로부터 발생되는 높은 에너지 수준의 전자기파에 의해 도 1d에 도시한 바와 같이 결합대의 전자가 전도대로 이동되어 예기치 않은 하전 입자가 실리콘내에서 발생할 수 있다. Referring to FIG. 1C, similar to the principle of the solar cell, the allowable limit energy band of carbon is 6 eV and the allowable limit energy band of silicon is 1.1 eV. However, in the case of silicon, even if only energy of room temperature (300K) is supplied, the valence electrons can have energy that can easily jump over the conduction band as shown in FIG. 1D. That is, as shown in FIG. 1D, electrons of the bond band are moved to the conduction band by the high energy level electromagnetic waves generated from the plasma, and unexpectedly charged particles may be generated in the silicon.

또한, 플라즈마의 단색 싱크로트론 방사(Monochromatic synchrotron radiation)에 기인하여 산화막 표면의 현수 결합에 의해 표면 전도가 도 1e와 같이 발생되어 실리콘 기판을 손상시킬 수 있다. 특히, 도 1f에 도시한 바와 같이 플라즈마의 자외선(UV)방사에 의해 실리콘 기판이 손상될 수 있다.
In addition, due to the monochromatic synchrotron radiation of the plasma, surface conduction may occur as shown in FIG. 1E due to the suspension bonding of the oxide film surface, thereby damaging the silicon substrate. In particular, as illustrated in FIG. 1F, the silicon substrate may be damaged by ultraviolet (UV) radiation of the plasma.

따라서, 본 발명은 에칭 대상물의 표면에 전도성 물질을 형성하여 플라즈마 에너지가 웨이퍼 전체에 고르게 분포되게 하여 플라즈마 에칭시 차징 손상을 감소 시킬 수 있는 플라즈마 차징 손상 감소 방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a plasma charging damage reduction method capable of reducing charging damage during plasma etching by forming a conductive material on the surface of the etching target to distribute the plasma energy evenly throughout the wafer.                         

불균일한 플라즈마는 물론 균일도가 높은 플라즈마라고 할지라도 고밀도 플라즈마에서 발생되는 높은 에너지 상태의 전자에 기인한 국부적 차징 손상을 제거하는데 본 발명의 다른 목적이 있다.Another object of the present invention is to eliminate local charging damage due to high energy electrons generated in high density plasmas, even for non-uniform plasmas as well as high uniformity plasmas.

본 발명의 또 다른 목적은 듀얼 다마신 공정을 위한 층간 절연막 에치시 층간절연막의 차징 손상을 감소시키는데 있다.Another object of the present invention is to reduce the charging damage of the interlayer dielectric layer during the etch of the interlayer dielectric layer for the dual damascene process.

본 발명에 따른 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법은 반도체 구성 요소가 형성된 실리콘 기판을 제공하는 단계;The dual damascene pattern forming method using the plasma charging damage reduction method according to the present invention comprises the steps of providing a silicon substrate formed with a semiconductor component;

상기 실리콘 기판 상부에 확산 방지막을 형성하는 단계;Forming a diffusion barrier on the silicon substrate;

상기 확산 방지막 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating layer on the diffusion barrier layer;

상기 층간 절연막 상부에 방사되는 플라즈마가 고르게 분포되도록 하기 위해 전도층을 형성하는 단계;Forming a conductive layer to evenly distribute the plasma emitted over the interlayer insulating film;

상기 전도층의 일부를 제거하여 상기 층간 절연막의 일부를 노출시키는 단계; Removing a portion of the conductive layer to expose a portion of the interlayer insulating film;

상기 노출된 층간 절연막을 제거하여 비아홀을 형성하는 단계;Removing the exposed interlayer insulating layer to form via holes;

상기 비아홀의 일부를 유기 반사 방지막으로 채운 후 상기 노출된 전도층 및 상기 층간 절연막의 일부를 플라즈마 에칭 공정에 의해 제거하여 트렌치를 형성하는 단계를 포함하여 이루어 진다.And filling a portion of the via hole with an organic anti-reflection film to form a trench by removing a portion of the exposed conductive layer and the interlayer insulating layer by a plasma etching process.

본 발명은 전도성 물질의 결합특성인 불포화 공유결합, 즉 부분적으로 채워져 있는 가전자대의 풍부한 자유전자에 의해 플라즈마에서 발생되는 거의 모든 파 장대역의 전자기파를 흡수할 수 있게 하여 웨이퍼 표면 전체에 플라즈마가 고르게 분포될 수 있게 한다.The present invention enables the absorption of almost all wavelengths of electromagnetic waves generated in plasma by unsaturated covalent bonds, ie, partially filled valence bands, which are conductive properties of conductive materials. To be distributed.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2a 내지 도 2d는 본 발명에 따른 플라즈마 차징 손상 감소 방법을 설명하기 위해 듀얼 다마신 패턴을 형성하는 과정을 나타내는 단면도이다.2A to 2D are cross-sectional views illustrating a process of forming a dual damascene pattern to explain a plasma charging damage reduction method according to the present invention.

도 2a와 관련하여, 실리콘 기판(10)내에 접합영역(20)이 형성된다. 접합영역(20)이 형성된 실리콘 기판(10)상에 게이트 전극(30)이 형성되고 전체 구조 상부에 제 1 절연막(40)이 형성된다. 접합영역(20)과 연결되는 콘택 플러그(50)가 제 1 절연막(40)에 형성되고 그 상부에 금속 배선(70)이 형성된다. 금속배선(70)의 표면이 노출되도록 전체 구조상부에 제 2 절연막(60)이 형성된다. 질화막과 같은 확산 방지막(80)이 제 2 절연막(60)및 금속배선(70)을 포함한 전체 구조 상부에 형성된다. In connection with FIG. 2A, a junction region 20 is formed in the silicon substrate 10. The gate electrode 30 is formed on the silicon substrate 10 on which the junction region 20 is formed, and the first insulating layer 40 is formed on the entire structure. A contact plug 50 connected to the junction region 20 is formed in the first insulating film 40, and a metal wiring 70 is formed thereon. The second insulating layer 60 is formed on the entire structure so that the surface of the metal wiring 70 is exposed. A diffusion barrier 80 such as a nitride film is formed on the entire structure including the second insulating film 60 and the metal wiring 70.

도 2b를 참조하면, 층간 절연막(120)이 확산 방지막(80)상부에 형성되고 그 상부에 티타늄 또는 티타늄 나이트라이드(Ti 또는 TiN, Ta)와 같은 전도층(90)이 형성된다. 유기 반사 방지막(100) 또는 SiON층이 전도층(90)상부에 형성 형성된다. 반사 방지막(100)상부에 비아 마스크를 이용하여 패터닝된 포토레지스트 패턴(110)이 형성된다. 전도층(90)을 Ti/TiN/Ti/Ti의 복합 구조로 형성할 경우 반사 방지막(100)의 형성을 생략할 수 있다.Referring to FIG. 2B, an interlayer insulating layer 120 is formed on the diffusion barrier layer 80 and a conductive layer 90 such as titanium or titanium nitride (Ti or TiN, Ta) is formed thereon. An organic antireflection film 100 or a SiON layer is formed on the conductive layer 90. A photoresist pattern 110 patterned using a via mask is formed on the anti-reflection film 100. When the conductive layer 90 is formed in a composite structure of Ti / TiN / Ti / Ti, the formation of the anti-reflection film 100 may be omitted.

도 2c와 관련하여, 포토 레지스트 패턴(110)을 마스크로하여 노출된 반사 방지막(100) 및 전도층(90)을 제거한다. 이어서 포토레지스트 패턴(110)을 마스크로한 플라즈마 에칭 공정에 의해 노출된 층간 절연막(120)을 제거하여 비아홀(130)을 형성한다. 이때 플라즈마 에칭 공정은 확산 방지막(80)이 노출될 때 까지 실시된다. 포토레지스 패턴(110) 및 잔류하는 반사 방지막(100)을 제거한다.Referring to FIG. 2C, the exposed anti-reflection film 100 and the conductive layer 90 are removed using the photoresist pattern 110 as a mask. Subsequently, the via hole 130 is formed by removing the interlayer insulating layer 120 exposed by the plasma etching process using the photoresist pattern 110 as a mask. At this time, the plasma etching process is performed until the diffusion barrier 80 is exposed. The photoresist pattern 110 and the remaining anti-reflection film 100 are removed.

플라즈마 에칭 공정에 의한 층간 절연막(120)의 제거 공정시 층간 절연막(120)의 상부에 전도층(90)이 형성되어 있어 전도층의 결합 특성에 의해 플라즈마가 전도층(90)에 고르게 분포된다. 그로인하여 층간 절연막(90)의 차징 손상이 방지된다.During the process of removing the interlayer insulating layer 120 by the plasma etching process, the conductive layer 90 is formed on the interlayer insulating layer 120, so that the plasma is evenly distributed on the conductive layer 90 due to the coupling property of the conductive layer. This prevents charging damage of the interlayer insulating film 90.

도 2d를 참조하면, 비아홀(130)의 일부를 유기 반사 방지막(150)으로 채운 후 전도층(90)의 상부에 트렌치 마스크를 이용하여 포토레지스트 패턴(140)을 형성한다. 유기 반사 방지막(130)으로 비아홀(130)을 채우는 이유는 포토레지스트 패턴(140)형성시 비아홀(130)의 왜곡을 방지하기 위함이다.Referring to FIG. 2D, a portion of the via hole 130 is filled with the organic antireflection film 150, and then a photoresist pattern 140 is formed on the conductive layer 90 by using a trench mask. The reason why the via hole 130 is filled with the organic anti-reflection film 130 is to prevent distortion of the via hole 130 when the photoresist pattern 140 is formed.

도 2e를 참조하면, 포토레지스트 패턴(140)을 마스크로한 플라즈마 에칭 공정에 의해 노출된 전도층(90)및 층간 절연막(120)을 제거하여 트렌치(160)를 형성한다. 이후 포토레지스트 패턴(140)을 제거하고 이어서 비아홀(130)내의 반사방지막(150)을 제거한다. 노출된 확산 방지막(80)을 제거할 때 CF 계열의 Cl2/BCl3등의 할로겐족 에찬트를 첨가하여 잔류하는 전도층(90)을 제거한다. 이후 구리를 매립하고 평탄화하여 듀얼 다마신 패턴을 완성한다. 잔류하는 전도층(90)은 구리의 매립 및 평탄화 이후, CF 계열의 Cl2등의 할로겐족 에찬트를 첨가하여 블랭킷 건식 식각으로 제거할 수도 있다. Referring to FIG. 2E, the trench 160 is formed by removing the conductive layer 90 and the interlayer insulating layer 120 exposed by the plasma etching process using the photoresist pattern 140 as a mask. Thereafter, the photoresist pattern 140 is removed, and then the anti-reflection film 150 in the via hole 130 is removed. When the exposed diffusion barrier layer 80 is removed, a halogen group etchant such as CF 2 Cl 2 / BCl 3 is added to remove the remaining conductive layer 90. The copper is then embedded and planarized to complete the dual damascene pattern. The remaining conductive layer 90 may be removed by blanket dry etching by adding halogen group etchant such as CF-based Cl 2 after embedding and planarization of copper.

플라즈마 에칭 공정에 의한 층간 절연막(120)의 제거 공정시 층간 절연막(120)의 상부에 전도층(90)이 형성되어 있어 전도층의 결합 특성에 의해 플라즈마가 전도층(90)에 고르게 분포된다. 그로인하여 층간 절연막(90)의 차징 손상이 방지된다.
During the process of removing the interlayer insulating layer 120 by the plasma etching process, the conductive layer 90 is formed on the interlayer insulating layer 120, so that the plasma is evenly distributed on the conductive layer 90 due to the coupling property of the conductive layer. This prevents charging damage of the interlayer insulating film 90.

상술한 바와 같이 본 발명에 의하면 플라즈마 에칭 공정시 에칭 대상물의 상부에 전도층을 형성하므로써 전도층의 결합특성에 의해 플라즈마가 전도층에 고르게 분포되게 되어 에칭 대상물의 차징 손상이 방지된다.As described above, according to the present invention, since the conductive layer is formed on the etching target in the plasma etching process, the plasma is evenly distributed in the conductive layer due to the coupling property of the conductive layer, thereby preventing charging damage of the etching target.

Claims (7)

삭제delete 삭제delete 반도체 구성 요소가 형성된 실리콘 기판을 제공하는 단계;Providing a silicon substrate having a semiconductor component formed thereon; 상기 실리콘 기판 상부에 확산 방지막을 형성하는 단계;Forming a diffusion barrier on the silicon substrate; 상기 확산 방지막 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating layer on the diffusion barrier layer; 상기 층간 절연막 상부에 방사되는 플라즈마가 고르게 분포되도록 하기 위해 전도층을 형성하는 단계;Forming a conductive layer to evenly distribute the plasma emitted over the interlayer insulating film; 상기 전도층의 일부를 제거하여 상기 층간 절연막의 일부를 노출시키는 단계; Removing a portion of the conductive layer to expose a portion of the interlayer insulating film; 상기 노출된 층간 절연막을 제거하여 비아홀을 형성하는 단계;Removing the exposed interlayer insulating layer to form via holes; 상기 비아홀의 일부를 유기 반사 방지막으로 채운후 상기 노출된 전도층 및 상기 층간 절연막의 일부를 플라즈마 에칭 공정에 의해 제거하여 트렌치를 형성하는 단계를 포함하여 이루어 진 것을 특징으로하는 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법.Forming a trench by filling a portion of the via hole with an organic anti-reflective layer and then removing a portion of the exposed conductive layer and the interlayer insulating layer by a plasma etching process to form a trench. Dual damascene pattern formation method using. 제 3항에 있어서,The method of claim 3, wherein 상기 전도층 상부에 반사 방지막 및 SiON층 중 하나를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법.And forming one of an anti-reflection film and a SiON layer on the conductive layer. 제 3 항에 있어서, 상기 전도층은 Ti 및 TiN 중 하나 인 것을 특징으로 하는 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법.4. The method of claim 3, wherein the conductive layer is one of Ti and TiN. 반도체 구성 요소가 형성된 실리콘 기판을 제공하는 단계;Providing a silicon substrate having a semiconductor component formed thereon; 상기 실리콘 기판 상부에 확산 방지막을 형성하는 단계;Forming a diffusion barrier on the silicon substrate; 상기 확산 방지막 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating layer on the diffusion barrier layer; 상기 층간 절연막 상부에 방사되는 플라즈마가 고르게 분포되도록 하기 위해 Ti/TiN/Ti/TiN의 복합 전도층을 형성하는 단계;Forming a composite conductive layer of Ti / TiN / Ti / TiN to evenly distribute the plasma emitted over the interlayer insulating film; 상기 전도층의 일부를 제거하여 상기 층간 절연막의 일부를 노출시키는 단계; Removing a portion of the conductive layer to expose a portion of the interlayer insulating film; 상기 노출된 층간 절연막을 제거하여 비아홀을 형성하는 단계;Removing the exposed interlayer insulating layer to form via holes; 상기 비아홀의 일부를 유기 반사 방지막으로 채운후 상기 노출된 전도층 및 상기 층간 절연막의 일부를 플라즈마 에칭 공정에 의해 제거하여 트렌치를 형성하는 단계;Filling a portion of the via hole with an organic antireflection film and removing a portion of the exposed conductive layer and the interlayer insulating layer by a plasma etching process to form a trench; 상기 비아홀 내의 유기 반사 방지막을 제거하고 잔류하는 상기 전도층을 Cl2/BCl3의 할로겐 족의 에찬트를 첨가하여 블랭킷 건식식각으로 제거하는 단계를 포함하여 이루어 진 것을 특징으로하는 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법.Removing the organic anti-reflection film in the via hole and removing the remaining conductive layer by blanket dry etching by adding an etchant of a halogen group of Cl 2 / BCl 3. Dual damascene pattern formation method. 제 6항에 있어서,The method of claim 6, 상기 전도층 상부에 반사 방지막 및 SiON층 중 하나를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 차징 손상 감소 방법을 이용한 듀얼 다마신 패턴 형성방법.And forming one of an anti-reflection film and a SiON layer on the conductive layer.
KR1020020064137A 2002-10-21 2002-10-21 Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same KR100894763B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020064137A KR100894763B1 (en) 2002-10-21 2002-10-21 Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020064137A KR100894763B1 (en) 2002-10-21 2002-10-21 Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same

Publications (2)

Publication Number Publication Date
KR20040034079A KR20040034079A (en) 2004-04-28
KR100894763B1 true KR100894763B1 (en) 2009-04-24

Family

ID=37333452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020064137A KR100894763B1 (en) 2002-10-21 2002-10-21 Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same

Country Status (1)

Country Link
KR (1) KR100894763B1 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333886A (en) * 1993-05-26 1994-12-02 Sanyo Electric Co Ltd Forming method of contact hole
KR19980037653A (en) * 1996-11-22 1998-08-05 문정환 Contact formation method of semiconductor device
KR100266656B1 (en) * 1998-01-09 2000-10-02 김영환 Semiconductor device and method of fabricating the same
KR20020052011A (en) * 2000-12-23 2002-07-02 박종섭 Manufacturing method of semiconductor device
KR20030002444A (en) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 Manufacturing method for semiconductor device
KR20030057898A (en) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 Method of forming a contact in a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333886A (en) * 1993-05-26 1994-12-02 Sanyo Electric Co Ltd Forming method of contact hole
KR19980037653A (en) * 1996-11-22 1998-08-05 문정환 Contact formation method of semiconductor device
KR100266656B1 (en) * 1998-01-09 2000-10-02 김영환 Semiconductor device and method of fabricating the same
KR20020052011A (en) * 2000-12-23 2002-07-02 박종섭 Manufacturing method of semiconductor device
KR20030002444A (en) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 Manufacturing method for semiconductor device
KR20030057898A (en) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 Method of forming a contact in a semiconductor device

Also Published As

Publication number Publication date
KR20040034079A (en) 2004-04-28

Similar Documents

Publication Publication Date Title
US11018021B2 (en) Curing photo resist for improving etching selectivity
US5702566A (en) Conductive photoresist to mitigate antenna effect
JP3386438B2 (en) Manufacturing method of two-dimensional corrugated structure
KR100894763B1 (en) Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same
KR100871354B1 (en) Method for decreasing charging damage using metal dummy pattern
KR100759258B1 (en) Manufacturing method for semiconductor device
CN109755175B (en) Interconnect structure and method of forming the same
KR101070289B1 (en) Method for forming semiconductor device
US20020008305A1 (en) Method for enhancing selectivity between a film of a light-sensitive material and a layer to be etched in electronic semiconductor device fabrication processes
TW201201273A (en) Release accumulative charges by tuning ESC voltages in via-etchers
WO2022048224A1 (en) Preparation method for metal connection line
KR100208450B1 (en) Method for forming metal wiring in semiconductor device
KR101181271B1 (en) Method for Forming Metal Line of Semiconductor Device
KR100807082B1 (en) Method of forming a contact in a semiconductor device
KR0166508B1 (en) Metal wiring forming method of semiconductor device
KR20020084879A (en) Method of Fabricating Semiconductor Device Using Ultraviolet Rays Exposure Technique
JP2001176860A (en) Method and system for manufacturing semiconductor device
KR100312975B1 (en) Method for forming semiconductor device capable of preventing islulating layer breakdown during plasma etch
KR20050115508A (en) Method of forming a damascene pattern
KR100723465B1 (en) Method for forming a metal line of semiconductor device using a damascene process
KR100773673B1 (en) Method of manufacturing a flash memory device
KR100816231B1 (en) Method of fabricating semiconductor devices
TW200807619A (en) Method of fabricating dual damascene structure
KR20090019136A (en) Method of forming a contact hole in semiconductor device
KR20070084883A (en) Method of manufacturing a flash memory device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 11