KR100807082B1 - Method of forming a contact in a semiconductor device - Google Patents
Method of forming a contact in a semiconductor device Download PDFInfo
- Publication number
- KR100807082B1 KR100807082B1 KR1020010088001A KR20010088001A KR100807082B1 KR 100807082 B1 KR100807082 B1 KR 100807082B1 KR 1020010088001 A KR1020010088001 A KR 1020010088001A KR 20010088001 A KR20010088001 A KR 20010088001A KR 100807082 B1 KR100807082 B1 KR 100807082B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- contact
- layer
- etching process
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title abstract description 16
- 230000008569 process Effects 0.000 claims abstract description 58
- 239000007769 metal material Substances 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 114
- 238000005530 etching Methods 0.000 claims description 55
- 229920002120 photoresistant polymer Polymers 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 230000001052 transient effect Effects 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910021645 metal ion Inorganic materials 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000012790 adhesive layer Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 18
- 150000002500 ions Chemical class 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 콘택 마스크층을 이용하여 콘택홀을 형성함에 있어, 콘택 마스크층으로 일렉트론 서페이스 챠징이 발생하지 않는 금속계 물질층을 사용하므로써, 기존의 포토레지스트를 콘택 마스크층으로 이용했을 때 일렉트론 쉐딩 이펙트에 의한 하부 소자의 마이크로트렌칭 현상과 플라즈마 인듀스드-챠징 데미지를 개선시켜, 양호한 형상의 콘택홀을 얻을 수 있을 뿐만 아니라, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법에 관하여 기술된다.
The present invention relates to a method of forming a contact of a semiconductor device, and in forming a contact hole by using a contact mask layer, by using a metal-based material layer which does not cause electon surface charging as a contact mask layer, When used as a mask layer, the microtoupling phenomenon of the lower element by the electron shedding effect and the deashed-charge damage caused by the plasma are improved, so that a contact hole having a good shape can be obtained, and the electrical characteristics of the element can be improved A method of forming a contact of a semiconductor device is described.
콘택 식각 공정, 일렉트론 쉐딩 이펙트, 낫칭, 마이크로트렌칭, 플라즈마 인듀스드-챠징 데미지Contact etch process, electron-shedding effect, nat- ing, micro trenching, plasma in de-de-
Description
도 1a 내지 도 1c는 종래 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도.1A to 1C are cross-sectional views illustrating a method of forming a contact of a conventional semiconductor device.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 공정 단면도.FIGS. 2A to 2D are process cross-sectional views illustrating a method of forming a contact of a semiconductor device according to an embodiment of the present invention. FIG.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
11, 21: 하지층 12, 22: 층간 절연막11, 21:
13, 23: 포토레지스트 마스크층 13a, 23a: 잔류 마스크층13, 23:
14, 24: 콘택홀 200: 금속계 물질층14, 24: contact hole 200: metal-based material layer
200a: 금속계 마스크층
200a: metal-based mask layer
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 콘택 마스크 층을 이용하여 콘택홀을 형성함에 있어, 콘택 마스크층으로 일렉트론 서페이스 챠징(electron surface charging)이 발생하지 않는 금속계 물질층을 사용하여 양호한 형상(profile)의 콘택홀을 얻을 수 있을 뿐만 아니라, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다.
The present invention relates to a method of forming a contact of a semiconductor device, and more particularly, to a method of forming a contact hole using a contact mask layer and a method of forming a contact hole by using a metal material layer which does not cause electron surface charging To a method of forming a contact of a semiconductor device capable of improving not only a contact hole of a profile but also an electrical characteristic of the device.
일반적으로, 반도체 소자를 제조함에 있어, 단위 소자를 전기적으로 연결시키거나 상부 도전층 및 하부 도전층을 전기적으로 상호 연결시키기 위하여 콘택 공정을 실시하고 있다. 콘택 공정을 통해 절연층을 식각하여 형성되는 콘택홀의 형상은 반도체 소자가 고집적화되어 감에 따라 매우 중요하다. 즉, 콘택홀 형상이 나쁠 경우 콘택 저항의 증가를 초래하여 소자의 수율 및 신뢰성을 저하시키게 된다.Generally, in manufacturing a semiconductor device, a contact process is performed to electrically connect the unit devices or to electrically interconnect the upper conductive layer and the lower conductive layer. The shape of the contact hole formed by etching the insulating layer through the contact process is very important as the semiconductor device becomes highly integrated. That is, when the shape of the contact hole is poor, the contact resistance is increased, and the yield and reliability of the device are lowered.
도 1a 내지 도 1c는 종래 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of a conventional device for explaining a contact forming method of a semiconductor device.
도 1a를 참조하면, 하부 소자가 형성된 하지층(11) 상에 층간 절연막(12)을 형성한다. 콘택이 형성될 부분이 개방된(open) 포토레지스트 마스크층(13)을 층간 절연막(12) 상에 형성한다.1A, an interlayer
도 1b를 참조하면, 포토레지스트 마스크층(13)을 이용한 콘택 식각 공정으로 층간 절연막(12)의 일부분을 제거하여 하지층(11)이 노출된 콘택홀(14)을 형성한다. 포토레지스트 마스크층(13)은 콘택 식각 공정 동안 일정 두께 제거되어 잔류 마스크층(13a)으로 남게된다.1B, a part of the
도 1c를 참조하면, 잔류 마스크층(13a)을 포토레지스트 제거 공정을 통해 제 거하고, 이로 인하여 콘택홀(14) 형성이 완료된다.Referring to FIG. 1C, the
상기와 같이 포토레지스트를 콘택 마스크층으로 이용할 경우 일렉트론 쉐딩 이펙트(electron shading effect)에 의한 하부 소자의 마이크로트렌칭(microtrenching) 현상과 플라즈마 인듀스드-챠징 데미지(plasma induced-charging damage)로 인하여 콘택홀(14)의 형상이 나쁘게 될 뿐만 아니라 소자의 전기적 특성 또한 저하시키게 되는데, 이를 설명하면 다음과 같다.When the photoresist is used as a contact mask layer as described above, microtrenching of a lower element by an electron shading effect and plasma induced-charging damage due to plasma may cause contact The shape of the
절연체 물질인 포토레지스트를 콘택 마스크로 이용할 경우, 콘택 식각 공정 진행중의 웨이퍼(Wafer) 기판 주변에는 일렉트론과 이온(Ion)의 이동도(Mobility) 차이에 의하여 쉬드 영역(Sheath Region)이 형성되고, 쉬드(Sheath)내의 일렉트론과 이온의 각 분포(Angular Distribution) 차이는 포토레지스트 마스크층(13) 상부에 일렉트론 서페이스 챠징(Electron Surface Charging)에 의한 네거티브(Negative) 극성의 국부적인 전기장을 형성한다. 이러한 포토레지스트 마스크층(13) 상부의 네거티브 극성 전기장은 일렉트론에게는 전기적 척력을, 이온에게는 전기적 인력을 형성함으로써 이온만이 포토레지스트 마스크층(13)의 개방된 부위를 통과하여 하부 식각층에 도달하게 되는 현상을 일렉트론 쉐딩 이펙트라 하며, 이러한 일렉트론 쉐딩 이펙트는 반도체 소자의 직접도가 증가할수록, 즉, 포토레지스트 마스크층(13)의 개방된 부분의 간격이 좁아질수록, 또한 플라즈마 내부의 일렉트론 온도(Electron Temperature)가 높을수록 그 효과가 증가하게 된다.When a photoresist which is an insulator material is used as a contact mask, a sheath region is formed around the wafer substrate during the contact etching process due to a difference in mobility of electrons and ions, The difference in angular distribution of electrons and ions in the sheath forms a local electric field of negative polarity by Electron Surface Charging on top of the
플라즈마 내부의 이온/라디컬(Ion/Radical) 입자들의 식각단면 입사밀도가 일정 지역에 집중되게 되어 식각면의 수직방향 식각 속도의 차이가 발생하는 현상 을 마이크로트렌칭(Microtrenching) 이라 하는데, 마이크로트렌칭은 이온, 라디컬 간의 충돌, 이온/라디컬과 마스크/식각 측면과의 충돌, 일렉트론 쉐딩 이펙트에 의한 이온 입자의 궤도 변곡 등에 의하여 발생하며, 하부 소자에 물리적 손상(Physical Damage)를 주어 반도체 소자의 특성을 저하 시킨다. 마이크로트렌칭 현상은 패턴 밀도(Pattern Density)와 일렉트론/이온의 온도(Electron/Ion Temperature), 패턴 애스펙트 비(Pattern Aspect Ratio)의 영향을 받는다. Etching of Ion / Radical Particles in the Plasma The phenomenon that the incident density of the particles is concentrated in a certain region and the difference in etch rate in the vertical direction of the etched surface occurs is referred to as microtrenching, Lengthening is caused by collision between ion and radical, collision between ion / radical and mask / etched side, and orbital distortion of ion particle due to electon shedding effect, physical damages to lower element, . The micro trenching phenomenon is affected by the pattern density, the electron / ion temperature, and the pattern aspect ratio.
포토레지스트 마스크층(13)을 이용한 콘택 식각 공정중 과도 식각 공정시 포토레지스트 마스크층(13) 주변의 일렉트론 쉐딩 이펙트에 의한 콘택 식각 단면에서의 불균일한 이온 전하 축적 현상이 하부 단위소자 주변에 전위차를 형성하여 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 현상에 의한 하부 단위소자의 전기적 손상이 발생하는 경우를 플라즈마 인듀스드-챠징 데미지(Plasma Induced-Charging Damage)라 한다.Uneven ion charge accumulation phenomenon on the contact etched cross section due to the electron shedding effect around the
상기한 현상 이외에도 포토레지스트 마스크층(13)과 산화물 계통으로 형성되는 층간 절연막(12)간의 식각 선택 또한 콘택홀(14) 형성에 문제를 유발시킨다. 산화물에 대한 포토레지스트 마스크층의 선택성(PR Mask Selectivity to Oxide)은 주식각층인 산화막의 식각속도와 포토레지스트 마스크층의 식각속도의 비율로서, 깊은 콘택 형성을 위해서는 포토레지스트 마스크층의 두께를 두껍게 해야할 뿐만 아니라 고선택비 특성의 공정조건이 요구된다. 반도체 소자의 집적도의 증가로 콘택의 임계 값(CD)이 감소하는 경우, 노광 공정의 특성상 포토레지스트 마스크층의 두께는 낮아지게 되고, 캐패시터의 용량 확보를 위하여 콘택 깊이는 증가하게 된다. 또한 고선택비 콘택 식각 공정은 CD 바이어스(Bias)와 콘택 형상(Contact Profile)등의 타 식각 공정 변수와 연동되어 선택비 증가에 한계가 존재하므로, 새로운 고선택비 식각 공정 가스, 펄스 플라즈마 식각(Pulsed Plasma Etch)등의 새로운 식각 공정 기술 개발이 요구되고 있다.
Etching selection between the
따라서, 본 발명은 콘택 마스크층을 이용하여 콘택홀을 형성함에 있어, 콘택 마스크층으로 일렉트론 서페이스 챠징이 발생하지 않는 금속계 물질층을 사용하여 양호한 형상의 콘택홀을 얻을 수 있을 뿐만 아니라, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법을 제공함에 그 목적이 있다.
Therefore, in forming the contact hole using the contact mask layer, it is possible to obtain a contact hole having a good shape by using a metal-based material layer in which the contact mask layer does not cause electon surface charging, And a method of forming a contact of a semiconductor device capable of improving characteristics.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법은 단위 소자가 형성된 하지층 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속계 물질층을 형성하는 단계; 상기 금속계 물질층 상에 콘택이 형성될 부분이 개방된 포토레지스트 마스크층을 형성하는 단계; 상기 포토레지스트 마스크층을 이용한 식각 공정으로 상기 금속계 물질층을 식각하여 콘택이 형성될 부분이 개방된 금속계 마스크층을 형성하는 단계; 상기 포토레지스트 마스크층을 제거하는 단계; 상기 금속계 마스크층을 이용한 콘택 식각 공정으로 상기 층간 절연막의 일부분을 제거하여 상기 하지층이 노출된 콘택홀을 형성하는 단계; 및 상기 금속계 마스크층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한 다.
According to another aspect of the present invention, there is provided a method of forming a contact of a semiconductor device, comprising: forming an interlayer insulating layer on a base layer on which a unit element is formed; Forming a metal-based material layer on the interlayer insulating film; Forming a photoresist mask layer on the metal-based material layer, the open portion of which is to be contact-formed; Etching the metal-based material layer by an etching process using the photoresist mask layer to form a metal-based mask layer on which a contact is to be formed; Removing the photoresist mask layer; Removing a part of the interlayer insulating film by a contact etching process using the metal mask layer to form a contact hole in which the ground layer is exposed; And removing the metal-based mask layer.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2D are sectional views of a device for explaining a contact forming method of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 단위 소자가 형성된 하지층(21) 상에 층간 절연막(22)을 형성한다. 층간 절연막(22) 상에 금속계 물질층(200)을 형성한다. 금속계 물질층(200) 상에 콘택이 형성될 부분이 개방된(open) 포토레지스트 마스크층(23)을 형성한다.Referring to FIG. 2A, an
상기에서, 금속계 물질층(200)은 알루미늄, 텅스텐, 코발트 등과 같은 금속계 물질을 화학기상증착법이나 물리기상증착법으로 10 ∼ 10000Å 범위로 증착하여 형성한다.The metal-based
한편, 금속계 물질층(200)과 층간 절연막(22)과의 접촉성을 향상시키기 위하여 금속계 물질층(200)을 형성하기 전에 층간 절연막(22) 상에 Ti와 같은 접착층(glue layer)을 형성할 수도 있다. 금속계 물질층(200)의 금속 이온이 하부층인 층간 절연막(22)으로 확산되는 것을 방지하기 위하여 금속계 물질층(200)을 형성하기 전에 층간 절연막(22) 상에 TiN과 같은 확산 방지층(diffusion barrier layer)을 형성할 수도 있다. 후속 노광 장비의 난반사 문제를 위하여 금속계 물질층(200)을 형성한 후에 TiN과 같은 난반사 방지층을 형성할 수 있다.
In order to improve the contact property between the
도 2b를 참조하면, 포토레지스트 마스크층(23)을 이용한 식각 공정으로 금속계 물질층(200)의 일부분을 제거하여 콘택이 형성될 부분이 개방된 금속계 마스크층(200a)을 형성한다. 금속계 마스크층(200a)이 패터닝 되는 동안 포토레지스트 마스크층(23)은 일정 두께 제거되어 잔류 마스크층(23a)으로 남게된다.Referring to FIG. 2B, a portion of the metal-based
상기에서, 금속계 물질층(200)의 식각 공정은 주 식각 공정과 과도 식각 공정으로 진행하는데, 과도 식각 공정은 주 식각 공정 시간에 대하여 1 ∼ 300％ 범위로 진행한다.In the above, the etching process of the metal-based
도 2c를 참조하면, 잔류 마스크층(23a)을 포토레지스트 제거 공정으로 제거한 후, 금속계 마스크층(200a)을 이용한 콘택 식각 공정으로 층간 절연막(22)의 일부분을 제거하여 하지층(21)이 노출된 콘택홀(24)을 형성한다.Referring to FIG. 2C, after removing the
상기에서, 콘택홀 형성을 위한 콘택 식각 공정은 주 식각 공정과 과도 식각 공정으로 진행하는데, 과도 식각 공정은 주 식각 공정 시간에 대하여 1 ∼ 300％ 범위로 진행한다.In the above, the contact etching process for forming the contact hole proceeds to the main etching process and the transient etching process, and the transient etching process proceeds in the range of 1 to 300% with respect to the main etching process time.
도 2d를 참조하면, 금속계 마스크층(200a)을 제거하고, 이로 인하여 콘택홀(24) 형성이 완료된다.Referring to FIG. 2D, the
상기와 같이 금속계 물질을 콘택 마스크층으로 이용할 경우 일렉트론 쉐딩 이펙트(electron shading effect)가 발생되지 않아 일렉트론 쉐딩 이펙트에 의한 하부 소자의 마이크로트렌칭(microtrenching) 현상과 플라즈마 인듀스드-챠징 데미지(plasma induced-charging damage)의 개선으로 콘택홀(24)의 형상이 양호하게 될 뿐만 아니라 소자의 전기적 특성 또한 증가하게 되는데, 이를 설명하면 다음과 같 다.When the metal-based material is used as the contact mask layer, the electron shading effect is not generated, so that the microtrenching phenomenon of the lower device due to the electron-shedding effect and the plasma induced de-charging damage the improvement of the charge damage not only improves the shape of the
금속계 마스크층을 이용한 콘택 식각 공정에서 플라즈마 콘택 식각 공정중, 금속계 마스크층에 대한 일렉트론/이온의 챠징 현상은 포토레지스트 마스크층 경우와 같이 서페이스 챠징(Surface Charging) 형태로 발생하는 것이 아니라 전도체 내부의 미세한 포텐셜(Potential) 증가를 유발함으로서 포토레지스트 마스크층의 경우와 같은 일렉트론 쉐딩 이펙트(Electron Shading Effect)는 발생하지 않는다. 그러므로 마이크로트렌칭(Microtrenching) 현상 유발 메커니즘(Mechanism) 중 일렉트론 쉐딩 이펙트에 의한 이온 궤도 변곡 현상이 억제된다.In the contact etching process using the metal mask layer, the electron / ion charge phenomenon in the metal mask layer during the plasma contact etching process does not occur in the surface charging form as in the case of the photoresist mask layer, Electron shading effects such as the case of the photoresist mask layer do not occur by causing the potential increase. Therefore, the ion trajectory distortion caused by the electron shedding effect in the microtrenching mechanism is suppressed.
포토레지스트 마스크층을 이용하는 금속계 물질층의 식각 공정에서의 일렉트론 쉐딩 이펙트(Electron Shading Effect)는 하부가 절연층이고 금속계 물질층의 두께에 대한 과도 식각만 진행되므로 유의할 수준의 마이크로트렌칭 현상은 발생하지 않는다.The Electron Shading Effect in the etching process of the metal-based material layer using the photoresist mask layer is such that the lower portion is the insulating layer and only the transient etching is performed with respect to the thickness of the metal-based material layer, Do not.
기존 포토레지스트 마스크층의 경우, 하부 절연층에 대한 포토레지스트의 저 선택비 특성으로 ∼ 10000Å 두께의 포토레지스트 마스크층을 이용하여 콘택 식각 공정을 진행함으로서 높은 애스펙트 비(Aspect Ratio)에 의한 이온/라디컬(Ion/Radical)의 산란 효과(Scattering Effect)에 의한 마이크로트렌칭의 유발과 반도체 소자의 직접도 증가에 의한 콘택 사이즈(Contact Size)의 감소로 콘택홀 내부로의 원활한 식각제(Etchant) 공급과 방출이 제한되어 식각 정지(Etch Stop)등의 공정 이상이 발생하였으나, 금속계 마스크층의 고선택비 특성으로 애스펙트 비가 감소하여, 마이크로트렌칭 현상의 감소 및 식각 정지 등의 공정 이상에 대한 공정 마진이 증가된다. 그리고, 하부 12500Å 절연층에 대한 콘택 식각 공정후 금속계 마스크층의 식각 손실은 발생하지 않는다. 이는 금속계 마스크층이 산화물계 층간 절연막과의 선택비가 무한대에 가까운 것으로 판단된다.In the case of a conventional photoresist mask layer, a contact etching process is performed using a photoresist mask layer having a thickness of ~ 10000 A as a low selectivity characteristic of the photoresist for the lower insulating layer, so that the ion etching / etching with a high aspect ratio The etchant supply to the inside of the contact hole is reduced by the reduction of the contact size due to the induction of microtrenching by the scattering effect of Ion / Radical and the direct increase of the semiconductor device. The process margin such as etch stop is generated due to the limitation of the discharge but the aspect ratio is reduced due to the high selectivity ratio characteristic of the metal mask layer and the process margin for the process abnormality such as reduction of the micro trenching phenomenon and etching stop . Then, the etching loss of the metal-based mask layer does not occur after the contact etching process for the lower 12500 A insulating layer. It is judged that the selection ratio of the metal-based mask layer to the oxide-based interlayer insulating film is close to infinity.
콘택 주 식각 공정 완료 후 하부 단위소자가 노출된 상태에서 진행되어 지는 과도 식각 공정중 발생하는 플라즈마 인듀스드-챠징 데미지는 포토레지스트 마스크층의 일렉트론 쉐딩 이펙트에 의한 이온의 하부 단위소자 전하축적 현상과, 식각 공정 장비의 플라즈마 불균일성에 의하여 발생하는데, 금속계 마스크층을 이용한 콘택 식각 공정의 경우에는 상술하였듯이 일렉트론 쉐딩 이펙트가 발생하지 않으므로 일렉트론과 이온 모두 하부 단위소자의 축적 현상에 참여하므로, 하부 단위소자의 전하축적 현상은 플라즈마의 불균일성과 무관하게 일렉트론과 이온 챠징에 의한 전기적 감쇄 효과가 발생하여 플라즈마 인듀스드-챠징 데미지(Plasma Induced-Charging Damage)는 감소하게 된다.
Depletion-charge damage, which is a plasma generated during a transient etching process in which a lower unit device is exposed after completion of a contact main etching process, is a phenomenon in which charges are accumulated in the lower unit device due to the electron shedding effect of the photoresist mask layer , And plasma non-uniformity of the etching process equipment. In the case of the contact etching process using the metal mask layer, as described above, since the electron shedding effect does not occur, both electrons and ions participate in the accumulation of the lower unit devices. Regardless of the non-uniformity of the plasma, the charge accumulation phenomenon is caused by the electric damping effect by the electrons and the ion charging, and the plasma inducted-charge damage is reduced.
상술한 바와 같이, 본 발명에서는 기존 콘택 형성 공정의 절연체 포토레지스트 마스크를 일렉트론 서페이스 챠징이 발생하지 않는 전도체인 금속계 마스크층으로 대체함으로서, 일렉트론 쉐딩 이펙트에 의한 하부소자의 마이크로트렌칭과 플라즈마 인듀스드-챠징 데미지를 개선할 수 있고, 금속계 마스크층의 산화막에 대한 고선택비 특성으로 기존 포토레지스트 마스크층을 이용한 콘택 식각 공정기술의 산화물에 대한 포토레지스트 선택성(PR Selectivity to Oxide) 문제의 해결과 콘택 공정의 애스펙트 비를 감소시키는 효과가 있다.As described above, in the present invention, the insulator photoresist mask of the conventional contact formation process is replaced with a metal-based mask layer which is a conductor that does not cause electron surface charging, so that the micro trenching of the lower element by the electron- -Pcharging damage can be improved, and a high selectivity ratio to the oxide film of the metal-based mask layer can be achieved by solving the photoresist selectivity problem (PR selectivity to oxide) of the oxide of the contact etching process using the existing photoresist mask layer, There is an effect of reducing the aspect ratio of the process.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088001A KR100807082B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming a contact in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088001A KR100807082B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming a contact in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057898A KR20030057898A (en) | 2003-07-07 |
| KR100807082B1 true KR100807082B1 (en) | 2008-02-25 |
Family
ID=32215655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010088001A KR100807082B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming a contact in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100807082B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093500B2 (en) | 2013-08-23 | 2015-07-28 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor device using bowing control layer |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894763B1 (en) * | 2002-10-21 | 2009-04-24 | 매그나칩 반도체 유한회사 | Method for reducing plasama charging damage and Method of forming a dual damascene pattern using the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110729A (en) * | 1986-10-29 | 1988-05-16 | Nec Corp | Manufacture of semiconductor device |
| JPH0661191A (en) * | 1992-08-04 | 1994-03-04 | Hitachi Ltd | Manufacture of semiconductor device |
| KR950021322A (en) * | 1993-12-31 | 1995-07-26 | 김주용 | Measuring method of micro contact hole in semiconductor small intestine |
| KR19980024825A (en) * | 1996-09-20 | 1998-07-06 | 가네꼬 히사시 | How to Form Contact Holes / Through Holes |
| KR19980037653A (en) * | 1996-11-22 | 1998-08-05 | 문정환 | Contact formation method of semiconductor device |
-
2001
- 2001-12-29 KR KR1020010088001A patent/KR100807082B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110729A (en) * | 1986-10-29 | 1988-05-16 | Nec Corp | Manufacture of semiconductor device |
| JPH0661191A (en) * | 1992-08-04 | 1994-03-04 | Hitachi Ltd | Manufacture of semiconductor device |
| KR950021322A (en) * | 1993-12-31 | 1995-07-26 | 김주용 | Measuring method of micro contact hole in semiconductor small intestine |
| KR19980024825A (en) * | 1996-09-20 | 1998-07-06 | 가네꼬 히사시 | How to Form Contact Holes / Through Holes |
| KR19980037653A (en) * | 1996-11-22 | 1998-08-05 | 문정환 | Contact formation method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093500B2 (en) | 2013-08-23 | 2015-07-28 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor device using bowing control layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057898A (en) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6583065B1 (en) | Sidewall polymer forming gas additives for etching processes | |
| EP0869546A1 (en) | Method for anisotropically etching tungsten using SF6, CHF3, and N2 | |
| US6846730B2 (en) | Two stage etching of silicon nitride to form a nitride spacer | |
| US6376388B1 (en) | Dry etching with reduced damage to MOS device | |
| JP4451934B2 (en) | Method and integrated circuit for etching a conductive layer | |
| KR19980063956A (en) | Protective structure to suppress plasma damage | |
| US6232229B1 (en) | Microelectronic device fabricating method, integrated circuit, and intermediate construction | |
| US6410424B1 (en) | Process flow to optimize profile of ultra small size photo resist free contact | |
| Ma et al. | Evaluation of plasma charging damage during polysilicon gate etching process in a decoupled plasma source reactor | |
| US6211051B1 (en) | Reduction of plasma damage at contact etch in MOS integrated circuits | |
| KR100807082B1 (en) | Method of forming a contact in a semiconductor device | |
| US20080305641A1 (en) | Reverse masking profile improvements in high aspect ratio etch | |
| US6107193A (en) | Completely removal of TiN residue on dual damascence process | |
| US6235642B1 (en) | Method for reducing plasma charging damages | |
| US20020037651A1 (en) | Method for minimizing damage of process charging phenomena | |
| CN114420629A (en) | Semiconductor structure and manufacturing method thereof | |
| JPH0778829A (en) | Manufacture of semiconductor device | |
| US6756315B1 (en) | Method of forming contact openings | |
| US5972755A (en) | Electrostatic protection component and manufacturing method | |
| KR100399064B1 (en) | Method for fabricating semiconductor device | |
| Hwang et al. | Mechanism of charging damage during interlevel oxide deposition in high-density plasma tools | |
| KR20090067596A (en) | Method for fabricating semiconductor device | |
| KR20010081436A (en) | Method of forming a damascene metal line in a semiconductor device | |
| KR20020038060A (en) | Method for fabricating of semiconductor device | |
| KR20030001969A (en) | a method for forming contact hole of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |