KR100891199B1 - 표면처리방법을 개선한 기판 제조 방법 - Google Patents

Abstract

본 발명에 따르면, 절연층인 베이스에 회로가 형성될 매입부와 실장부를 제외한 부위에 1차 동도금 레지스트를 도포하는 1차레지스트도포단계, 상기 매입부와 실장부에 1차 동도금하여 회로를 형성하는 1차동도금단계, 상기 매입부에 2차 동도금 레지스트를 도포하는 2차레지스트도포단계, 상기 실장부에 2차 동도금하여 매입부와 실장부의 동도금 높이를 달리하는 2차동도금단계, 상기 1차 동도금 레지스트 및 상기 2차 동도금 레지스트를 박리하는 레지스트박리단계, 상기 매입부와 실장부가 완전히 덮이도록 회로 전체에 절연물질을 도포하는 절연물질도포단계, 상기 실장부의 2차 동도금 면만 노출되도록 표면을 레벨링(leveling)하는 레벨링단계 및 상기 노출된 실장부의 2차 동도금 면에 표면처리물질을 덮는 표면처리단계를 포함하는 것을 특징으로 하는 표면처리방법을 개선한 기판 제조 방법이 제공된다.

개시된 표면처리방법을 개선한 기판 제조 방법에 따르면, 동박과 SR 잉크 사이의 단차를 제거하여 미세 피치(Pitch)에서도 솔더볼 또는 본드핑거 하부에 빈 공간이 발생하는 것을 막을 수 있고, 표면처리물질을 베이스와 같은 재질인 에폭시 계열로 대체하여 크랙 및 빈 공간(void) 발생을 최소화할 수 있는 장점이 있다.

인쇄회로기판, 실장부, 매입부

Description

표면처리방법을 개선한 기판 제조 방법 {METHOD OF MANUFACTURING PCB USING IMPROVED SURFACE TREATING}

본 발명은 표면처리방법을 개선한 기판 제조 방법(프로세스)에 관한 것으로, 보다 상세하게는 매입부와 실장부의 동도금 높이를 달리하고, 상기 매입부와 실장부가 완전히 덮이도록 회로 전체에 절연물질을 도포하여 실장부의 2차 동도금 면만 노출되도록 표면을 레벨링함으로써 동박과 절연물질 사이의 단차를 제거하여 미세 피치(Pitch)에서도 솔더볼 또는 본드핑거(Bond Finger)하부에 빈 공간이 발생하는 것을 막을 수 있다.

도 1은 종래기술에 따른 인쇄회로기판의 표면처리방법을 나타낸 단면도, 도 2 내지 도 3은 종래기술에 따른 인쇄회로기판의 표면처리방법의 문제점을 나타낸 단면도이다.

도 1에 도시된 바와 같이, 종래에는 절연체인 베이스(10) 위에 SR (Solder Resist, 30) 잉크를 도포하고, 동박(20) 층을 노출시켜 인쇄회로기판을 제작한 뒤, 동박(20) 위에 솔더볼(40)을 올린 뒤 부품인 반도체 칩(50)을 실장하여 실장된 인쇄회로기판을 제작하였다.

하지만, 이러한 종래의 인쇄회로기판의 표면처리방법에 따르면, 도 2에 도시된 바와 같이, 동박(20)과 SR(30) 잉크 사이의 단차로 인해 미세 피치(Pitch)에서 솔더볼(40) 또는 본드핑거 하부에 빈 공간(void, 60)이 발생하여 신뢰성에 악영향을 주었고,

도 3의 A에 도시된 바와 같이, SR(30) 잉크 자체의 특성상 크랙(crack, 70)의 발생으로 역시 신뢰성에 문제가 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로,

종래의 인쇄회로기판의 표면처리방법과 달리, 동박과 절연물질 사이의 단차를 제거하여 미세 피치(Pitch)에서도 솔더볼 또는 본드핑거 하부에 빈 공간이 발생하는 것을 막고,

표면처리물질을 베이스와 같은 재질인 에폭시 계열로 대체하여 크랙 발생을 최소화한 표면처리방법을 개선한 기판 제조 프로세스을 제공하는 데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 표면처리방법을 개선한 기판 제조 방법은 절연층인 베이스에 회로가 형성될 매입부와 실장부를 제외한 부위에 1차 동도금 레지스트를 도포하는 1차레지스트도포단계, 상기 매입부와 실장부에 1차 동도금하여 회로를 형성하는 1차동도금단계, 상기 매입부에 2차 동도금 레지스트를 도포하는 2차레지스트도포단계, 상기 실장부에 2차 동도금하여 매입부와 실장부의 동도금 높이를 달리하는 2차동도금단계, 상기 1차 동도금 레지스트 및 상기 2차 동도금 레지스트를 박리하는 레지스트박리단계, 상기 매입부와 실장부가 완전히 덮이도록 회로 전체에 절연물질을 도포하는 절연물질도포단계, 상기 실장부의 2차 동도금 면만 노출되도록 표면을 레벨링(leveling)하는 레벨링단계 및 상기 노출된 실장부의 2차 동도금 면에 표면처리물질을 덮는 표면처리단계를 포함하는 것을 특징으로 한다.

아울러, 상기 절연물질은 에폭시 계열인 것이 바람직하다.

본 발명인 표면처리방법을 개선한 기판 제조 방법에 의하면,

첫째, 종래의 인쇄회로기판의 표면처리방법과 달리, 동박과 SR 잉크 사이의 단차를 제거하여 미세 피치(Pitch)에서도 솔더볼 또는 본드핑거 하부에 빈 공간이 발생하는 막을 수 있고,

둘째, 표면처리물질을 베이스와 같은 재질인 에폭시 계열로 대체하여 크랙 발생을 최소화하고, 결과적으로 신뢰성이 뛰어난 표면처리방법을 개선한 기판 제조 프로세스를 제공할 수 있는 장점이 있다.

이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.

도 4는 본 발명에 따른 표면처리방법을 개선한 기판 제조 방법(프로세스)의 흐름도이다.

도 4에 도시된 바와 같이, 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스는 1차레지스트도포단계(S1), 1차동도금단계(S2), 2차레지스트도포단계(S3), 2차동도금단계(S4), 레지스트박리단계(S5), 절연물질도포단계(S6), 레벨링단계(S7) 및 표면처리단계(S8)를 포함한다.

이러한 과정을 거쳐 표면처리방법을 개선한 기판 제조 프로세스를 스코트랜드 프로세스(Scotteland process)라고 정의할 수 있다.

구체적으로 설명하면, 도 5a 내지 도 5h는 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스에 의한 인쇄회로기판을 나타낸 단면도이다.

도 5a에 도시된 바와 같이, 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스는 먼저 제1차레지스트도포단계(S1)에 의해 절연층인 베이스(110)에 회로가 형성될 매입부와 실장부를 제외한 부위에 1차 동도금 레지스트(120)를 도포한다. 베이스(110)의 재질은 일반적으로 많이 쓰이는 에폭시(epoxy)인 것이 바람직하다.

다음으로 도 5b에 도시된 바와 같이, 1차동도금단계(S2)에 의해 매입부와 실장부에 공지된 노광, 현상, 부식을 통한 1차 동도금(130)을 하여 회로가 형성된다.

그 다음으로 도 5c에 도시된 바와 같이, 2차레지스트도포단계(S3)에 의해 매입부에만 2차 동도금 레지스트(140)를 도포한다.

그 다음으로 도 5d에 도시된 바와 같이, 2차동도금단계(S4)에 의해 실장부에 2차 동도금(150)하여 매입부와 실장부의 동도금 높이가 달라지고, 매입부와 실장부의 동도금 높이는 실장부가 더 높게 된다.

그 다음으로는 도 5e에 도시된 바와 같이, 레지스트박리단계(S5)에 의해 1차 동도금 레지스트(120) 및 2차 동도금 레지스트(140)가 박리되고, 매입부와 실장부의 동도금 면이 노출된다.

또한, 도 5f에 도시된 바와 같이, 절연물질도포처리단계(S6)에 의해 매입부와 실장부가 완전히 덮이도록 회로 전체에 절연물질(160)이 도포된다.

여기서, 절연물질은 OSP(Organic Solderability Preservative), 에폭시(Epoxy), SR(Solder Resist) 잉크, 패키지 봉지재 등 다양한 물질이 사용될 수 있다.

다음으로는 도 5g에 도시된 바와 같이, 레벨링단계(S7)에 의해 실장부의 2차 동도금(150) 면만 노출되도록 표면을 레벨링(leveling)하고, 매입부의 동도금 면은 매입된 채로 실장부의 동도금 면만 노출된다.

마지막으로 도 5h에 도시된 바와 같이, 표면처리단계(S8)에 의해 노출된 실장부의 2차 동도금(150) 면에 표면처리물질(170)이 덮여서 반도체 칩이 실장되는 면의 표면처리까지 완료된다.

이 때, 표면처리물질(170)은 와이어(Wire) 본딩용으로는 전해 soft 금도금, ENPIG(무전해팔라듐골드) 등이 사용될 수 있고, 플립칩(Flip Chip) 본딩용으로는 솔더 온 패드(Solder on Pad)로서 Sn/Pb, Sn, Sn/Ag, Sn/Ag/Cu, Sn/Cu 처리와 ENIG(electroless Ni, Immersion Au) 및 OSP(Organic Solderability Preservative) 등이 사용될 수 있다.

즉, 이러한 과정을 거쳐 종래기술의 문제점이었던 동박과 SR 잉크 사이의 단차를 제거할 수 있게 되며, 미세 피치(Pitch)에서도 솔더볼 또는 본드핑거(Bond Finger) 하부에 빈 공간이 발생하는 문제점을 해결할 수 있게 된다.

또한, 표면처리물질(170)의 재질은 에폭시 계열인 것이 바람직하다. 일반적으로 베이스(110)의 재질은 에폭시이지만 종래기술의 SR(30) 잉크는 에폭시와 아크릴 성분이 함께 포함되어 크랙이 발생하는 문제점이 있었다.

하지만, 본 발명에 따라 표면처리물질(170)을 베이스(110)와 같은 재질인 에폭시 계열의 잉크로 대체하면 크랙 발생을 최소화할 수 있고, 신뢰성이 뛰어난 인쇄회로기판의 표면처리방법을 제공할 수 있는 것이다.

이 때, 에폭시 계열의 잉크는 에폭시 잉크 또는 글라스 파이버(Glass Fiber)가 없는 에폭시 수지 등 어느 것이든 무방하다.

또한, 본 발명에 따르면 신규 인쇄설비의 투자 없이 기존의 설비를 이용하여도 현재 반도체 패키지 업체의 현안인 뛰어난 성능의 표면처리방법을 개선한 기판 제조가 가능해진다.

도 6은 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스에 의해 제조된 인쇄회로기판의 사용방법을 나타낸 개념도이다.

도 6에 도시된 바와 같이, 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스에 의해 제조된 인쇄회로기판의 실장부 위에 솔더볼(40)을 올려놓은 뒤, 그 위에 부품인 반도체 칩(50)을 실장하여 실장된 인쇄회로기판을 제작할 수 있다. 즉, 기존의 동박과 SR 잉크 사이의 단차를 제거하여 솔더볼 또는 본드핑거 하부에 빈 공간이 발생하는 문제점을 해결할 수 있는 것이다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 종래기술에 따른 인쇄회로기판의 표면처리방법을 나타낸 단면도,

도 2 내지 도 3은 종래기술에 따른 인쇄회로기판의 표면처리방법의 문제점을 나타낸 단면도,

도 4는 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스의 흐름도,

도 5a 내지 도 5h는 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스에 의한 인쇄회로기판을 나타낸 단면도,

도 6은 본 발명에 따른 표면처리방법을 개선한 기판 제조 프로세스에 의해 제조된 인쇄회로기판의 사용방법을 나타낸 개념도이다.

<도면 주요 부분에 대한 부호의 설명>

10...베이스 20...동박

30...SR (Solder Resist) 40...솔더볼

50...반도체 칩 60...빈 공간

70...크랙 100...인쇄회로기판

110...베이스 120...1차 동도금 레지스트

130...1차 동도금 140...2차 동도금 레지스트

150...2차 동도금 160...절연물질

170...표면처리물질

Claims (2)

1. 절연층인 베이스에 회로가 형성될 매입부와 실장부를 제외한 부위에 1차 동도금 레지스트를 도포하는 1차레지스트도포단계;

   상기 매입부와 실장부에 1차 동도금하여 회로를 형성하는 1차동도금단계;

   상기 매입부에 2차 동도금 레지스트를 도포하는 2차레지스트도포단계;

   상기 실장부에 2차 동도금하여 매입부와 실장부의 동도금 높이를 달리하는 2차동도금단계;

   상기 1차 동도금 레지스트 및 상기 2차 동도금 레지스트를 박리하는 레지스트박리단계;

   상기 매입부와 실장부가 완전히 덮이도록 회로 전체에 절연물질을 도포하는 절연물질도포단계;

   상기 실장부의 2차 동도금 면만 노출되도록 표면을 레벨링(leveling)하는 레벨링단계; 및

   상기 노출된 실장부의 2차 동도금 면에 표면처리물질을 덮는 표면처리단계를 포함하는 것을 특징으로 하는 표면처리방법을 개선한 기판 제조 방법.
2. 제 1항에 있어서,

   상기 절연물질은 에폭시 계열인 것을 특징으로 하는 표면처리방법을 개선한 기판 제조 방법.

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