KR100881493B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 기술에 관한 것으로, 트랜지스터 구조가 형성된 반도체 기판 상에 챔버 세정과정을 수행하고, 챔버 세정 이후에 TEOS를 흘리지 않는 시즈닝(Seasoning) 과정을 수행하며, 시즈닝 과정 이후, 반도체 기판 상부에 절연층으로 PMD(Pre-Metal Dielectric) 라이너 산화막을 형성하고, PMD 라이너 산화막 상에 PMD 층을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 반도체 소자의 층간 절연막 형성 공정에서, 챔버 세정 과정 후 시즈닝 과정에서 TEOS를 흐르게 하지 않음으로써, PMD 라이너 산화막의 변화를 방지하고, 전자적인(Electrical) 특성을 개선할 수 있다.
반도체, LDI Process, PMD Liner Oxide, 플루오린(Fluorine), TEOS

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FORMING INTER-DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}
도 1은 일반적인 PMD 공정을 도시한 흐름도,
도 2는 본 발명의 바람직한 실시예에 따른 챔버간 필름 특성의 SIMS 분석 결과를 도시한 도면,
도 3a 및 도3b는 본 발명의 바람직한 실시예에 따른 챔버 세정 공정 이후 챔버간 SIMS 분석 결과를 도시한 도면,
도 4는 본 발명의 바람직한 실시예에 따라 챔버 세정 공정 시간에 따른 챔버간 SIMS 분석 결과를 도시한 도면,
도 5는 본 발명의 바람직한 실시예에 따른 챔버 시즈닝 공정 이후의 챔버간 SIMS 분석 결과를 도시한 도면,
도 6은 본 발명의 바람직한 실시예에 따른 챔버 세정 구간과 증착 구간별 RGA 분석 결과를 도시한 도면,
도 7은 본 발명의 바람직한 실시예에 따른 실험 웨이퍼의 조건별 DC 테스트 결과를 도시한 도면,
도 8은 본 발명의 바람직한 실시예에 따른 실험 웨이퍼의 조건별 DC 테스트 Cum 그래프를 도시한 도면,
도 9는 본 발명의 바람직한 실시예에 따른 PMD 공정을 도시한 흐름도.
본 발명은 반도체 소자에서의 층간 절연막 형성 기술에 관한 것으로서, 특히 프리금속 유전체(Pre-Metal Dielectric, 이하 PMD라 한다) 공정에서 PMD 라이너(Liner) 산화막(Oxide)의 필름 특성 변화에 의한 DC 페일(Direct Current Fail) 현상을 방지하는데 적합한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 제조기술이 발달함에 따라 트랜지스터 소자간 고집적화가 심화 되고 게이트(Gate)와 소스(Source), 드레인(Drain)간 누설 전류의 차단이 점차 어려워지고 있는 추세이다.
종래에 사용하던 플라즈마 인핸스드 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposition, 이하 PE CVD라 한다)으로 제조되는 산화막(Oxide)은 하부 트랜지스터 구조에 따라 게이트와 소스 드레인간 오프 전류(Off Current)를 효과적으로 조절할 수 없기 때문에 소자의 전자적인(Electrical) 특성 저하를 가져올 수 있다.
이하 도면을 참조하여 상세히 설명하도록 한다.
도 1은 일반적인 PMD 공정을 도시한 흐름도이다.
도 1을 참조하면, 102단계에서 티타늄(Ti)을 스퍼터(Sputter)함으로써, 트랜지스터 구조가 형성된 반도체 기판 상에 티탄층을 형성하고, 104단계에서 스퍼터된 Ti와 고상반응에 의해 Ti 실리사이드막을 형성한 후, 106단계에서 Ti 스트립 공정을 통하여 미반응 Ti막을 제거한다.
108단계에서는 실리사이드 어닐링을 수행하고, 110단계에서 PE CVD로 PMD 라이너 산화막을 증착한다. PMD 라이너 산화막은 주로 TEOS(Tetraethly Orthosilicate, 무기막 증착제)를 원료로 하는 이산화규소(SiO2)와 나이트라이드를 원료로 하는 질화규소(Si3N4)를 사용하며, 증착 목적은 트랜지스터 층과 PMD 막의 층간 분리를 통해 도펀트 투과를 막고 콘택 에칭(Contact Etch) 시 엔드포인트(Endpoint)로 작용하는 희생막의 역할을 하게 된다. 이후 112단계에서 PMD 라이너 산화막 상에 PMD막을 증착하여 층간 절연막을 형성하게 된다. 이때, PMD는 BPSG(Boro-Phos-pho-Silicate Glass) 혹은 PSG(Phospho-Silicate Glass)로 증착한다.
다만, 이와 같이 PMD 공정에서 DC Fail이 반복적으로 발생하고 있으며, 이들 페일 웨이퍼(Wafer)들에서 공통적인 특성의 페일 현상이 발견되고 있다.
예를 들어, "MILO Centura 5200 Model" 특정 챔버에서 경향성을 띄며, MNA13ION(N moat Off Current Leakage) 아이템이 관리 한계인 400pA 이상을 보이며 웨이퍼 전 영역에 고르게 페일 현상이 발생하고 있다.
상기한 바와 같이 동작하는 종래 기술에 의한 PMD 라이너 공정에 있어서는, 특정 챔버에서 경향성을 띄며, 이와 같은 특정 챔버 상에서는 누설 전류량이 증가하게 되고, 결과적으로 DC 페일 현상이 발생하게 되는 문제점이 있었다.
본 발명은 상술한 종래 기술의 한계를 극복하기 위한 것으로, 반도체 소자의 층간 절연막 형성 공정에 있어서, PMD 라이너 산화막의 필름 특성 변화를 방지할 수 있는 반도체 소자의 층간 절연막 형성방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 챔버 세정 과정 이후 시즈닝(Seasoning) 과정에서 TEOS를 흘리지 않고 진행함으로써, PMD 라이너 산화막의 변화를 방지하고, 이에 따라 DC 페일 현상을 억제할 수 있는 반도체 소자의 층간 절연막 형성방법을 제공하는데 있다.
이와 같은 목적을 실현하기 위한 본 발명은 반도체 소자의 층간 절연막 형성 방법으로서, 반도체 소자의 층간 절연막 형성 방법으로서, 챔버에 플루오린이 포함된 세정 가스를 주입하여 내부벽을 세정하는 과정과, 상기 세정하는 과정에서 생성된 플루오린과 증착제와의 결합을 차단하면서 상기 챔버에 대한 시즈닝을 수행하는 과정과, 상기 시즈닝을 수행한 상기 챔버에서 상기 반도체 소자의 상부에 배리어(Barrier) 막을 형성한 후에 그 상부에 층간 절연막을 형성하는 과정을 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 반도체 소자의 층간 절연막 형성 공정에서, PMD 라이너 산화막의 필름 특성 변화를 방지하기 위한 것으로서, 챔버 세정과정 이후 시즈닝 과정에서 TEOS를 흐르게 하지 않음으로써, PMD 라이너 산화막의 변화를 방지하고, 이에 따라 DC 페일 현상을 억제하는 것이다.
본 발명의 실시예에서는 PMD 라이너 산화막의 필름 특성 변화를 유발시키는 요인을 알아보기 위해 여러가지 조건에서의 SIMS(Secondary Ion Mass Spectroscopy) 분석을 수행하도록 한다.
도 2는 본 발명의 바람직한 실시예에 따른 챔버간 필름 특성을 이차 이온 질량 분석기인 SIMS 분석기를 이용한 분석 결과를 도시한 도면이다.
도 2는 DC 페일 현상이 발생하지 않는 정상(Good) 챔버와 DC 페일 현상이 발생되는 비정상(Bad) 챔버간 필름 특성을 분석하기 위한 것으로서, 챔버 상태에 따른 전자적인 특성 변화 요인을 찾기 위하여 PE CVD 방식으로 증착한 PMD 라이너 산화막 필름을 총 3회에 걸쳐 정상 챔버와 비정상 챔버로 각각 증착하여 SIMS를 통한 필름 조성 분석 및 챔버 내부의 배출 가스 효과(out gassing effect) 유무를 확인한 결과를 나타내고 있다. 여기서, SIMS 분석 결과는 Ti 실리사이드 층의 상부에 PMD 라이너 산화막을 증착 한 후의 결과이다.
이때, 정상 챔버(200)에서 증착된 필름의 플루오린(Fluorine)의 강도(Intensity)가 비정상 챔버(210)에서 증착된 필름의 플루오린 강도보다 훨씬 강하게 나타나고 있다.
상기와 같은 실험에서 유의차를 보였던 플루오린은 증착에 직접 관여하지 않으며, 챔버 세정 시 사용되는 C3F8(또는 CF4, C2F6, C3F8, SiF4, F2 등)에서 해리된 F 성분이 검출된 것으로 예상된다.
따라서 다음 실험에서는 세정 과정 전후의 필름 특성과 플루오린 강도의 변화량에 대하여 분석하였다.
도 3a 및 도3b는 본 발명의 바람직한 실시예에 따른 챔버 세정(Chamber Clean) 공정 이후 챔버간 SIMS 분석 결과를 도시한 도면이다.
도 3a는, 정상 챔버상에서 웨이퍼에 세정 과정 이후 증착된 첫번째 장과 두번째 장의 SIMS 분석결과이며, 도 3b는, 비정상 챔버상에서 웨이퍼에 세정 과정 이후 증착된 첫번째 장과 두번째 장의 SIMS 분석결과이다.
도 3a 및 도 3b를 참조하면, 정상 챔버와 비정상 챔버 모두 세정 과정 이후 첫 번째 장과 두 번째 장에서 플루오린 강도의 차이를 보이고 있으며, 이 결과는 세정 효과가 플루오린 강도에 의해 발생하는 것임을 보여주고 있다.
도 3a 및 도 3b를 통하여 세정 효과가 작용함이 확인되었으므로 효과를 증감할 수 있는 인자에 대한 분석을 위해 세정 시간이 일반적인 세정 시간보다 길 경우 어떤 변화를 나타내는지 SIMS 분석을 수행한다.
도 4는 본 발명의 바람직한 실시예에 따라 챔버 세정 공정 시간에 따른 챔버간 SIMS 분석 결과를 도시한 도면이다.
도 4에서 참조번호 400은 정상 챔버에서 일반적인 세정 시간을 65초로 진행한 경우이며, 참조번호 410은 비정상 챔버에서 세정 시간을 130초로 진행한 경우의 분석결과를 나타낸다.
다만, 도 4에 도시한 바와 같이, 세정 시간이 대략 두 배정도 증가되었으나, 플루오린 강도는 오히려 감소하고 있으므로, 세정 시간과 증착에 관여하는 플루오린과는 무관함을 알 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 챔버 시즈닝 공정 이후의 챔버간 SIMS 분석 결과를 도시한 도면이다.
도 5는 챔버 세정 과정에서 생성된 플루오린은 세정 시의 그 양보다는 증착 과정에서의 잔류 가스, 그 중에서도 플루오린의 잔류량이 얼마인가에 따라 필름 내부의 플루오린 강도에 영향을 줄 것으로 예상되므로 세정기법(Clean Recipe)의 일부 과정을 변경하여 분석을 실시한 결과 그래프이다.
챔버 세정 과정이후에는 챔버 내부의 파티클 억제 및 필름 응착(Film Adhesion) 특성을 개선하기 위해 RF 전력의 증가, 시즈닝 가스의 유입 및 TEOS를 흐르게(Flow)하여 챔버의 벽(Chamber Wall) 내부를 코팅하는 시즈닝 과정(Season Step)을 수행한다. 이 과정에서 플루오린 강도에 변화가 있을 것으로 예상되므로 시즈닝 과정을 변경한 후 SIMS 분석을 통해 변화를 분석한다.
이때, 참조번호 500은 기존 조건으로서, 세정 기법의 시즈닝 과정 중　 TEOS를 1000sccm 흐르게 하는 경우이고, 참조번호 510은 비교조건으로서 세정 기법의 시즈닝 과정 중 TEOS를 흘리지 않는 경우를 나타낸다.
이에 도 5에 도시한 바와 같이 시즈닝 과정의 기능을 생략 후 PMD 라이너 산화막의 증착을 수행한 비교조건(510)은, 증착 초기에 플루오린 강도가 기존 조 건(500) 보다 증가했다가 증착이 계속 진행됨에 따라 플루오린의 강도가 감소하는 경향을 확인할 수 있다. 즉, 챔버 세정 후 챔버 내부에 남아있던 플루오린이 증착 과정에서 필름 조성에 영향을 주는 것으로 보여진다.
도 6은 본 발명의 바람직한 실시예에 따른 챔버 세정 구간과 증착 구간별 RGA 분석 결과를 도시한 도면이다.
도 6은 챔버 세정 구간과 증착 구간별 RGA 분석을 수행한 것으로서, RGA(Residual Gas Analys)는 프로세스 챔버(Process Chamber)로부터 소모(Exhaust)되는 가스의 스펙트럼을 분석하여 챔버 내부의 반응 가스들의 개별 스펙트럼을 비교하는 분석 방법이다.
이를 통해 세정 과정(600)과 증착 과정(650)의 두 구간에 걸쳐 시즈닝 과정을 수정한 경우와 기존 조건에 대하여 비교 분석을 실시하고, 챔버 내부의 가스 스펙트럼 중 F 와 Si-F 의 피크(Peak)를 분석하여 반응 가스 변화를 시간에 따라 관찰한 결과를 나타내고 있다.
도 6에 도시한 바와 같이 세정 과정(600)에서는 시즈닝 과정이 정상적으로 작용하는 경우(612, 622)에는 Si-F(610) 피크 및 F(620)의 피크가 높게 형성되고, 시즈닝 과정에서 TEOS를 흘리지 않는 경우(614, 624)에는 Si-F(610) 및 F(620)의 피크가 상대적으로 작게 형성되고 있다. 또한 실제 증착 구간(650)에서의 Si-F(660)와 F(670) 피크가 모두 시즈닝 과정에서 TEOS를 흘리지 않았을 때(662, 672) 높게 형성되고 있다.
도 7은 본 발명의 바람직한 실시예에 따른 실험 웨이퍼의 조건별 DC 테스트 결과를 도시한 도면이다.
도 7은 도 6과 같은 분석 결과를 토대로 플루오린 강도가 증착 과정에서도 지속될 수 있도록 세정 과정시 시즈닝 과정 조건을 TEOS를 흘리지 않는 조건으로 변경한 후, 비정상 챔버로 실험 웨이퍼(MNA13I)를 투입하여 DC 테스트를 실시한 것이다.
테스트 결과, 기존 페일이 지속되던 챔버에서 세정 시간을 증가한 경우(700)는 개선 효과가 거의 없었고, 시즈닝 과정을 TEOS를 흘리지 않는 조건으로 변경한 경우(710)는 정상 챔버(720)보다 더 좋은 전자적인 특성을 보여주고 있다
도 8은 본 발명의 바람직한 실시예에 따른 실험 웨이퍼의 조건별 DC 테스트 누적 그래프(Cumulative Graph)를 도시한 도면이다.
도 8에 도시한 바와 같이, 시즈닝 과정을 변경한 비정상 챔버(810)와 기존 조건의 정상 챔버(820)가 기존 조건의 비정상 챔버(800)와 큰 차이를 나타내며, 플루오린 강도가 높은 필름에서 배리어(Barrier) 막질의 특성이 우수하게 됨을 알 수 있다. 플루오린 함량을 결정하는 요인(Factor)은 세정 후 잔류 가스(플루오린)이며, 세정 후 시즈닝 과정에서 TEOS를 흐르게 하지 않음으로써, PMD 라이너 산화막의 증착 이전에 TEOS와 플루오린이 결합하는 과정을 차단하며 PMD 라이너 산화막의 증착 과정에서 플루오린 강도를 높일 수 있음을 알 수 있다.
상기와 같은 본 발명의 실시예들을 통한 분석 결과를 볼 때 챔버 세정(Chamber Clean) 공정 시에 사용되는 플루오린(Fluorine) 계열의 잔류 가스의 영향으로 필름 특성 변화에 기인한 DC 페일이 반복적으로 발생하는 것을 알 수 있으므로, PMD 라이너 산화막 필름에서 플루오린 강도를 관리, 즉, 챔버 세정 과정 중 시즈닝 과정에서 TEOS가 흐르지 않게 함으로써, 전자적인 특성 저하를 억제할 수 있을 것이다.
도 9는 본 발명의 바람직한 실시예에 따른 PMD 라이너 공정을 도시한 흐름도이다.
도 9를 참조하면, 902단계에서 티타늄(Ti)을 스퍼터함으로써, 트랜지스터 구조가 형성된 반도체 기판 상에 티탄층을 형성하고, 904단계에서 스퍼터된 Ti와 고상반응에 의해 Ti 실리사이드막을 형성한다. 906단계에서는 Ti 스트립 공정을 통하여 미반응 Ti막을 제거 한후, 908단계에서 실리사이드 어닐링을 수행한다. 이후 910단계에서 챔버의 내부벽과 같은 영역에서 예기치 않게 적층된 재료들을 제거하기 위해 챔버 세정 과정을 수행한다. 이때, 세정가스로는 C3F8, CF4, C2F6, C3F8, SiF4, F2 중 어느 하나가 될 수 있다.
912단계에서는 챔버 세정 작업 후에 챔버 내부의 파티클 억제 및 필름 응착 특성을 개선하기 위해 RF 전력의 증가, O2 등을 포함하는 시즈닝 가스를 유입하고, 증착제인 TEOS를 흐르게 하여 챔버의 벽 내부를 코팅하는 시즈닝 과정에서 TEOS를 흘리지 않도록 수행함으로써, TEOS와 플루오린이 결합하는 과정을 차단한다. 이후 914단계에서 반도체 기판 상부에 배리어 막인 PMD 라이너 산화막의 증착을 수행하고, 916단계에서 PMD 라이너 산화막의 상부에 PMD막을 증착하여 층간 절연막을 형성하게 된다. 이때, PMD는 BPSG(Boro-Phos-pho-Silicate Glass) 혹은 PSG(Phospho-Silicate Glass)로 증착한다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 층간 절연막 형성 공정에서, PMD 라이너 산화막의 필름 특성 변화를 방지하기 위한 것으로, 챔버 세정 과정이후 시즈닝 과정에서 TEOS를 흘리지 않도록 변경함으로써, PMD 라이너 산화막의 변화를 방지하고, 이에 따라 DC 페일 현상을 억제하는 것이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 반도체 소자의 층간 절연막 형성 공정에서, 챔버 세정 과정 후 시즈닝 과정에서 TEOS를 흘리지 않음으로써, PMD 라이너 산화막의 변화를 방지하고, 전자적인(Electrical) 특성을 개선할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자의 층간 절연막 형성 방법으로서,
    챔버에 플루오린(Fluorine)이 포함된 세정 가스를 주입하여 내부벽을 세정하는 과정과,
    상기 세정하는 과정에서 생성된 플루오린과 증착제와의 결합을 차단하면서 상기 챔버에 대한 시즈닝(Seasoning)을 수행하는 과정과,
    상기 시즈닝을 수행한 상기 챔버에서 상기 반도체 소자의 상부에 배리어(Barrier) 막을 형성한 후에 그 상부에 층간 절연막을 형성하는 과정
    을 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1항에 있어서,
    상기 세정하는 과정은, C3F8, CF4, C2F6, C3F8, SiF4, F2 중 어느 하나의 상기 세정 가스를 이용하는
    반도체 소자의 층간 절연막 형성 방법.
  3. 제 1항에 있어서,
    상기 시즈닝 과정은, 상기 증착제인 TEOS(Tetraethly Orthosilicate)와 상기 플루오린과의 결합을 차단하는
    반도체 소자의 층간 절연막 형성 방법.
  4. 제 1항에 있어서,
    상기 층간 절연막 형성 방법은, 상기 시즈닝 과정 중에 상기 플루오린과 상기 증착제와의 결합을 차단하여 상기 배리어 막의 플루오린 강도를 높이는
    반도체 소자의 층간 절연막 형성 방법.
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