KR100867954B1 - Printed circuit board having embedded electronic components and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 전자소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다. The present invention relates to a printed circuit board embedded with an electronic device and a method of manufacturing the same.
IC(integrated Circuit)의 발전은 소형화와 동시에 고집적화하여 다기능, 고성능을 가능하게 하였다. 이러한 고집적 IC를 실장하여 또 다른 소자와의 전기적 연결을 목적으로 하는 인터포저, 패키지, 인쇄회로기판 등은 이에 따라 고집적화를 지향해야 한다. The development of integrated circuits (ICs) has enabled miniaturization and high integration to enable multifunction and high performance. Interposers, packages, printed circuit boards, etc., which have such a high-density IC and are intended for electrical connection with another device, should be highly integrated accordingly.
종래의 다층기판은 내부 회로를 구성하고 기판 상층부에 모든 부품을 실장하였으나, 최근 다수 또는 일부 부품들을 다층기판 내부에 내장함으로써 집적도를 더 높이고 소형화 고성능화를 달성하는 전자소장 내장 인쇄회로기판의 개발요구가 강해지고 있다. Conventional multilayer boards have internal circuits and all parts are mounted on the upper layer. However, recently, a demand for developing printed circuit boards with electronic parts to achieve higher integration and miniaturization and high performance by embedding many or some components inside the multilayer board has been developed. It is getting stronger.
전자소자 내장 인쇄회로기판은 이러한 다기능성, 소형화의 장점과 더불어 고주파 특성의 향상이라는 측면도 고려되는데 이는 100MHz이상의 고주파에서 배선거 리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 FC(flip chip assembly)나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding)이나 솔더 볼(solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.In addition to the advantages of multifunctionality and miniaturization, printed circuit boards with electronic devices are also considered in terms of improvement of high frequency characteristics, which can minimize wiring distance at high frequencies of 100 MHz or higher, and in some cases, flip chip assembly (FC). This is because it provides a solution to improve the reliability problem of the connection of components using wire bonding or solder balls used in a ball grid array (BGA).
도 1 내지 도 4는 종래 기술에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 흐름도이다. 도 1 내지 도 4를 참조하여, 종래 기술에 따라 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 먼저, 도 1에 도시된 바와 같이, 층간 전기적 연결을 위한 비아 및 회로패턴이 형성된 회로기판(102)에 전자소자(106)가 내장될 위치에 캐비티(103)(cavity)를 천공하고, 천공된 캐비티(103)의 하면에 점착테이프(104)를 부착한다. 다음에, 도 2에 도시된 바와 같이, 캐비티(103)를 통하여 점착테이프(104) 상에 전자소자(106)를 삽입하여 고정한다. 다음에, 도 3에 도시된 바와 같이, 회로기판(102)에 절연층(110)을 적층하고 전자소자(106)를 고정하고, 그 위에 회로패턴을 위한 도체층(108)을 적층하게 된다. 다음에, 도 4에 도시된 바와 같이, 점착테이프(104)를 제거하고 다시 절연층(114)과 도체층(112)을 적층한다. 다음에, 회로기판(102)의 외측에 형성되는 도체층(108, 112)을 선택적으로 식각하여 회로패턴을 형성하게 된다.1 to 4 are flowcharts illustrating a method of manufacturing a printed circuit board having an electronic device according to the prior art. Referring to FIGS. 1 to 4, a method of manufacturing an electronic device embedded printed circuit board according to the related art will be described. First, as shown in FIG. 1, a circuit board on which vias and circuit patterns are formed for electrical connection between layers is formed. A cavity 103 (cavity) is punctured at the position where the
그러나, 종래 기술에 따라 전자소자가 내장되는 인쇄회로기판을 제조하는 경우 캐비티 천공, 점착테이프의 사용 등으로 전자소자에 파손이 발생할 우려가 있고, 그 제조과정이 매우 복잡하다는 문제점이 있다.However, according to the prior art, when manufacturing a printed circuit board in which an electronic device is embedded, there is a concern that damage may occur to the electronic device due to cavity perforation, use of an adhesive tape, and the manufacturing process is very complicated.
또한, 전자소자가 실장되는 회로기판의 절연층 및 회로기판에 적층되는 절연 층은 열경화성 수지로 이루어지는데, 이러한 열경화성 수지의 열적특성으로 인해 공정상 불량이 발생하는 경우 고가의 전자소자의 재생이 어렵다는 문제점이 있다.In addition, the insulating layer of the circuit board on which the electronic device is mounted and the insulating layer laminated on the circuit board are made of a thermosetting resin, which is difficult to regenerate expensive electronic devices when a process defect occurs due to the thermal characteristics of the thermosetting resin. There is a problem.
본 발명은 두 개의 절연층 사이에 전자소자를 압입시켜 내장시킴으로써 캐비티의 천공 공정 및 점착테이프의 사용하는 공정이 생략되어 제조공정을 단순화할 수 있는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공한다.The present invention provides an electronic device-embedded printed circuit board and a method of manufacturing the same, which simplifies the manufacturing process by eliminating the process of puncturing the cavity and using the adhesive tape by inserting and embedding the electronic device between two insulating layers. .
또한, 두 개의 절연층 사이에 전자소자를 내장시킴으로써 고가의 전자소자를 재활용할 수 있는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공한다.The present invention also provides an electronic device-embedded printed circuit board and a manufacturing method thereof, by which electronic devices are embedded between two insulating layers to recycle expensive electronic devices.
본 발명의 일 측면에 따르면, 제1 절연층의 일면에 전자소자의 일부를 압입하는 단계 및 제2 절연층의 일면에 전자소자의 나머지 일부가 압입되도록, 제1 절연층에 제2 절연층을 적층하고 가압하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법이 제공된다.According to an aspect of the invention, the step of pressing a portion of the electronic device on one surface of the first insulating layer and the second insulating layer on the first insulating layer, such that the remaining portion of the electronic device on the one surface of the second insulating layer is pressed. Provided are a method for manufacturing a printed circuit board embedded with an electronic device, the method including stacking and pressing.
압입하는 단계는, 제1 절연층을 연화온도이상으로 가열하는 단계, 전자소자를 제1 절연층에 두고 가압하는 단계 및 제1 절연층을 냉각하는 단계를 포함할 수 있다.The pressing may include heating the first insulating layer to a softening temperature or higher, pressing the electronic device on the first insulating layer, and cooling the first insulating layer.
가압하는 단계는, 제2 절연층을 연화온도이상으로 가열하는 단계 및 제2 절 연층을 냉각하는 단계를 포함할 수 있다.The pressing may include heating the second insulating layer to a softening temperature or higher and cooling the second insulating layer.
제1 절연층은 열경화성 수지를 포함하여 이루어지며, 제2 절연층은 열가소성 수지를 포함하여 이루어질 수 있다.The first insulating layer may include a thermosetting resin, and the second insulating layer may include a thermoplastic resin.
제1 절연층의 타면에는 도체층이 형성될 수 있으며, 이 경우 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함할 수 있다.A conductor layer may be formed on the other surface of the first insulating layer, and in this case, the method may further include forming a circuit pattern by selectively etching the conductor layer.
전자소자에는 접속단자가 구비되는 경우, 접속단자가 노출되도록 제1 절연층 또는 제2 절연층에 블라인드 비아홀(blind via hole)을 천공하는 단계 및 블라인드 비아홀을 도금하여 제1 블라인드 비아(blind via)를 형성하는 단계를 더 포함할 수 있다. 또한, 제1 블라인드 비아가 형성되는 제1 절연층 또는 제2 절연층에 빌드업 층을 적층하고, 빌드업 층을 천공하여 제1 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 형성하는 단계를 더 포함할 수 있다. When the electronic device is provided with a connection terminal, drilling a blind via hole in the first insulating layer or the second insulating layer to expose the connection terminal, and plating the blind via hole to form a first blind via. It may further comprise forming a. The method may further include stacking a buildup layer on the first insulating layer or the second insulating layer on which the first blind via is formed, and forming a second blind via electrically connected to the first blind via by drilling the buildup layer. It may further include.
빌드업 층은 복수로 적층될 수 있으며, 제2 블라인드 비아는 복수의 빌드업 층에 각각 형성될 수 있다.The buildup layer may be stacked in plurality, and the second blind via may be formed in each of the plurality of buildup layers.
제1 절연층의 타면 및 제2 절연층의 타면에는 각각 도체층이 형성될 수 있으며, 한 쌍의 도체층을 전기적으로 연결하는 관통비아를 형성하는 단계 및 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함할 수 있다.A conductor layer may be formed on the other surface of the first insulating layer and the other surface of the second insulating layer, respectively, forming a through via for electrically connecting a pair of conductor layers and selectively etching the conductor layer to form a circuit pattern. It may further comprise the step of forming.
전자소자의 일면에는 접속단자가 구비될 수 있고, 제1 절연층의 타면에는 방열층이 적층될 수 있으며, 이 경우 압입하는 단계에서, 전자소자의 타면이 방열층에 접하도록 압입할 수 있다.A connection terminal may be provided on one surface of the electronic device, and a heat dissipation layer may be stacked on the other surface of the first insulating layer. In this case, the other surface of the electronic device may be pressed in contact with the heat dissipation layer.
접속단자가 노출되도록 제2 절연층을 천공하여 블라인드 비아홀을 형성하는 단계 및 블라인드 비아홀을 도금하여 제3 블라인드 비아를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a blind via hole by perforating the second insulating layer to expose the connection terminal, and forming the third blind via by plating the blind via hole.
제2 절연층에 빌드업 층을 적층할 수 있으며, 빌드업 층을 천공하여 제3 블라인드 비아와 전기적으로 연결되는 제4 블라인드 비아를 형성할 수 있다.The buildup layer may be stacked on the second insulating layer, and the buildup layer may be drilled to form a fourth blind via electrically connected to the third blind via.
빌드업 층은 복수로 적층될 수 있으며, 제4 블라인드 비아는 복수의 빌드업 층에 각각 형성될 수 있다.The buildup layer may be stacked in plurality, and the fourth blind via may be formed in the plurality of buildup layers, respectively.
제4 블라인드 비아를 형성하는 단계 이후에, 빌드업 층의 표면에 제4 블라인드 비아와 전기적으로 연결되는 도전성 범프(bump)를 형성하는 단계를 더 포함할 수 있다.After forming the fourth blind via, the method may further include forming a conductive bump electrically connected to the fourth blind via on the surface of the build-up layer.
또한, 본 발명의 다른 측면에 따르면, 제1 절연층과, 제1 절연층의 일면에 일부가 압입되는 전자소자와, 전자소자의 나머지 일부가 압입되며, 제1 절연층에 적층되는 제2 절연층 및 제1 절연층의 타면에 적층되는 도체층을 포함하는 전자소자 내장 인쇄회로기판이 제공된다.In addition, according to another aspect of the present invention, the first insulating layer, an electronic device, a part of which is pressed into one surface of the first insulating layer, the second part of the electronic device is pressed into, the second insulating layer laminated on the first insulating layer Provided is an electronic device embedded printed circuit board including a layer and a conductor layer laminated on the other surface of the first insulating layer.
또한, 도체층을 선택적으로 식각하여 형성되는 회로패턴을 더 포함할 수 있다.The circuit pattern may further include a circuit pattern formed by selectively etching the conductor layer.
전자소자의 일면에는 접속단자가 구비될 수 있으며, 도체층은 방열층일 수 있으며, 전자소자의 타면이 방열층에 접하도록 할 수 있다.A connection terminal may be provided on one surface of the electronic device, the conductor layer may be a heat radiation layer, and the other surface of the electronic device may be in contact with the heat radiation layer.
제2 절연층을 관통하여 접속단자와 전기적으로 연결되는 제1 블라인드 비아를 더 포함할 수 있다.The display device may further include a first blind via penetrating the second insulating layer and electrically connected to the connection terminal.
또한, 제2 절연층에 적층되는 빌드업 층 및 빌드업 층을 관통하여 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 더 포함할 수 있다.The display device may further include a build up layer stacked on the second insulating layer and a second blind via electrically connected to the blind via through the build up layer.
빌드업 층은 복수로 적층될 수 있고, 제2 블라인드 비아는 복수의 빌드업 층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다.The buildup layer may be stacked in plural, and the second blind via may be formed in plural so as to be respectively processed in the plurality of buildup layers and electrically connected to each other.
빌드업 층의 표면에 형성되어 제2 블라인드 비아와 전기적으로 연결되는 도전성 범프를 더 포함할 수 있다.It may further include a conductive bump formed on the surface of the buildup layer and electrically connected to the second blind via.
전자소자를 인쇄회로기판에 내장하는데 있어 캐비티의 천공공정 및 점착테이프를 사용하는 공정이 생략되어 제조공정을 단순화할 수 있고, 이를 통해 제품의 불량률 및 제조 비용을 감소할 수 있다.In the process of embedding the electronic device in the printed circuit board, the cavity drilling process and the process using the adhesive tape are omitted, thereby simplifying the manufacturing process, thereby reducing the defect rate and manufacturing cost of the product.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of an electronic device embedded printed circuit board and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the following description with reference to the accompanying drawings, the same or corresponding components are the same reference numerals. And duplicate description thereof will be omitted.
도 5는 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 6 내지 도 10은 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 6 내지 도 10을 참조하면, 제1 절연층(12), 도체층(14), 전자소자(16), 접속단자(18), 제2 절연층(20), 블라인드 비아홀(22), 관통비아(23), 제1 블라인드 비아(24), 빌드업 층(25), 회로패턴(26), 제2 블라인드 비아(27)가 도시되어 있다.5 is a flowchart illustrating a method for manufacturing an electronic device embedded printed circuit board according to the first embodiment of the present invention, and FIGS. 6 to 10 illustrate a method for manufacturing an electronic device embedded printed circuit board according to the first embodiment of the present invention. It is a flow chart. 6 to 10, the
본 실시예의 따른 전자소자 내장 인쇄회로기판 제조방법은, 제1 절연층(12) 의 일면에 전자소자(16)의 일부를 압입하는 단계 및 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록, 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압하는 단계를 포함하여, 전자소자(16)를 인쇄회로기판에 내장하는데 있어 캐비티의 천공 공정 및 점착테이프의 사용 공정이 생략되어 제조공정을 단순화할 수 있고, 이를 통해 제품의 불량률 및 제조 비용을 감소할 수 있다.In the method of manufacturing a printed circuit board with electronic devices according to the present exemplary embodiment, the method of press-injecting a part of the
본 실시예에 따라 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 도 6에 도시된 바와 같이, 제1 절연층(12)의 일면에 전자소자(16)의 일부를 압입한다(S100). 회로기판에 캐비티를 천공하고 캐비티의 일측에 점착시트로 막고, 캐비티를 통해 전자소자를 점착시트에 고정하는 종래의 기술과 달리, 제1 절연층(12)에 전자소자(16)의 일부를 압입시키고, 이후 공정에서 다시 제2 절연층(20)을 적층하고 가압하여 전자소자(16)의 나머지 일부를 제2 절연층(20)에 압입시켜 전자소자(16)를 제1 절연층(12) 및 제2 절연층(20)의 대향하는 면에 실장시킴으로써 캐비티를 천공하는 공정과 점착시트를 사용하는 공정을 생략하여 제조공정을 단축화할 수 있다. 또한, 점착시트의 제거 시 발생할 수 있는 전자소자의 파손을 방지할 수 있고, 점착시트의 접착성분의 잔류로 인한 절연층과 전자소자의 부착 불량을 원천적으로 방지할 수 있다.Referring to the method of manufacturing a printed circuit board with electronic devices according to the present embodiment, as shown in FIG. 6, a part of the
제1 절연층(12)의 일면에 전자소자(16)를 압입하는 방법은, 먼저, 제1 절연층(12)을 연화온도이상으로 가열하여 제1 절연층(12)을 연화상태로 만든 후, 전자소자(16)를 연화상태의 제1 절연층(12)에 두고 전자소자(16)의 일부가 압입되도록 가압한다. 전자소자(16)가 제1 절연층(12)에 압입되면 제1 절연층(12)의 냉각과정 을 거쳐 전자소자(16)를 제1 절연층(12)에 고정한다. In the method of pressing the
또 다른 방법으로 제1 절연층(12)에 전자소자(16)를 안착하고 전자소자(16)에 제1 절연층(12)의 연화온도 이상으로 열을 가해 전자소자(16)와 접하는 제1 절연층(12)에 열을 전달하여 제1 절연층(12)을 연화상태로 만들어 전자소자(16)를 압입하는 것도 가능하다.Alternatively, the
전자소자(16)의 일부가 압입되기 위해서는 제1 절연층(12)의 두께를 전자소자(16)의 두께보다 작게 한다. In order for a part of the
전자소자(16)의 일면에 접속단자(18)가 구비된 경우, 제1 절연층(12)에 전자소자(16)를 압입하는 방법은, 도 6에 도시된 바와 같이 전자소자(16)의 타면이 제1 절연층(12)의 일면을 향하도록 하여 접속단자(18)가 위로 향하도록 하는 페이스 업(face up) 방법과, 이와 반대로 접속단자(18)가 구비된 전자소자(16)의 일면이 제1 절연층(12)의 일면을 향하도록 하여 접속단자(18)가 아래로 향하도록 하는 페이스 다운(down) 방법이 있다. 본 실시예에서는 페이스 업 방법으로 전자소자(16)를 제1 절연층(12)에 압입하는 방법을 제시한다.When the
한편, 도 6에 도시된 바와 같이, 타면에 도체층(14)이 형성된 제1 절연층(12)을 사용하는 것도 가능하다. 도체층(14)로 인해 강도가 증가되어 제1 절연층(12)의 변형이 방지되어 제조공정 상의 파손을 방지할 수 있다. 또한, 이러한 도체층(14)을 선택적으로 식각하여 회로패턴(26)을 형성하는 것도 가능하다.On the other hand, as shown in Figure 6, it is also possible to use the first insulating
전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로, 본 실시예의 인쇄회로기판에는 수동소자나 능동소 자가 내장될 수 있다.The
다음에, 도 7에 도시된 바와 같이, 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압한다(S200). 전자소자(16)를 절연층에 내장시키기 위해 전자소자(16)의 일부가 압입된 제1 절연층(12)의 일면에 제2 절연층(20)을 적층하고 가압하여 전자소자(16)의 나머지 일부가 제2 절연층(20)에 압입되도록 한다.Next, as shown in FIG. 7, the second insulating
제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부를 압입하는 방법은, 먼저, 제2 절연층(20)의 일면과 제1 절연층(12)의 일면이 대향하도록 제1 절연층(12)에 제2 절연층(20)을 적층하고, 제2 절연층(20)을 연화온도이상으로 가열하여 연화상태로 만든 후, 제1 절연층(12)과 제2 절연층(20)을 서로 가압하여 전자소자(16)의 나머지 일부가 제2 절연층(20)에 압입되도록 한다. 그리고, 제2 절연층(20)을 냉각하면 전자소자(16)가 제1 절연층(12)과 제2 절연층(20)의 대향하는 면에 내장된다. In the method of pressing the remaining part of the
또 다른 방법으로 제2 절연층(20)에 연화온도이상으로 열을 가해 연화상태로 만든 후 이를 제1 절연층(12)에 적층하여 가압하는 것도 가능하다.In another method, the second insulating
한편, 열경화성 수지는 열가소성 수지보다 연화온도가 높다. 따라서, 제1 절연층(12)이 열경화성 수지를 포함하여 이루어진 경우, 제1 절연층(12)에 전자소자(16)가 압입되어 고정되면 연화온도로 가열된 열가소성 수지를 포함하여 이루어진 제2 절연층(20)을 적층하더라도 제1 절연층(12)이 연화상태로 되지 않아 제2 절연층(20)의 적층과정에서 전자소자(16)가 안정되게 제1 절연층(12)에 고정된다. 그 러나, 제조공정상의 문제가 없다면 제1 절연층(12)과 제2 절연층(20)을 동일한 재료로 사용하는 것도 가능하다.On the other hand, thermosetting resins have a higher softening temperature than thermoplastic resins. Therefore, when the first insulating
한편, 타면에 도체층이 형성된 제2 절연층(20)을 사용하는 것도 가능하다. 도체층으로 인해 강도가 증가되어 제조공정 상의 제2 절연층(20)의 파손을 방지할 수 있다. 또한, 이러한 도체층을 선택적으로 식각하여 회로패턴을 형성하는 것도 가능하다.In addition, it is also possible to use the 2nd insulating
다음에, 도 8에 도시된 바와 같이, 전자소자(16)의 접속단자(18)가 노출되도록 제1 절연층(12) 또는 제2 절연층(20)에 블라인드 비아홀(22)을 천공한다(S300). 전자소자(16)와 인쇄회로기판 간의 전기적 연결을 위해 전자소자(16)의 접속단자(18)가 노출되도록 제1 절연층(12) 또는 제2 절연층(20)에 블라인드 비아홀(22)을 형성한다. Next, as shown in FIG. 8, the blind via
상술한 바와 같이, 전자소자(16)를 제1 절연층(12)에 전자소자(16)를 압입하는 방법은 페이스 업 방법과 페이스 다운 방법이 있는데, 페이스 업 방법으로 전자소자(16)를 제1 절연층(12)에 압입한 경우에는 제1 절연층(12)에 적층되는 제2 절연층(20)에 블라인드 비아홀(22)(blind via hole)을 천공하여 전자소자(16)의 접속단자(18)를 노출시키고, 페이스 다운 방법으로 전자소자(16)를 압입한 경우에는 제1 절연층(12)에 블라인드 비아홀(22)을 천공하여 전자소자(16)의 접속단자(18)를 노출시킨다.As described above, a method of pressing the
본 실시예에서는 페이스 업 방법에 의해 전자소자(16)를 압입한 경우를 제시하고 있다. 따라서, 전자소자(16)의 접속단자(18) 노출되도록 제2 절연층(20)에 블 라인드 비아홀(22)을 천공한다.In this embodiment, the case where the
다음에, 도 9에 도시된 바와 같이, 블라인드 비아홀(22)을 도금하여 제1 블라인드 비아홀(22)을 형성하고(S400), 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 회로패턴(26)을 형성한다(S500). 또한, 제1 절연층(12)의 타면과 제2 절연층(20)의 타면에 형성되는 회로패턴(26) 간의 전기적 연결을 위하여 제1 절연층(12) 및 제2 절연층(20)을 관통하는 관통홀을 형성할 수 있다. Next, as shown in FIG. 9, the blind via
블라인드 비아홀(22)과 관통홀이 형성되면 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 도금 공정을 진행하여 제1 블라인드 비아(24) 및 관통비아(23)를 형성한다. 그리고, 금속성의 전도성 물질을 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 증착한 후 이를 선택적으로 식각하여 회로패턴(26)을 형성하거나, 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 형성하고자 하는 회로패턴(26)에 상응하게 선택적으로 금속성의 전도성 물질을 증착하여 회로패턴(26)을 형성할 수 있다.When the blind via
한편, 상술한 바와 같이, 타면에 도체층(14)이 형성된 제2 절연층(20)을 사용하는 경우, 도체층(14)과 제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성하고, 도금을 진행하여 제1 블라인드 비아(24)를 형성할 수 있다. 다른 한편으로, 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 도체층(14)이 형성된 경우에는 도체층(14)을 선택적으로 식각하여 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 회로패턴(26)을 형성할 수 있다.Meanwhile, as described above, when the second insulating
본 실시예에서는 도 6에 도시된 바와 같이 제1 절연층(12)으로서 강도를 증 가시키기 위해 타면에 도체층(14)이 형성된 절연재를 사용하였으며, 제1 절연층(12)의 타면에는 도체층(14)을 선택적으로 식각하여 회로패턴(26)을 형성하고, 제2 절연층(20)의 타면에는 금속성의 전도성 물질을 선택적으로 도금하여 회로패턴(26)을 형성하는 방법을 제시하고 있다.In this embodiment, as shown in FIG. 6, an insulating material having a
다음에, 도 10에 도시된 바와 같이, 제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 천공하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성한다(S600). 빌드업 층(25)의 적층 횟수 및 제2 블라인드 비아(27)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다. Next, as shown in FIG. 10, the build-
도 10에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 층(25)은 절연성 재질로 이루어지며, 액상의 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다.10 illustrates an example in which one
빌드업 층(25)이 적층되면, 블라인드 비아홀(22)을 가공하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성한다. 제2 블라인드 비아(27)를 형성하는 공정은 상술한 제1 블라인드 비아(24)를 형성하는 공정과 동일하다. 즉, 제1 블라인드 비아(24)의 일부가 노출되도록 빌드업 층(25)을 천공하여 블라인드 비아홀(22)을 천공하고 블라인드 비아홀(22)의 내면을 도금하여 제1 블라인드 비아(24)와 제2 블라인드 비아(27)를 전기적으로 연결하게 된다.When the build-
복수의 빌드업 층(25)을 적층하는 경우에는 상술한 빌드업 공정을 반복한다. 전술한 바와 같이 빌드업 공정은 전자소자 내장 인쇄회로기판의 설계에 따라 필요한 횟수만큼 복수로 진행하며, 이에 따라 빌드업 층(25)이 복수로 적층되고 각 빌 드업 층(25)에 제2 블라인드 비아(27)를 가공하여 전기적 연결 통로를 구현한다.In the case of stacking the plurality of buildup layers 25, the above buildup process is repeated. As described above, the build-up process proceeds a plurality of times as necessary according to the design of the printed circuit board embedded with the electronic device. Accordingly, a plurality of build-up
도 11 내지 도 15는 본 발명의 제2 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 11 내지 도 15를 참조하면, 제1 절연층(12), 전자소자(16), 접속단자(18), 제2 절연층(20), 블라인드 비아홀(22), 회로패턴(26), 방열층(28), 제3 블라인드 비아(30), 제4 블라인드 비아(32), 범프패드(33), 도전성 범프(34)가 도시되어 있다.11 to 15 are flowcharts illustrating a method of manufacturing a printed circuit board having an electronic device according to a second embodiment of the present invention. 11 to 15, the first insulating
본 실시예는 반도체칩과 같은 전자소자(16)가 내장된 인쇄회로기판으로서 범프리스 패키지(bumpless package)의 제조방법에 관한 것이다. 본 실시예를 설명함에 있어 상술한 제1 실시예와 중복되는 사항에 대해서는 상세한 설명을 생략하기로 한다.The present embodiment relates to a method of manufacturing a bumpless package as a printed circuit board in which an
본 실시예에 따른 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 도 11에 도시된 바와 같이, 제1 절연층(12)의 일면에 전자소자(16)의 일부를 압입한다. 제1 절연층(12)의 타면에는 방열층(28)이 적층되어 있으며, 전자소자(16)의 일면에는 접속단자(18)가 구비되어 있다. 본 단계에서는 전자소자(16)의 접속단자(18)가 위로 향하는 페이스 업 방법으로 전자소자(16)를 압입한다. 이 경우 접속단자(18)가 형성되지 않은 전자소자(16)의 타면이 방열층(28)에 접하도록 압입한다. 이와 같이 전자소자(16)가 방열층(28)에 접하도록 함으로써 사용시 전자소자(16)에서 발생하는 열을 방열층(28)을 통해 외부로 방열할 수 있도록 한다.Referring to the method of manufacturing the printed circuit board with electronic devices according to the present embodiment, as shown in FIG. 11, a part of the
다음에, 도 12에 도시된 바와 같이, 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록, 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압 한다. 이로써 전자소자(16)는 제1 절연층(12)과 제2 절연층(20) 사이에 내장된다.Next, as shown in FIG. 12, the second insulating
다음에, 도 13에 도시된 바와 같이, 전자소자(16)의 접속단자(18)가 노출되도록 제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성한다. 상술한 제1 실시예와 달리 제1 절연층(12)의 타면에 방열층(28)이 형성되어 있어 전자소자(16)의 접속단자(18)를 노출시키기 위해 제2 절연층(20)을 천공한다.Next, as shown in FIG. 13, a blind via
다음에, 도 14에 도시된 바와 같이, 블라인드 비아홀(22)을 도금하여 제3 블라인드 비아(30)를 형성한다. 제3 블라인드 비아(30)는 전자소자(16)와 인쇄회로기판의 전기적 연결을 구현하다.Next, as shown in FIG. 14, the blind via
다음에, 도 15에 도시된 바와 같이, 제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 천공하여 제3 블라인드 비아(30)와 전기적으로 연결되는 제4 블라인드 비아(32)를 형성한다. 상술한 바와 같이, 빌드업 층(25)의 적층 횟수 및 제4 블라인드 비아(32)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다. 도 15에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 공정은 전자소자 내장 인쇄회로기판의 설계에 따라 필요한 횟수만큼 복수로 진행하며, 이에 따라 빌드업 층(25)이 복수로 적층되고 각 빌드업 층(25)에 제4 블라인드 비아(32)를 가공하여 전기적 연결 통로를 구현한다.Next, as shown in FIG. 15, the build-
다음에, 도 15에 도시된 바와 같이, 빌드업 층(25)의 표면에 제4 블라인드 비아(32)와 전기적으로 연결되는 도전성 범프(34)(bump)를 형성한다. 도전성 범프(34)는 전자소자 내장 인쇄회로기판과 외부장치와의 전기적 접속을 위한 것으로서, 제4 블라인드 비아(32)와 전기적으로 연결되는 범프패드(33)에 솔더 볼 등의 도전성 범프(34)를 접착시킴으로써 형성될 수 있다. Next, as shown in FIG. 15, a
도 16은 본 발명의 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이다. 도 16을 참조하면, 제1 절연층(12), 전자소자(16), 접속단자(18), 제2 절연층(20), 회로패턴(26), 방열층(28), 제1 블라인드 비아(24), 제2 블라인드 비아(27), 도전성 범프(34)가 도시되어 있다.16 is a cross-sectional view illustrating a printed circuit board having an electronic device according to a third embodiment of the present invention. Referring to FIG. 16, the first insulating
본 실시예는 전자소자(16)가 내장되는 인쇄회로기판으로서, 제1 절연층(12)과, 제1 절연층(12)의 일면에 일부가 압입되는 전자소자(16)와, 전자소자(16)의 나머지 일부가 압입되며, 제1 절연층(12)에 적층되는 제2 절연층(20) 및 제1 절연층(12)의 타면에 적층되는 도체층을 구성요소로 하여, 전자소자(16)가 두 개의 절연층 사이에 내장되어 고가의 전자소자(16)를 재활용할 수 있다. 또한, 전자소자(16)가 도체층에 접착되어 있어 사용시 전자소자(16)로부터 방출되는 열을 효과적으로 방열할 수 있다.The present embodiment is a printed circuit board in which the
열경화성 수지는 열가소성 수지보다 연화온도가 높다. 따라서, 제1 절연층(12)이 열경화성 수지로 이루어진 경우, 제1 절연층(12)에 전자소자(16)가 압입되어 고정되면 연화온도로 가열된 열가소성 수지로 이루어진 제2 절연층(20)을 적층하더라도 제1 절연층(12)이 연화상태로 되지 않아 전자소자(16)가 안정되게 제1 절연층(12)에 고정된다. 따라서, 제조공정 과정에서 전자소자(16)의 이동이 없어 보다 정밀하게 전자소자 내장 인쇄회로기판의 제조가 가능하다.Thermosetting resins have a higher softening temperature than thermoplastic resins. Therefore, when the first insulating
그러나, 제조공정상의 문제가 없다면 제1 절연층(12)과 제2 절연층(20)을 동일한 재료로 사용하는 것도 가능하다.However, if there is no problem in the manufacturing process, it is also possible to use the first insulating
전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로, 본 실시예의 인쇄회로기판에는 수동소자와 능동소자가 내장될 수 있다. The
본 실시예는 반도체칩과 같은 전자소자(16)가 내장된 인쇄회로기판으로서 범프리스 패키지(bumpless package)를 제시한다. This embodiment proposes a bumpless package as a printed circuit board in which an
도체층은 금속성의 전도성 물질로 이루어지며, 제조공정상 제1 절연층(12)의 강도를 증진시켜 변형을 방지하는 지지체의 역할을 수행한다. 한편, 도체층을 선택적으로 식각하여 회로패턴(26)을 형성할 수 있다.The conductor layer is made of a metallic conductive material, and serves as a support to prevent deformation by increasing the strength of the first insulating
한편, 도체층으로서 방열층(28)을 이용할 수 있다. 전자소자(16)의 일면에 접속단자(18)가 구비된 경우 접속단자(18)가 형성되지 않은 전자소자(16)의 타면이 방열층(28)에 접하도록 하여 사용시 전자소자(16)에서 발생하는 열을 효과적으로 방열되도록 할 수 있다.On the other hand, the
제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성하고, 블라인드 비아홀(22)을 도금하여 제1 블라인드 비아(24)를 형성할 수 있다. 제1 블라인드 비아(24)는 전자소자(16)와 인쇄회로기판 간의 전기적 연결을 구현한다.The blind via
제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 관통하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성할 수 있다. 인쇄회로기판의 설계에 따라, 빌드업 층(25)은 복수로 적층될 수 있고, 제2 블라인드 비아(27)는 복수의 빌드업 층(25)에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다. 빌드업 층(25)의 적층 횟수 및 제2 블라인드 비 아(27)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다. 도 16에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 층(25)은 절연성 재질로 이루어지며, 액상의 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다. The
도전성 범프(34)는 빌드업 층(25)의 표면에 형성되어 제2 블라인드 비아(27)와 전기적으로 연결된다. 도전성 범프(34)는 전자소자 내장 인쇄회로기판과 외부장치와의 전기적 접속을 위한 것으로서, 제2 블라인드 비아(27)와 전기적으로 연결되는 범프패드(33)에 솔더 볼 등의 도전성 범프(34)를 접착시킴으로써 형성될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.
도 1 내지 도 4는 종래 기술에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 흐름도.1 to 4 are flowcharts illustrating a method of manufacturing a printed circuit board having an electronic device according to the prior art.
도 5는 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 순서도.5 is a flowchart illustrating a method of manufacturing a printed circuit board having an electronic device according to a first embodiment of the present invention.
도 6 내지 도 10은 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도.6 to 10 are flowcharts illustrating a method for manufacturing a printed circuit board having an electronic device according to a first embodiment of the present invention.
도 11 내지 도 15는 본 발명의 제2 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도.11 to 15 are flowcharts illustrating a method of manufacturing a printed circuit board having electronic devices according to a second embodiment of the present invention.
도 16은 본 발명의 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.16 is a cross-sectional view illustrating a printed circuit board having an electronic device according to a third embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
12, 20 : 절연층12, 20: insulation layer
16 : 전자소자16: electronic device
18 : 접속단자18: connection terminal
24, 27, 30, 32 : 블라인드 비아24, 27, 30, 32: blind via
26 : 회로패턴26: circuit pattern
28 : 방열층28: heat dissipation layer
34 : 도전성 범프34: conductive bump
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