KR100867577B1 - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 서스테인 바이어스 전압을 발생시키기 위한 서스테인 바이어스 회로를 구비하지 않고도, 서스테인 바이어스 전압(Vz) 또는 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)을 발생시킴으로써 제조 단가가 저감되는 효과가 있다.
이러한, 본 발명의 플라즈마 디스플레이 장치는 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 전압을 저장하는 전압 저장부와, 상기 전압 저장부에 저장된 전압으로부터 발생되며 전압이 점진적으로 상승하는 상승 전압이 상기 서스테인 전극으로 공급되는 것을 제어하는 상승 전압 제어부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 상승 전압을 공진 시키는 공진부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 서스테인 바이어스 전압(Vz)을 상기 서스테인 전극으로 공급하는 서스테인 바이어스 전압 공급부 및 상기 서스테인 전극으로 기저 전압을 공급하는 기저 전압 공급부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.
도 3은 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치에서 서스테인 구동부의 구성을 상세히 설명하기 위한 도면.
도 5는 도 4의 서스테인 구동부의 동작을 설명하기 위한 도면.
도 6은 도 4의 서스테인 구동부의 확장된 구성을 설명하기 위한 도면.
도 7은 도 6의 서스테인 구동부의 동작을 설명하기 위한 도면.
도 8은 본 발명의 플라즈마 디스플레이 장치의 또 다른 서스테인 구동부의 구성을 설명하기 위한 도면.
도 9는 도 8의 서스테인 구동부의 동작을 설명하기 위한 도면.
도 10은 서스테인 전극(Z)에 제 1 서스테인 전압(Vz1)과 제 2 서스테인 전압(Vz2)을 공급하는 경우에서의 전압 강하에 대해 설명하기 위한 도면.
도 11은 도 8의 서스테인 구동부의 확장된 구성을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 101 : 데이터 구동부
102 : 스캔 구동부 103 : 서스테인 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치는 복수의 전극들이 형성된 플라즈마 디스플레이 패널과 이러한 플라즈마 디스플레이 패널의 전극을 구동시키기 위한 구동부를 포함하여 이루어진다.
여기서, 플라즈마 디스플레이 패널에는 복수의 전극이 형성되고, 구동부는 이러한 플라즈마 디스플레이 패널의 전극에 방전을 발생시키기 위한 소정의 구동 전압을 공급한다. 그러면, 이러한 구동 전압에 의해 플라즈마 디스플레이 패널의 방전 셀 내에서 리셋 방전, 어드레스 방전, 서스테인 방전 등의 방전이 발생한다.
이와 같이, 소정의 구동 전압이 공급되어 방전 셀 내에서 방전이 될 때, 방전 셀 내에 충진되어 있는 방전 가스는 진공 자외선(Vacuum Ultraviolet rays) 등의 고주파 광을 발생한다.
이러한 고주파 광이 방전 셀 내에 형성된 형광체를 발광시키고, 여기서 형광체 층이 가시광선을 발생시킴으로써 영상이 구현된다.
이와 같은 플라즈마 디스플레이 장치는 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
한편, 종래의 플라즈마 디스플레이 장치에서는 리셋 방전, 어드레스 방전, 서스테인 방전 등의 방전을 발생시키기 위해 다양한 크기의 구동 전압, 예컨대 서스테인 전압(Vs), 서스테인 바이어스 전압(Vz), 데이터 전압(Vd), 셋업 전압(Vst) 등을 각각 발생시키고, 이렇게 발생시킨 구동 전압을 플라즈마 디스플레이 패널에 형성된 전극에 공급하여야 한다.
이러한, 종래의 플라즈마 디스플레이 장치는 각각의 구동 전압을 발생시키기 위한 바이어스 회로를 각각 구비해야 한다.
예를 들면, 서스테인 전압(Vs)을 발생시키는 위한 바이어스 회로, 서스테인 바이어스 전압(Vz)을 발생시키기 위한 바이어스 회로를 모두 구비해야 한다.
이에 따라 플라즈마 디스플레이 장치의 제조 단가가 상승하는 문제점이 있다.
상술한 문제점을 해결하기 위해 본 발명은 서스테인 바이어스 전압(Vz)을 발생시키기 위한 바이어스 회로를 생략하여 전체 제조 단가가 저감된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 전압을 저장하는 전압 저장부와, 상기 전압 저장부에 저장된 전압으로부터 발생되며 전압이 점진적으로 상승하는 상승 전압이 상기 서스테인 전극으로 공급되는 것을 제어하는 상승 전압 제어부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 상승 전압을 공진 시키는 공진부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 서스테인 바이어스 전압(Vz)을 상기 서스테인 전극으로 공급하는 서스테인 바이어스 전압 공급부 및 상기 서스테인 전극으로 기저 전압을 공급하는 기저 전압 공급부를 포함하는 것이 바람직하다.
또한, 상기 서스테인 전극의 전압을 상기 공진부의 공진을 통해 전압 저장부에 회수하여 저장하기 위한 하강 전압 제어부와, 상기 서스테인 전극으로 서스테인 전압(Vs)을 공급하기 위한 서스테인 전압 공급부를 더 포함하는 것을 특징으로 한다.
또한, 상기 서스테인 바이어스 전압 공급부는 전압 저장부와 서스테인 전극 사이에 배치되는 것을 특징으로 한다.
또한, 상기 서스테인 바이어스 전압(Vz)은 상승 전압의 끝단에서부터 공급되는 것을 특징으로 한다.
또한, 상기 서스테인 바이어스 전압(Vz)은 서스테인 전압(Vs)의 대략 0.5배인 것을 특징으로 한다.
또한, 상술한 목적을 이루기 위한 본 발명의 또 다른 플라즈마 디스플레이 장치는 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 전압을 저장하는 전압 저장부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 상기 서스테인 전극으로 공급하는 제 1 서스테인 바이어스 전 압 공급부와, 상기 전압 저장부에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 공진시키는 공진부와, 상기 전압 저장부에 저장된 전압으로부터 발생되며 상기 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)을 상기 서스테인 전극으로 공급하는 제 2 서스테인 바이어스 전압 공급부 및 상기 서스테인 전극으로 기저 전압을 공급하는 기저 전압 공급부를 포함하는 것이 바람직하다.
또한, 상기 제 1 서스테인 바이어스 전압 공급부와 제 2 서스테인 바이어스 전압 공급부는 각각 상기 공진부와 전압 저장부의 사이에 배치되는 것을 특징으로 한다.
또한, 상기 제 1 서스테인 바이어스 전압 공급부와 제 2 서스테인 바이어스 전압 공급부는 서로 병렬 배치되는 것을 특징으로 한다.
또한, 상기 서스테인 전극으로 서스테인 전압(Vs)을 공급하기 위한 서스테인 전압 공급부를 더 포함하는 것을 특징으로 한다.
또한, 상기 제 1 서스테인 바이어스 전압(Vz1)은 서스테인 전압(Vs)과 대략 동일한 것을 특징으로 한다.
또한, 상기 제 2 서스테인 바이어스 전압(Vz2)은 서스테인 전압(Vs)의 대략 0.5배인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이 다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과, 데이터 구동부(101)와, 스캔 구동부(102)와 서스테인 구동부(103)를 포함한다.
여기서, 데이터 구동부(101)는 플라즈마 디스플레이 패널(100)의 어드레스 전극(X)에 데이터 펄스를 공급하는 방법 등을 통해 어드레스 전극(X)을 구동시킨다.
스캔 구동부(102)는 플라즈마 디스플레이 패널(100)의 스캔 전극(Y)에 리셋 전압, 스캔 전압, 서스테인 전압(Vs)를 공급하는 방법 등을 통해 스캔 전극(Y)을 구동시킨다.
서스테인 구동부(103)는 플라즈마 디스플레이 패널(100)의 서스테인 전극(Z)에 서스테인 바이어스 전압(Vz), 서스테인 전압(Vs)을 공급하는 방법 등을 통해 서스테인 전극(Z)을 구동시킨다.
여기서, 본 발명의 플라즈마 디스플레이 장치의 주요 특징인 서스테인 구동부(103)는 이후의 설명을 통해 보다 명확히 될 것이다.
여기서, 플라즈마 디스플레이 패널(100)의 구조의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극 (Electrode), 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)을 포함하는 전면 패널(200)과, 전술한 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함하는 후면 패널(210)이 합착되어 이루어진다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지한다.
이러한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기판(201)의 상부에는 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성된다.
이러한, 상부 유전체 층(204)은 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시킨다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성된다.
한편, 후면 기판(211) 상에 형성되는 전극, 바람직하게는 어드레스 전극(213, X)은 방전 셀에 데이터(Data)를 공급한다.
이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성된 다.
이러한, 하부 유전체 층(215)은 어드레스 전극(213, X)을 절연시킨다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type) 또는 웰 타입(Well Type) 등의 격벽(212)이 형성된다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성된다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워진다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성된다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널은 스캔 전극(202, Y), 서스테인 전극(203, Z) 또는 어드레스 전극(213, X) 중 적어도 하나 이상의 전극으로 구동 전압이 공급되면, 격벽(212)에 의해 구획된 방전 셀 내에서 방전이 발생한다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(214)에 가해진다. 그러면, 형광체 층(214)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(204)이 형성된 전면 기판(201)을 통해 외부로 방출되고, 이에 따라 전면 기판(201)의 외부 면에 소정의 영상이 표시된다.
한편, 여기 도 2a의 설명에서는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 스캔 전극(202, Y) 또는 서스테인 전극(203, Z) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 불투명한 은(Ag) 재질의 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위 해서이다.
이상의 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 2a 내지 도 2b의 플라즈마 디스플레이 패널에는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
이러한 플라즈마 디스플레이 패널을 포함하는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례에 대해 첨부된 도 3을 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
도 3을 살펴보면, 도 1의 본 발명의 플라즈마 디스플레이 장치에서 스캔 구동부(102)는 리셋 기간의 셋업 기간에서 스캔 전극(Y)에 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 파형을 공급할 수 있다. 이러한 상승 램프 파형은 최대 셋업 전압(Vst)까지 상승한다.
이러한, 상승 램프 파형에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
또한, 셋업 기간 이후의 셋다운 기간에서는 스캔 전극(Y)에 상승 램프 파형 을 공급한 후, 상승 램프 파형의 피크전압보다 낮은 소정의 정극성 전압에서부터 전압이 점진적으로 하강하는 하강 램프(Ramp-Down) 파형을 공급할 수 있다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 이전의 셋업 방전에 의해 방전 셀 내에 쌓여있던 벽 전하의 일부가 소거되어 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
이러한, 셋업 기간과 셋다운 기간을 포함하는 리셋 기간 이후의 어드레스 기간에서는 스캔 기준 전압(Vsc) 및 이러한 스캔 기준 전압(Vsc)으로부터 하강하는 스캔 전압(-Vy)의 부극성 스캔 펄스(Scan)를 스캔 전극(Y)에 공급할 수 있다.
아울러, 스캔 구동부(102)가 부극성 스캔 펄스의 스캔 전압(-Vy)을 스캔 전극(Y)으로 공급할 때, 이에 대응되게 데이터 구동부(101)는 어드레스 전극(X)에 데이터 펄스의 전압, 즉 데이터 전압(Vd)을 공급할 수 있다.
아울러, 서스테인 구동부(103)는 어드레스 기간에서 서스테인 전극(Z)의 간섭으로 인한 오방전의 발생을 방지하는 등의 이유로 인해 서스테인 전극(Z)에 서스테인 바이어스 전압(Vz)을 공급한다.
이러한 서스테인 구동부(103)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
이러한, 어드레스 기간에서는 부극성 스캔 펄스의 전압(-Vy)과 데이터 펄스의 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 펄스의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생 된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 서스테인 펄스의 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
이러한, 어드레스 기간 이후의 서스테인 기간에서 스캔 구동부(102)와 서스테인 구동부(103)는 스캔 전극(Y) 또는 서스테인 전극(Z)에 서스테인 펄스(SUS)의 전압, 즉 서스테인 전압(Vs)을 공급한다.
여기서, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스(SUS)의 서스테인 전압(Vs)이 더해지면서 매 서스테인 펄스(SUS)가 공급될 때 마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
한편, 전술한 바와 같이 어드레스 기간에서 서스테인 전극(Z)의 간섭으로 인한 오방전의 발생을 방지하는 서스테인 바이어스 전압(Vz)을 서스테인 전극(Z) 공급하는 서스테인 구동부(103)에 대해 첨부된 도 4를 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 플라즈마 디스플레이 장치에서 서스테인 구동부의 구성을 상세히 설명하기 위한 도면이다.
도 4를 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 전압 저장부(400), 상승 전압 제어부(410), 공진부(420), 서스테인 바이어스 전압 공급부(430) 및 기저 전압 공급부(440)를 포함한다.
전압 저장부(400)는 제 1 전압 저장용 캐피시터부(C1)를 포함하고, 이러한 제 1 전압 저장용 캐피시터부(C1)를 이용하여 전압을 저장한다. 더욱 바람직하게는 이러한 전압 저장부(400)에는 서스테인 전압(Vs)의 대략 0.5배의 전압, 즉 1/2Vs의 전압이 저장된다.
상승 전압 제어부(410)는 제 1 스위치부(S1)를 포함하고, 이러한 제 1 스위치부(S1)를 이용하여 전압 저장부(400)에 저장된 전압, 즉 1/2Vs의 전압으로부터 발생되며 전압이 점진적으로 상승하는 상승 전압이 서스테인 전극(Z)으로 공급되는 것을 제어한다.
여기서, 상승 전압 제어부(410)의 제 1 스위치부(S1)가 여기 도 4와 같이 전계 효과 트랜지스터(Field Effect Transistor : FET)로 이루어지고, 아울러 제 1 스위치부(S1)의 내부 다이오드가 서스테인 전극(Z)으로부터 전압 저장부(400)를 향하는 방향으로 배치되는 경우에는, 제 1 스위치부(S1)가 오프(Off)된 상태에서 서스테인 전극(Z)으로부터 전압 저장부(400)로 흐르는 역전류를 차단하는 제 1 역전류 차단용 다이오드부(D1)가 더 구비되는 것이 바람직하다.
공진부(420)는 공진용 제 1 인덕터부(L1)를 포함하고, 이러한 제 1 인덕터부(L1)를 이용하여 전압 저장부(400)에 저장된 전압으로부터 발생되는 상승 전압을 공진, 즉 LC 공진시킨다.
서스테인 바이어스 전압 공급부(430)는 전압 저장부(400)와 서스테인 전극(Z)의 사이에 배치되는데, 더욱 자세하게는 서스테인 바이어스 전압 공급부(430)는 제 3 스위치부(S3)와 제 4 스위치부(S4)를 포함하고, 이러한 제 3 스위치부(S3)와 제 4 스위치부(S4)를 이용하여 전압 저장부(400)에 저장된 전압으로부터 발생되는 서스테인 바이어스 전압(Vz)을 서스테인 전극으로 공급한다.
여기서, 서스테인 바이어스 전압 공급부(430)가 제 3 스위치부(S3)와 제 4 스위치부(S4)를 포함하게 되면, 제 3 스위치부(S3)와 제 4 스위치부(S4)가 전계 효과 트랜지스터(FET)로 이루어지는 경우에 서스테인 전극(Z)으로부터 제 3 스위치부(S3)와 제 4 스위치부(S4)를 경유하여 전압 저장부(400)로 흐르는 역전류를 차단한다.
기저 전압 공급부(440)는 제 2 스위치부(S2)를 포함하고, 이러한 제 2 스위치부(S2)를 이용하여 서스테인 전극(Z)으로 기저 전압(GND)을 공급한다.
여기서, 전압 저장부(400)의 타단은 접지되고, 일단은 상승 전압 제어부(410)의 일단과 서스테인 바이어스 전압 공급부(430)의 일단과 제 1 노드(n1)에서 공통 연결된다.
또한, 상승 전압 제어부(410)의 타단은 공진부(420)의 일단과 연결된다. 여기서, 제 1 역전류 차단용 다이오드부(D1)가 더 구비되는 경우에는 상승 전압 제어부(410)의 타단은 제 2 노드(n2)에서 제 1 역전류 차단용 다이오드부(D1)의 애노드(Anode) 단자와 연결되고, 이러한 제 1 역전류 차단용 다이오드부(D1)의 캐소드(Cathode) 단자는 제 3 노드(n3)에서 공진부(420)의 일단과 연결된다.
또한, 공진부(420)의 타단은 제 4 노드(n4)에서 서스테인 바이어스 전압 공급부(430)의 타단과 기저 전압 공급부(440)의 일단과 공통 연결된다. 아울러 이러 한 제 4 노드(n4)에서 서스테인 전극(Z)과 연결된다.
또한 기저 전압 공급부(440)의 타단은 접지된다.
이러한 서스테인 구동부의 동작을 첨부된 도 5를 결부하여 살펴보면 다음과 같다.
도 5는 도 4의 서스테인 구동부의 동작을 설명하기 위한 도면이다.
도 5를 살펴보면, 먼저 d1기간에서 기저 전압 공급부(440)의 제 2 스위치부(S2)가 온(On) 되고, 나머지 상승 전압 제어부(410)의 제 1 스위치부(S1), 서스테인 바이어스 전압 공급부(430)의 제 3 스위치부(S3)와 제 4 스위치부(S4)가 모두 오프(Off) 된다.
그러면, 서스테인 전극(Z)에 기저 전압(GND)이 공급되고, 이에 따라 서스테인 전극(Z)이 기저 전압(GND)을 유지한다.
이후, d2기간에서는 기저 전압 공급부(440)의 제 2 스위치부(S2)가 오프 되고, 상승 전압 제어부(410)의 제 1 스위치부(S1)는 온 되며, 서스테인 바이어스 전압 공급부(430)의 제 3 스위치부(S3)와 제 4 스위치부(S4)는 모두 오프 상태를 유지한다.
그러면, 전압 저장부(400)에 저장되어 있던 전압, 바람직하게는 1/2Vs의 전압이 상승 전압 제어부(410), 공진부(420)를 거쳐 서스테인 전극(Z)으로 공급된다. 이때 공진부(420)에 포함되는 제 1 인덕터부(L1)의 인덕턴스(Inductance) 값과 플라즈마 디스플레이 패널의 등가 캐패시턴스(Capacitance) 값에 의해 LC 공진이 발생한다.
이에 따라, 서스테인 전극(Z)에는 전압이 점진적으로 상승하는 상승 전압이 공급된다. 결국, 상승 전압 제어부(410)가 온 됨에 따라 서스테인 전극(Z)에 전압이 점진적으로 상승하는 상승 전압이 공급되는 것이다.
여기 d2기간의 길이는 서스테인 전극(Z)의 전압이 1/2Vs의 전압보다 작거나 같도록 조절된다. 즉, d2기간에서 서스테인 전극(Z)의 최대 전압은 1/2Vs인 것이다.
예를 들어, 0(Zero)초에서 서스테인 전극(Z)에 상승 전압이 공급되기 시작하여 2초가 지난 이후에 서스테인 전극(Z)의 전압이 1/2Vs의 전압을 넘어서게 된다고 가정하면, d2기간의 길이는 최대 2초를 넘지 않는 것이다.
이와 같이, d2기간에서 서스테인 전극(Z)의 최대 전압을 1/2Vs로 하는 이유는 이후의 d3기간에서 대략 0.5배의 서스테인 전압(Vs)을 갖는 서스테인 바이어스 전압(Vz)을 보다 안정적으로 공급하기 위해서이다.
다음, d3기간에서는 기저 전압 공급부(440)의 제 2 스위치부(S2)가 오프 상태를 유지하고, 상승 전압 제어부(410)의 제 1 스위치부(S1)는 오프 되며, 서스테인 바이어스 전압 공급부(430)의 제 3 스위치부(S3)와 제 4 스위치부(S4)는 모두 온 된다.
그러면, 전압 저장부(400)에 저장되어 있던 전압, 즉 1/2Vs의 전압이 서스테인 바이어스 전압 공급부(430)를 거치면서 서스테인 바이어스 전압(Vz)으로 설정되고, 이러한 서스테인 바이어스 전압(Vz)이 d2기간에서 공급되었던 상승 전압의 끝단에서부터 서스테인 전극(Z)으로 공급된다.
결국, 서스테인 바이어스 전압(Vz)은 전압 저장부(400)에 저장되어 있던 전압으로부터 발생되고, 아울러 서스테인 바이어스 전압(Vz)은 대략 0.5배의 서스테인 전압(Vs), 즉 1/2Vs의 전압인 것이다.
이에 따라, 서스테인 전극(Z)의 전압은 서스테인 바이어스 전압(Vz), 즉 대략 1/2Vs의 전압을 유지한다.
이와 같은 방법을 통해 서스테인 전극(Z)에는 도 3에서와 같은 서스테인 바이어스 전압(Vz)이 공급되는 것이다.
앞서 설명한 도 4의 서스테인 구동부는 서스테인 바이어스 전압(Vz)을 발생시키기 위한 바이어스 회로를 따로 구비하지 않고도 전압 저장부(400)에 저장된 전압만을 사용하여 전술한 서스테인 바이어스 전압(Vz)을 발생시킴으로써, 제조 단가가 저감된다.
한편, 이러한 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부의 확장된 구성을 살펴보면 다음과 같다.
도 6은 도 4의 서스테인 구동부의 확장된 구성을 설명하기 위한 도면이다.
도 6을 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 하강 전압 제어부(600)와, 서스테인 전압 공급부(610)를 더 포함하는 것이 바람직하다.
하강 전압 제어부(600)는 제 5 스위치부(S5)를 포함하고, 이러한 제 5 스위치부(S5)를 이용하여 서스테인 전극(Z)의 전압을 공진부(420)의 LC 공진을 통해 전압 저장부(400)에 회수하여 저장한다.
여기서, 하강 전압 제어부(600)의 제 5 스위치부(S5)가 여기 도 6과 같이 전계 효과 트랜지스터(FET)로 이루어지고, 아울러 제 5 스위치부(S5)의 내부 다이오드가 전압 저장부(400)로부터 서스테인 전극(Z)을 향하는 방향으로 배치되는 경우에는, 제 5 스위치부(S5)가 오프(Off)된 상태에서 전압 저장부(400)로부터 서스테인 전극(Z)으로 흐르는 역전류를 차단하는 제 2 역전류 차단용 다이오드부(D2)가 더 구비되는 것이 바람직하다.
서스테인 전압 공급부(610)는 제 6 스위치부(S6)를 포함하고, 이러한 제 6 스위치부(S6)를 이용하여 서스테인 전극(Z)으로 서스테인 전압(Vs)을 공급한다.
여기서, 하강 전압 제어부(600)의 타단은 제 1 노드(n1)에서 전압 저장부(400)의 일단, 서스테인 바이어스 전압 공급부(430)의 일단 및 상승 전압 제어부(410)의 일단과 공통 연결되는 것이 바람직하다. 아울러, 하강 전압 제어부(600)의 일단은 제 5 노드(n5)에서 제 2 역전류 차단용 다이오드부(D2)의 캐소드 단자와 연결된다.
제 2 역전류 차단용 다이오드부(D2)의 애노드 단자는 제 3 노드(n3)에서 제 1 역전류 차단용 다이오드부(D1)의 캐소드 단자와 공진부(420)의 일단과 공통 연결된다.
또한, 서스테인 전압 공급부(610)의 일단은 서스테인 전압(Vs)을 발생시키는 서스테인 전압원과 연결되고, 타단은 제 4 노드(n4)에서 공진부(420)의 타단, 기저 전압 공급부(440)의 일단 및 서스테인 바이어스 전압 공급부(430)의 타단과 공통 연결된다.
이러한 도 6의 서스테인 구동부의 동작을 첨부된 도 7을 결부하여 살펴보면 다음과 같다.
도 7은 도 6의 서스테인 구동부의 동작을 설명하기 위한 도면이다.
도 7을 살펴보면, 먼저 d4기간에서는 상승 전압 제어부(410)의 제 1 스위치부(S1)가 온 되고, 나머지 하강 전압 제어부(600)의 제 5 스위치부(S5), 기저 전압 공급부(440)의 제 2 스위치부(S2) 및 서스테인 전압 공급부(610)의 제 6 스위치부(S6)가 모두 오프 된다.
그러면, 전압 저장부(400)에 저장된 전압, 바람직하게는 1/2Vs의 전압이 상승 전압 제어부(410), 공진부(420)를 통해 서스테인 전극(Z)으로 공급된다.
이때 공진부(420)에 포함되는 제 1 인덕터부(L1)의 인덕턴스(Inductance) 값과 플라즈마 디스플레이 패널의 등가 캐패시턴스(Capacitance) 값에 의해 LC 공진이 발생한다.
이에 따라, 서스테인 전극(Z)에는 전압이 점진적으로 상승하는 상승 전압이 공급된다. 결국, 상승 전압 제어부(410)가 온 됨에 따라 서스테인 전극(Z)에 전압이 점진적으로 상승하는 상승 전압이 공급되는 것이다.
아울러, 이러한 d4기간에서 공급되는 상승 전압은 LC 공진에 의해 최대 서스테인 전압(Vs)까지 상승한다. 이에 따라 서스테인 전극(Z)의 전압도 최대 서스테인 전압(Vs)까지 상승한다.
다음, d5기간에서는 상승 전압 제어부(410)의 제 1 스위치부(S1)가 오프 되고, 하강 전압 제어부(600)의 제 5 스위치부(S5), 기저 전압 공급부(440)의 제 2 스위치부(S2)는 오프 상태를 유지하며, 아울러 서스테인 전압 공급부(610)의 제 6 스위치부(S6)는 온 된다.
이에 따라, 서스테인 전압원이 발생한 서스테인 전압(Vs)이 서스테인 전압 공급부(610)를 거쳐 서스테인 전극(Z)으로 공급된다. 이에 따라, 서스테인 전극(Z)의 전압이 서스테인 전압(Vs)을 유지한다. 이에 따라, 방전 셀 내에서 서스테인 방전이 발생한다.
다음, d6기간에서는 상승 전압 제어부(410)의 제 1 스위치부(S1)와 기저 전압 공급부(440)의 제 2 스위치부(S2)는 오프 상태를 유지하고, 하강 전압 제어부(600)의 제 5 스위치부(S5)는 온 되며, 아울러 서스테인 전압 공급부(610)의 제 6 스위치부(S6)는 오프 된다.
이에 따라, 서스테인 전극(Z)의 전압이 공진부(420), 하강 전압 제어부(600)를 거쳐 전압 저장부(400)로 회수되어 저장된다.
이때 공진부(420)에 포함되는 제 1 인덕터부(L1)의 인덕턴스(Inductance) 값과 플라즈마 디스플레이 패널의 등가 캐패시턴스(Capacitance) 값에 의해 LC 공진이 발생한다.
이에 따라, 전압 저장부(400)에는 최대 서스테인 전압(Vs) 만큼의 전압이 회수되어 저장되고, 서스테인 전극(Z)의 전압은 점진적으로 하강하게 된다.
결국, 서스테인 전극(Z)에 전압이 점진적으로 하강하는 하강 전압이 공급되는 것이다.
이러한 d6기간 이후에는, 상승 전압 제어부(410)의 제 1 스위치부(S1)와 서 스테인 전압 공급부(610)의 제 6 스위치부(S6)는 오프 상태를 유지하고, 하강 전압 제어부(600)의 제 5 스위치부(S5)는 오프 되며, 아울러 기저 전압 공급부(440)의 제 2 스위치부(S2)는 온 된다.
그러면, 서스테인 전극(Z)으로 기저 전압(GND)이 공급되고, 서스테인 전극(Z)의 전압은 기저 전압(GND)을 유지한다.
이와 같은 방법으로 도 6의 서스테인 구동부는 서스테인 전극(Z)으로 서스테인 펄스(SUS)를 공급한다. 이와 같이, 서스테인 전극(Z)으로 서스테인 펄스(SUS)를 공급하는 동안에는 서스테인 바이어스 전압 공급부(430)의 제 3 스위치부(S3)와 제 4 스위치부(S4)는 모두 오프 된다.
한편, 이상의 설명에서는 서스테인 전극(Z)에 공급되는 서스테인 바이어스 전압(Vz)이 일정하게 유지되는 경우만을 설명하였지만, 이와는 다르게 서스테인 바이어스 전압(Vz)이 두 가지 이상의 상이한 전압을 갖는 것도 가능하다.
이와 같이, 서스테인 바이어스 전압(Vz)이 두 가지 이상의 상이한 전압을 갖도록 하는 서스테인 구동부의 구성을 살펴보면 다음과 같다.
도 8은 본 발명의 플라즈마 디스플레이 장치의 또 다른 서스테인 구동부의 구성을 설명하기 위한 도면이다.
도 8을 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 또 다른 서스테인 구동부는 전압 저장부(800), 제 1 서스테인 바이어스 전압 공급부(810), 공진부(830), 제 2 서스테인 바이어스 전압 공급부(820), 기저 전압 공급부(840)를 포함한다.
전압 저장부(800)는 제 10 전압 저장용 캐피시터부(C10)를 포함하고, 이러한 제 10 전압 저장용 캐피시터부(C10)를 이용하여 전압을 저장한다. 더욱 바람직하게는 이러한 전압 저장부(800)에는 서스테인 전압(Vs)의 대략 0.5배의 전압, 즉 1/2Vs의 전압이 저장된다.
제 1 서스테인 바이어스 전압 공급부(810)는 제 10 스위치부(S10)를 포함하고, 이러한 제 10 스위치부(S10)를 이용하여 전압 저장부(800)에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 서스테인 전극(Z)으로 공급한다.
여기서, 제 1 서스테인 바이어스 전압(Vz1)은 서스테인 전압(Vs)과 대략 동일한 것이 바람직하다.
여기서, 제 1 서스테인 바이어스 전압 공급부(810)의 제 10 스위치부(S10)가 여기 도 8과 같이 전계 효과 트랜지스터(FET)로 이루어지고, 아울러 제 10 스위치부(S10)의 내부 다이오드가 서스테인 전극(Z)으로부터 전압 저장부(800)를 향하는 방향으로 배치되는 경우에는, 제 10 스위치부(S10)가 오프(Off)된 상태에서 서스테인 전극(Z)으로부터 전압 저장부(800)로 흐르는 역전류를 차단하는 제 10 역전류 차단용 다이오드부(D10)가 더 구비되는 것이 바람직하다.
공진부(830)는 공진용 제 10 인덕터부(L10)를 포함하고, 이러한 제 10 인덕터부(L10)를 이용하여 전압 저장부(800)에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 공진, 즉 LC 공진시킨다.
제 2 서스테인 바이어스 전압 공급부(820)는 제 20 스위치부(S20)를 포함하 고, 이러한 제 20 스위치부(S20)를 이용하여 전압 저장부(800)에 저장된 전압으로부터 발생되며 전술한 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)을 서스테인 전극(Z)으로 공급한다.
여기서, 제 2 서스테인 바이어스 전압(Vz2)은 서스테인 전압(Vs)의 대략 0.5배인 것이 바람직하다.
이러한, 제 1 서스테인 바이어스 전압 공급부(810)와 제 2 서스테인 바이어스 전압 공급부(820)는 각각 공진부(830)와 전압 저장부(800)의 사이에 배치되는 것이 바람직하다.
더욱 바람직하게는, 제 1 서스테인 바이어스 전압 공급부(810)와 제 2 서스테인 바이어스 전압 공급부(820)는 공진부(830)와 전압 저장부(800)의 사이에서 서로 병렬 배치된다.
기저 전압 공급부(840)는 제 30 스위치부(S30)를 포함하고, 이러한 제 30 스위치부(S30)를 이용하여 서스테인 전극(Z)으로 기저 전압(GND)을 공급한다.
여기서, 전압 저장부(800)의 타단은 접지되고, 일단은 제 1 서스테인 바이어스 전압 공급부(810)의 일단, 제 2 서스테인 바이어스 전압 공급부(820)의 타단과 제 1 노드(n1)에서 공통 연결된다.
또한, 제 1 서스테인 바이어스 전압 공급부(810)의 타단은 공진부(830)의 일단과 제 2 서스테인 바이어스 전압 공급부(820)의 일단과 공통 연결된다. 여기서, 제 10 역전류 차단용 다이오드부(D10) 및 제 20 역전류 차단용 다이오드부(D20)가 더 구비되는 경우에는 제 1 서스테인 바이어스 전압 공급부(810)의 타단은 제 10 역전류 차단용 다이오드부(D10)의 애노드(Anode) 단자와 연결되고, 이러한 제 10 역전류 차단용 다이오드부(D10)의 캐소드(Cathode) 단자는 제 2 노드(n2)에서 공진부(830)의 일단과 제 20 역전류 차단용 다이오드부(D20)의 애노드 단자와 공통 연결된다. 아울러, 제 20 역전류 차단용 다이오드부(D20)의 캐소드 단자는 제 2 서스테인 바이어스 전압 공급부(820)의 일단과 연결된다.
또한, 공진부(830)의 타단은 제 3 노드(n3)에서 기저 전압 공급부(840)의 일단과 연결된다. 아울러 이러한 제 3 노드(n3)에서 서스테인 전극(Z)과 연결된다.
또한 기저 전압 공급부(840)의 타단은 접지된다.
이러한 서스테인 구동부의 동작을 첨부된 도 9를 결부하여 살펴보면 다음과 같다.
도 9는 도 8의 서스테인 구동부의 동작을 설명하기 위한 도면이다.
도 9를 살펴보면, 먼저 d1기간에서 기저 전압 공급부(830)의 제 30 스위치부(S30)가 온(On) 되고, 나머지 제 1 서스테인 바이어스 전압 공급부(810)의 제 10 스위치부(S10), 제 2 서스테인 바이어스 전압 공급부(820)의 제 20 스위치부(S20)가 모두 오프(Off) 된다.
그러면, 서스테인 전극(Z)에 기저 전압(GND)이 공급되고, 이에 따라 서스테인 전극(Z)이 기저 전압(GND)을 유지한다.
이후, d2기간에서는 기저 전압 공급부(830)의 제 30 스위치부(S30)가 오프 되고, 제 1 서스테인 바이어스 전압 공급부(810)의 제 10 스위치부(S10)는 온 되며, 제 2 서스테인 바이어스 전압 공급부(820)의 제 20 스위치부(S20)는 오프 상태 를 유지한다.
그러면, 전압 저장부(800)에 저장되어 있던 전압, 바람직하게는 1/2Vs의 전압이 제 1 서스테인 바이어스 전압 공급부(810), 공진부(830)를 거쳐 제 1 서스테인 바이어스 전압(Vz1)으로 서스테인 전극(Z)에 공급된다. 이때 공진부(830)에 포함되는 제 10 인덕터부(L10)의 인덕턴스(Inductance) 값과 플라즈마 디스플레이 패널의 등가 캐패시턴스(Capacitance) 값에 의해 LC 공진이 발생한다.
이에 따라, 서스테인 전극(Z)의 전압은 점진적으로 상승하여 서스테인 전압(Vs)을 유지한다. 결국, 서스테인 전압(Vs)과 대략 동일한 제 1 서스테인 바이어스 전압(Vz1)이 서스테인 전극(Z)에 공급되는 것이다.
다음, d3기간에서는 기저 전압 공급부(840)의 제 30 스위치부(S30)가 오프 상태를 유지하고, 제 1 서스테인 바이어스 전압 공급부(810)의 제 10 스위치부(S10)는 온 상태를 유지하며, 제 2 서스테인 바이어스 전압 공급부(820)의 제 20 스위치부(S20)는 온 된다.
그러면, 전압 저장부(800)에 저장되어 있던 전압, 즉 1/2Vs의 전압이 제 1 서스테인 바이어스 전압 공급부(810)와 제 2 서스테인 바이어스 전압 공급부(820)를 함께 거치면서 제 2 서스테인 바이어스 전압(Vz2)으로 설정되고, 이러한 제 2 서스테인 바이어스 전압(Vz2)이 d2기간에서 공급되었던 제 1 서스테인 바이어스 전압(Vz1)의 끝단에서부터 서스테인 전극(Z)으로 공급된다.
여기서, 제 1 서스테인 바이어스 전압 공급부(810)와 제 2 서스테인 바이어스 전압 공급부(820)가 함께 온 되면, 제 2 노드(n2)로부터 제 2 서스테인 바이어 스 전압 공급부(820)를 지나 제 1 노드(n1)로 향하는 전류 경로와 제 1 노드(n1)로부터 제 1 서스테인 바이어스 전압 공급부(810)를 지나 제 2 노드(n2)로 향하는 전류 경로가 함께 형성됨으로써, 제 2 노드(n2)의 전압이 전압 저장부(800)에 저장된 전압, 즉 1/2Vs의 전압으로 설정된다.
이에 따라, 제 2 서스테인 바이어스 전압(Vz2)이 1/2Vs의 전압을 갖게 되고, 이러한 1/2Vs의 전압이 서스테인 전극(Z)으로 공급되는 것이다.
이와 같은 방법을 통해 서스테인 전극(Z)에 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2) 레벨을 함께 갖는 서스테인 바이어스 전압을 공급한다.
앞서 설명한 도 8의 서스테인 구동부는 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)을 발생시키기 위한 바이어스 회로를 따로 구비하지 않고도 전압 저장부(800)에 저장된 전압만을 사용하여 전술한 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)을 발생시킴으로써, 제조 단가가 저감된다.
한편, 이와 같이 제 1 서스테인 전압(Vz1)과 제 2 서스테인 전압(Vz2)을 공급하는 경우에, 전압 강하가 발생하더라도 서스테인 전극(Z)의 전압을 충분히 높게 유지할 수 있다. 이에 대해 첨부된 도 10을 참조하여 살펴보면 다음과 같다.
도 10은 서스테인 전극(Z)에 제 1 서스테인 전압(Vz1)과 제 2 서스테인 전압(Vz2)을 공급하는 경우에서의 전압 강하에 대해 설명하기 위한 도면이다.
도 10을 살펴보면, 서스테인 전극(Z)에 공급되는 제 1 서스테인 바이어스 전 압(Vz1)은 제 2 서스테인 바이어스 전압(Vz2)보다 더 높다.
이에 따라, 제 1 서스테인 바이어스 전압(Vz1)이 서스테인 전극(Z)에 전압 강하가 발생하더라도 제 1 서스테인 바이어스 전압(Vz1)의 공급 기간만 조절하게 되면 서스테인 전극(Z)의 전압이 제 2 서스테인 바이어스 전압(Vz2) 이하로 떨어지는 것을 방지할 수 있다. 따라서 서스테인 전극(Z)의 전압이 충분히 높게 유지될 수 있는 것이다.
한편, 이러한 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부의 확장된 구성을 살펴보면 다음과 같다.
도 11은 도 8의 서스테인 구동부의 확장된 구성을 설명하기 위한 도면이다.
도 11을 살펴보면, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 서스테인 전압 공급부(1110)를 더 포함하는 것이 바람직하다.
서스테인 전압 공급부(1110)는 제 40 스위치부(S40)를 포함하고, 이러한 제 40 스위치부(S40)를 이용하여 서스테인 전극(Z)으로 서스테인 전압(Vs)을 공급한다.
여기서, 서스테인 전압 공급부(1110)의 일단은 서스테인 전압(Vs)을 발생시키는 서스테인 전압원과 연결되고, 타단은 제 3 노드(n3)에서 공진부(830)의 타단과 기저 전압 공급부(840)의 일단과 공통 연결된다.
이러한 도 11의 서스테인 구동부의 동작은 앞선 도 7과 동일하여 중복되는 설명은 생략하기로 한다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 서스테인 바이어스 전압을 발생시키기 위한 서스테인 바이어스 회로를 구비하지 않고도, 서스테인 바이어스 전압(Vz) 또는 제 1 서스테인 바이어스 전압(Vz1)과 제 2 서스테인 바이어스 전압(Vz2)을 발생시킴으로써 제조 단가가 저감되는 효과가 있다.

Claims (11)

  1. 서스테인 전극이 형성된 플라즈마 디스플레이 패널;
    전압을 저장하는 전압 저장부;
    상기 전압 저장부에 저장된 전압으로부터 발생되며 전압이 점진적으로 상승하는 상승 전압이 상기 서스테인 전극으로 공급되는 것을 제어하는 상승 전압 제어부;
    상기 전압 저장부에 저장된 전압으로부터 발생되는 상승 전압을 공진 시키는 공진부;
    상기 전압 저장부에 저장된 전압으로부터 발생되는 서스테인 바이어스 전압(Vz)을 상기 서스테인 전극으로 공급하는 서스테인 바이어스 전압 공급부; 및
    상기 서스테인 전극으로 기저 전압을 공급하는 기저 전압 공급부;
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 전극의 전압을 상기 공진부의 공진을 통해 전압 저장부에 회수하여 저장하기 위한 하강 전압 제어부와,
    상기 서스테인 전극으로 서스테인 전압(Vs)을 공급하기 위한 서스테인 전압 공급부
    를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압 공급부는 전압 저장부와 서스테인 전극 사이에 배치되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압(Vz)은 상승 전압의 끝단에서부터 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 서스테인 바이어스 전압(Vz)은 서스테인 전압(Vs)의 0.5배인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 서스테인 전극이 형성된 플라즈마 디스플레이 패널;
    전압을 저장하는 전압 저장부;
    상기 전압 저장부에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 상기 서스테인 전극으로 공급하는 제 1 서스테인 바이어스 전압 공급부;
    상기 전압 저장부에 저장된 전압으로부터 발생되는 제 1 서스테인 바이어스 전압(Vz1)을 공진시키는 공진부;
    상기 전압 저장부에 저장된 전압으로부터 발생되며 상기 제 1 서스테인 바이어스 전압(Vz1)보다 낮은 제 2 서스테인 바이어스 전압(Vz2)을 상기 서스테인 전극으로 공급하는 제 2 서스테인 바이어스 전압 공급부; 및
    상기 서스테인 전극으로 기저 전압을 공급하는 기저 전압 공급부;
    를 포함하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 1 서스테인 바이어스 전압 공급부와 제 2 서스테인 바이어스 전압 공급부는 각각 상기 공진부와 전압 저장부의 사이에 배치되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 1 서스테인 바이어스 전압 공급부와 제 2 서스테인 바이어스 전압 공급부는 서로 병렬 배치되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 6 항에 있어서,
    상기 서스테인 전극으로 서스테인 전압(Vs)을 공급하기 위한 서스테인 전압 공급부
    를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 6 항에 있어서,
    상기 제 1 서스테인 바이어스 전압(Vz1)은 서스테인 전압(Vs)과 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 6 항에 있어서,
    상기 제 2 서스테인 바이어스 전압(Vz2)은 서스테인 전압(Vs)의 0.5배인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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