KR100492186B1 - 플라즈마 디스플레이 패널 - Google Patents

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KR100492186B1
KR100492186B1 KR10-2003-0013376A KR20030013376A KR100492186B1 KR 100492186 B1 KR100492186 B1 KR 100492186B1 KR 20030013376 A KR20030013376 A KR 20030013376A KR 100492186 B1 KR100492186 B1 KR 100492186B1
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Abstract

본 발명은 실장 부품수를 줄여 인쇄회로기판의 크기를 줄일 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명에 따른 PDP의 에너지 회수회로는 방전셀에 등가적으로 형성되는 패널 커패시터에 충전전압을 공급함과 아울러 상기 패널 커패시터에 충전된 전압을 회수하여 충전되는 소스 커패시터와; 상기 패널 커패시터와 공진회로를 형성하기 위한 인덕터와; 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 충전경로를 형성하기 위한 제 1스위치, 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 방전경로를 형성하기 위한 제 3스위치, 상기 제 1 및 제 3스위치의 온 및 오프를 제어하기 위한 제어부, 상기 제 1 및 제 3스위치에 접속되도록 설치되어 역전류를 방지하기 위한 제 1 및 제 2다이오드가 집적된 제 1집적회로와; 데이터 전압원에 접속되는 제 2스위치, 기저전압원에 접속되는 제 4스위치, 상기 제 2 및 제 4스위치의 온 및 오프를 제어하기 위한 제어부가 집적된 제 2집적회로를 구비한다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 실장 부품수를 줄여 인쇄회로기판의 크기를 줄일 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1은 종래의 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Y)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 스트라이프(Stripe) 또는 격자형 형태로 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화기간, 어드레스기간, 서스테인기간으로 나뉘어 구동된다.
여기서, 초기화기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 서스테인 기간 이후에는 서스테인 방전에 의해 형성된 벽전하들을 소거하기 위한 소거기간이 추가로 포함된다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수회로가 이용된다.
도 2는 어드레스전극에 형성되는 종래의 에너지 회수회로를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수회로(32)는 어드레스 구동부(30)와 소스 커패시터(Cs) 사이에 설치되는 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 설치되는 제 1스위치(S1), 제 1다이오드(D1), 제 2다이오드(D2) 및 제 3스위치(S3)와, 인덕터(L)와 어드레스 구동부(30)의 사이에 병렬로 설치되는 제 2스위치(S2) 및 제 4스위치(S4)를 구비한다.
제 2스위치(S2)는 데이터 전압원(Vd)에 접속되고, 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 여기서, 소스 커패시터(Cs)는 데이터 전압원(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전한다. 제 1 및 제 2다이오드(D1,D2)는 역전류를 방지하기 위하여 이용된다.
그리고, 종래의 에너지 회수회로(32)는 제 1제어부(34) 및 제 2제어부(36)를 추가로 구비한다. 제 1제어부(34)는 외부로부터 공급되는 제어신호에 대응되어 제 1 및 제 3스위치(S1,S3)의 턴-온 및 턴-오프를 제어한다. 제 2제어부(36)는 외부로부터 공급되는 제어신호에 대응되어 제 2 및 제 4스위치(S2,S4)의 턴-온 및 턴-오프를 제어한다.
어드레스 구동부(30)는 외부의 제어신호에 대응되어 패널 커패시터(Cp)로 공급될 데이터의 공급여부를 결정한다. 이를 위해, 어드레스 구동부(30)는 패널 커패시터(Cp)와 에너지 회수회로(32) 사이에 설치된 다수의 제 5 및 제 6스위치(S5,S6)를 구비한다. 제 5 및 제 6스위치(S5,S6)는 어드레스 전극(X) 마다 설치되어 데이터의 공급 유/무에 따라 턴-온 또는 턴-오프 된다. 패널 커패시터(Cp)는 방전셀에 등가적으로 형성되는 캐패시턴스 성분을 나타낸다.
이와 같은 에너지 회수회로의 동작과정을 도 3을 참조하여 상세히 설명하기로 한다. 여기서, T1 기간 이전에 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vd/2의 전압이 충전되어 있다고 가정한다.
도 3을 참조하면, 먼저 T1 기간에는 제 1제어부(34)의 제어에 의하여 제 1스위치(S1)가 턴-온된다. 여기서, T1 기간동안 제 5스위치들(S5)은 외부장치의 제어에 의하여 데이터가 있는 경우에 턴-온되고, 데이터가 없는 경우에 턴-오프된다. 제 1 및 제 5 스위치(S1,S5)가 턴-온되면 소스 커패시터(Cs)로부터 제 1 스위치(S1), 제 1다이오드(D1), 인덕터(L), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다.
소스 커패시터(Cs)로부터 패널 커패시터(Cp)로 전류 패스가 형성되면 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 어드레스 전압(Vd)이 충전된다.
T2 기간에는 제 2제어부(36)의 제어에 의하여 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 어드레스 전압(Vd)이 패널 커패시터(Cp)로 공급된다. 패널 커패시터(Cp)로 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd) 이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다.
T3 기간에는 제 1제어부(34)의 제어에 의하여 제 1스위치(S1)가 턴-오프된다. 여기서, T3 기간동안 제 2스위치(S2)는 턴-온상태를 유지한다. 따라서, T3기간동안에는 패널 커패시터(Cp)에 충전된 어드레스 전압(Vd)이 유지된다.(이와 같은 T3기간동안 어드레스 방전이 발생된다.)
T4 기간에는 제 2제어부(36)의 제어에 의하여 제 2스위치(S2)가 턴-오프된다. 아울러, T4기간에는 제 1제어부(34)의 제어에 의하여 제 3스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 인덕터(L), 제 2다이오드(D2) 및 제 3 스위치(S3)를 경유하여 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vd/2의 전압값이 충전된다.
T5기간에는 제 1제어부(34)의 제어에 의하여 제 3스위치(S2)가 턴-오프됨과 아울러 제 2제어부(36)의 제어에 의하여 제 4스위치(S4)가 턴-온된다. 아울러, T4기간에는 제 5스위치(S5)가 턴-오프됨과 아울러 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)가 기저전위(GND)에 접속된다. 제 4스위치(S4)가 턴-온되면 인덕터(L)가 기저전위(GND)에 접속된다.
한편, 종래에는 T1 내지 T5의 동작과정을 반복하면서 패널 커패시터(Cp)(즉, 어드래스전극(X))에 데이터펄스를 공급하게 된다.
한편, 이와 같은 종래의 에너지 회수회로(32)의 소자들은 별도의 부품으로 인쇄회로기판에 삽입된다. 다시 말하여, 스위칭소자들(S1 내지 S4), 다이오드들(D1,D2) 및 제어부들(34,36)(여기서 제어부들은 집적회로로 실장된다.) 각각이 별도의 부품으로 인쇄회로기판 상에 실장되게 된다. 이와 같이 에너지 회수회로(32)의 소자들이 별도의 부품으로 실장되게 되면 제조공정에 많은 시간이 소모됨과 아울러 인쇄회로기판의 사이즈가 커져 PDP의 전체 면적이 증가되는 문제점이 있다.
따라서, 본 발명의 목적은 실장 부품수를 줄여 인쇄회로기판의 크기를 줄일 수 있도록 한 PDP를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 에너지 회수회로는 방전셀에 등가적으로 형성되는 패널 커패시터에 충전전압을 공급함과 아울러 상기 패널 커패시터에 충전된 전압을 회수하여 충전되는 소스 커패시터와; 상기 패널 커패시터와 공진회로를 형성하기 위한 인덕터와; 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 충전경로를 형성하기 위한 제 1스위치, 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 방전경로를 형성하기 위한 제 3스위치, 상기 제 1 및 제 3스위치의 온 및 오프를 제어하기 위한 제어부, 상기 제 1 및 제 3스위치에 접속되도록 설치되어 역전류를 방지하기 위한 제 1 및 제 2다이오드가 집적된 제 1집적회로와; 데이터 전압원에 접속되는 제 2스위치, 기저전압원에 접속되는 제 4스위치, 상기 제 2 및 제 4스위치의 온 및 오프를 제어하기 위한 제어부가 집적된 제 2집적회로를 구비한다. 본 발명에 따른 PDP의 에너지 회수회로는 방전셀에 등가적으로 형성되는 패널 커패시터에 충전전압을 공급함과 아울러 상기 패널 커패시터에 충전된 전압을 회수하여 충전되는 소스 커패시터와; 상기 패널 커패시터와 공진회로를 형성하기 위한 인덕터와; 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 충전경로를 형성하기 위한 제 1스위치, 상기 인덕터와 상기 패널 커패시터 사이에 설치되어 방전경로를 형성하기 위한 제 3스위치, 상기 제 1 및 제 3스위치의 온 및 오프를 제어하기 위한 제어부, 상기 제 1 및 제 3스위치에 접속되도록 설치되어 역전류를 방지하기 위한 제 1 및 제 2다이오드, 데이터 전압원에 접속되는 제 2스위치, 기저전압원에 접속되는 제 4스위치, 상기 제 2스위치 및 제 4스위치의 온 및 오프를 제어하기 위한 제어부가 집적된 집적회로를 구비한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 5를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 어드레스전극에 형성되는 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 에너지 회수회로(42)는 제 1집적회로(48), 제 2집적회로(49), 소스 커패시터(Cs) 및 인덕터(L)를 구비한다.
제 1집적회로(48)는 인덕터(L)와 소스 커패시터(Cs) 사이에 병렬로 설치되는 제 1스위치(S1), 제 1다이오드(D1), 제 2다이오드(D2) 및 제 3스위치(S3)와; 제 1스위치(S1) 및 제 3스위치(S3)의 턴-온 및 턴-오프를 제어하기 위한 제 1제어부(44)를 구비한다.
제 1제어부(44)는 외부로부터 공급되는 제 1제어신호(Cs1)에 대응되어 제 1스위치(S1) 및 제 3스위치(S3)의 턴-온 및 턴-오프를 제어한다. 제 1스위치(S1)는 턴-온되어 소스 커패시터(Cs)로부터의 전압을 어드레스 구동부(40)로 공급한다. 제 2스위치(S1)는 턴-온되어 어드레스 구동부(40)로부터의 전압을 소스 커패시터(Cs)로 공급한다. 제 1다이오드(D1) 및 제 2다이오드(D2)는 역전류를 방지한다.
제 2집적회로(49)는 인덕터(L)와 접속된 제 2스위치(S2) 및 제 4스위치(S4)와; 제 2스위치(S2) 및 제 4스위치(S4)의 턴-온 및 턴-오프를 제어하기 위한 제 2제어부(46)를 구비한다.
제 2제어부(44)는 외부로부터 공급되는 제 2제어신호(Cs2)에 대응되어 제 2스위치(S2) 및 제 4스위치(S4)의 턴-온 및 턴-오프를 제어한다. 제 2스위치(S2)는 데이터 전압원(Va)에 접속된다. 이와 같은 제 2스위치(S2)는 턴-온되어 데이터 전압원(Va)의 전압값을 어드레스 구동부(40)로 공급한다. 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 이와 같은 제 4스위치(S4)는 턴-온되어 기저전위(GND)를 어드레스 구동부(40)로 공급한다.
소스 커패시터(Cs)는 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 여기서, 소스 커패시터(Cs)는 데이터 전압원(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전한다. 인덕터(L)는 패널 커패시터(Cp)와 공진회로를 형성한다.
어드레스 구동부(30)는 외부의 제어신호에 대응되어 패널 커패시터(Cp)로 공급될 데이터의 공급여부를 결정한다. 이를 위해, 어드레스 구동부(30)는 패널 커패시터(Cp)와 에너지 회수회로(32) 사이에 설치된 다수의 제 5 및 제 6스위치(S5,S6)를 구비한다. 제 5 및 제 6스위치(S5,S6)는 어드레스 전극(X) 마다 설치되어 데이터의 공급 유/무에 따라 턴-온 또는 턴-오프 된다. 패널 커패시터(Cp)는 방전셀에 등가적으로 형성되는 캐패시턴스 성분을 나타낸다.
이와 같은 본 발명의 실시예에 의한 에너지 회수회로의 동작과정을 도 3을 참조하여 상세히 설명하기로 한다. 여기서, T1 기간 이전에 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vd/2의 전압이 충전되어 있다고 가정한다.
도 3을 참조하면, 먼저 T1 기간에는 제 1제어부(44)의 제어에 의하여 제 1스위치(S1)가 턴-온된다. 여기서, T1 기간동안 제 5스위치들(S5)은 외부장치의 제어에 의하여 데이터가 있는 경우에 턴-온되고, 데이터가 없는 경우에 턴-오프된다. 제 1 및 제 5 스위치(S1,S5)가 턴-온되면 소스 커패시터(Cs)로부터 제 1 스위치(S1), 제 1다이오드(D1), 인덕터(L), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다.
소스 커패시터(Cs)로부터 패널 커패시터(Cp)로 전류 패스가 형성되면 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 어드레스 전압(Vd)이 충전된다.
T2 기간에는 제 2제어부(46)의 제어에 의하여 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 어드레스 전압(Vd)이 패널 커패시터(Cp)로 공급된다. 패널 커패시터(Cp)로 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 어드레스 전압(Vd) 이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다.
T3 기간에는 제 1제어부(44)의 제어에 의하여 제 1스위치(S1)가 턴-오프된다. 여기서, T3 기간동안 제 2스위치(S2)는 턴-온상태를 유지한다. 따라서, T3기간동안에는 패널 커패시터(Cp)에 충전된 어드레스 전압(Vd)이 유지된다.(이와 같은 T3기간동안 어드레스 방전이 발생된다.)
T4 기간에는 제 2제어부(46)의 제어에 의하여 제 2스위치(S2)가 턴-오프된다. 아울러, T4기간에는 제 1제어부(44)의 제어에 의하여 제 3스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 인덕터(L), 제 2다이오드(D2) 및 제 3 스위치(S3)를 경유하여 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vd/2의 전압값이 충전된다.
T5기간에는 제 1제어부(44)의 제어에 의하여 제 3스위치(S2)가 턴-오프됨과 아울러 제 2제어부(46)의 제어에 의하여 제 4스위치(S4)가 턴-온된다. 아울러, T4기간에는 제 5스위치(S5)가 턴-오프됨과 아울러 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)가 기저전위(GND)에 접속된다. 제 4스위치(S4)가 턴-온되면 인덕터(L)가 기저전위(GND)에 접속된다.
이와 같은 본 발명의 에너지 회수회로(52)에서는 제어부들(44,46), 스위칭소자들(S1 내지 S4), 다이오드들(D1,D2)이 두개의 집적회로(48,49)로 집적된다. 이와 같이 다수의 부품들이 2개의 집적회로(48,49)로 집적되면 부품의 실장시간이 단축됨과 아울러 인쇄회로기판의 사이즈가 줄어들게 된다.
한편, 본 발명에서는 도 5와 같이 제어부들(44,46), 스위칭소자들(S1 내지 S4), 다이오드들(D1 내지 D4)이 한개의 집적회로(50)로 집적될 수 있다. 즉, 도 5와 같이 에너지 회수회로(52)의 구성중 소스 커패시터(Cs) 및 인덕터(L)를 제외한 부품들이 하나의 집적회로(50)로 집적되어 인쇄회로기판에 실장되게 된다. 따라서, 본 발명에서는 부품의 실장시간이 단축됨과 아울러 인쇄회로기판의 사이즈가 줄어들게 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 다수의 부품을 하나 또는 두개의 집적회로로 집적함으로써 부품의 실장시간을 단축함과 아울러 인쇄회로기판의 설계 마진을 확보하고 그 사이즈를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 어드레스 구동부의 앞단에 설치된 종래의 에너지 회수회로를 나타내는 회로도.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력파형을 나타내는 타이밍도 및 파형도.
도 4는 어드레스 구동부 앞단에 설치된 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 회로도.
도 5는 어드레스 구동부 앞단에 설치된 본 발명의 다른 실시예에 의한 에너지 회수회로를 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
30,40 : 어드레스 구동부 32,42,50 : 에너지 회수회로
34,36,44,46 : 제어부

Claims (6)

  1. 방전셀마다 형성되는 어드레스전극에 데이터펄스를 공급하기 위한 에너지 회수회로를 구비하는 플라즈마 디스플레이 패널에 있어서,
    상기 에너지 회수회로는,
    상기 방전셀에 등가적으로 형성되는 패널 커패시터(Cp)에 충전전압을 공급함과 아울러 상기 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전되는 소스 커패시터(Cs)와;
    상기 패널 커패시터(Cp)와 공진회로를 형성하기 위한 인덕터(L)와;
    상기 인덕터(L)와 상기 패널 커패시터(Cp) 사이에 설치되어 충전경로를 형성하기 위한 제 1스위치(S1), 상기 인덕터(L)와 상기 패널 커패시터(Cp) 사이에 설치되어 방전경로를 형성하기 위한 제 3스위치(S3), 상기 제 1 및 제 3스위치(S1, S3)의 온 및 오프를 제어하기 위한 제어부(44), 상기 제 1 및 제 3스위치(S1, S3)에 접속되도록 설치되어 역전류를 방지하기 위한 제 1 및 제 2다이오드(D1, D2)가 집적된 제 1집적회로(48)와;
    데이터 전압원(Va)에 접속되는 제 2스위치(S2), 기저전압원에 접속되는 제 4스위치(S4), 상기 제 2 및 제 4스위치(S2, S4)의 온 및 오프를 제어하기 위한 제어부(46)가 집적된 제 2집적회로(49)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 삭제
  3. 삭제
  4. 방전셀마다 형성되는 어드레스전극에 데이터펄스를 공급하기 위한 에너지 회수회로를 구비하는 플라즈마 디스플레이 패널에 있어서,
    상기 에너지 회수회로는,
    상기 방전셀에 등가적으로 형성되는 패널 커패시터(Cp)에 충전전압을 공급함과 아울러 상기 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전되는 소스 커패시터(Cs)와;
    상기 패널 커패시터(Cp)와 공진회로를 형성하기 위한 인덕터(L)와;
    상기 인덕터(L)와 상기 패널 커패시터(Cp) 사이에 설치되어 충전경로를 형성하기 위한 제 1스위치(S1), 상기 인덕터(L)와 상기 패널 커패시터(Cp) 사이에 설치되어 방전경로를 형성하기 위한 제 3스위치(S3), 상기 제 1 및 제 3스위치(S1, S3)의 온 및 오프를 제어하기 위한 제어부(44), 상기 제 1 및 제 3스위치(S1, S3)에 접속되도록 설치되어 역전류를 방지하기 위한 제 1 및 제 2다이오드(D1, D2), 데이터 전압원(Va)에 접속되는 제 2스위치(S2), 기저전압원에 접속되는 제 4스위치(S4), 상기 제 2스위치 및 제 4스위치(S2, S4)의 온 및 오프를 제어하기 위한 제어부(46)가 집적된 집적회로(50)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 삭제
  6. 삭제
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