KR100589249B1 - 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 플라즈마 디스플레이 패널로부터의 에너지를 회수하기 위한 캐패시터와, 상기 캐패시터와 상기 플라즈마 디스플레이 패널 사이에 접속된 인덕터와, 게이트와 소스간 전압으로 제어되어 상기 캐패시터로부터 상기 인덕터를 경유하여 상기 플라즈마 디스플레이 패널로 공급되는 전류패스를 절환하는 제 1 스위치소자와, 게이트와 소스간 전압으로 제어되어 상기 인덕터로부터 상기 캐패시터로 충전되는 전류패스를 절환하는 제 2 스위치소자와, 상기 제 2 스위치소자를 제어하기 위한 게이트와 소스간 전압의 저전위 바이어스 전압을 0[V]보다 낮은 부극성 전압으로 고정하기 위한 바이어스회로를 구비한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법{Method and Apparatus for Controlling Driving circuit of Plasma Display Panel}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.
도 2는 도 1에 도시된 방전셀의 구조를 상세히 나타내는 사시도이다.
도 3은 통상적인 에너지 회수회로를 나타내는 회로도이다.
도 4는 도 3에 도시된 에너지 회수회로의 제어신호들을 나타내는 파형도이다.
도 5는 도 3에 도시된 제 2 스위치 소자를 나타내는 회로도이다.
도 6a 내지 6c는 제 2 스위치 소자의 각 노드점의 전압값을 나타내는 파형도이다.
도 7은 도 3에 도시된 각 노드점에서의 전압값을 나타내는 파형도이다.
도 8은 본 발명에 따른 에너지 회수회로의 제 2 스위치 소자를 나타내는 회로도이다.
도 9a 내지 9c는 본 발명에 따른 제 2 스위치 소자의 각 노드점의 전압값을 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 18 : 하부기판
12 : 투명전극 11 : 금속버스전극
13, 17 : 유전체층 14 : 보호막
15 : 격벽 16 : 형광체층
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP라 한다)에 관한 것으로,
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe, He+Xe+Xe 가스의 방전시 발생하는 자외선에 의해 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다.
도 1 및 도 2를 참조하면, 3 전극 교류 면방전형 PDP는 상부기판(10) 상에 형성되어진 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X1 내지 Xm)을 구비한다.
이 PDP의 방전셀들(1)은 스캔전극들(Y1 내지 Yn), 서스테인전극들(Z) 및 어 드레스전극들(X1 내지 Xm)의 교차부에 형성된다.
스캔전극(Y1 내지 Yn)과 서스테인전극(Z) 각각은 투명전극(12)과, 투명전극(12)보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(11)을 포함한다. 투명전극(12)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(11)은 통상 금속으로 투명전극(12) 상에 형성되어 저항이 높은 투명전극(12)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y1 내지 Yn)과 서스테인전극(Z)이 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13) 상에는 플라즈마 방전시 발생된 벽전하가 쌓이게 된다. 보호막(14)은 플라즈마 방전시 발생된 스퍼터링으로부터 전극들(Y1 내지 Yn, Z)과 상부 유전체층(13)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 이 보호막(14)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X1 내지 Xm)은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 교차되는 방향으로 하부기판(18) 상에 형성된다. 하부기판(18) 상에는 하부 유전체층(17)과 격벽(15)이 형성된다. 하부 유전체층(17)과 격벽(15)의 표면에는 형광체층(16)이 형성된다. 격벽(15)은 어드레스전극(X1 내지 Xm)과 나란하게 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 차단한다. 형광체층(16)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생한다.
상/하부기판(10,18)과 격벽(15) 사이에 마련된 방전셀의 방전공간에는 방전 을 위한 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
이러한 PDP는 화상의 계조를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 시분할 구동된다. 예를 들면, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 각 서브필드들(SF1 내지 SF8)은 방전셀들을 초기화하기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 각 서브필드(SF1 내지 SF8)의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에, 서스테인 기간 및 그 방전횟수는 각 서브필드에서 2n(단, n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
한편, PDP에서 충/방전이 일어나는 경우에, PDP 내의 용량성 부하만으로는 에너지 소모가 거의 없지만, 구동신호가 직류전원의 스위칭으로 발생되기 때문에 많은 에너지 손실이 발생된다. 특히, 방전셀 내에서 과도한 전류가 흐르게 되면 에너지 손실이 더 커지게 된다. 이러한 에너지 손실은 스위칭소자들의 온도상승을 초래하게 되고, 이 온도상승에 의해 최악의 경우에는 스위칭소자가 파괴될 수도 있다. 이렇게 패널 내에서 불필요하게 발생되는 에너지를 회수하기 위하여, PDP의 구동회로에는 도 3과 같은 에너지 회수회로가 포함되고 있다.
도 3을 참조하면, 미국 특허 제5,081,400호를 통해 Weber에 의해 제안된 에너지 회수회로는 PDP의 용량성 부하(Cp)와 공진하는 인덕터(L)와, PDP의 용량성 부하(Cp)로부터 회수된 전압을 저장하기 위한 외부 캐패시터(Cex)와, 전류패스를 절 환하기 위한 스위치 소자들(S1 내지 S4)와, 역전류를 차단하기 위한 다이오드들(D1, D2)을 구비한다.
PDP의 용량성 부하(Cp)는 PDP의 각 방전셀 내에서 방전이 일어나는 두 전극들 사이에 형성된다. 도 3에 있어서, 도면부호 'Re'는 에너지 회수회로와 PDP의 전극 사이에 형성되는 배선저항을 등가적으로 나타낸 것이며, 도면부호 'R_Cp'는 PDP의 방전셀에 존재하는 기생저항을 등가적으로 나타낸 것이다. 그리고 도면부호 'Vs'는 외부 서스테인 직류전압원이다.
스위치 소자들(S1 내지 S4)은 반도체 스위치 소자 예를 들면, MOS FET 소자로 구현된다.
이러한 에너지 회수회로의 동작을 도 4를 결부하여 설명하기로 한다. 도 4는 이러한 에너지 회수회로의 제어신호와 이에 따른 각 노드에서의 전압을 나타내는 도면이다. 외부 캐패시터(Cex)에는 초기조건에서 Vs/2 만큼의 전압이 충전된다.
도 3 및 도 4를 참조하면, t1 기간 동안 제 1 스위치 소자(S1)는 도시하지 않은 타이밍 콘트롤러로부터의 제어신호(Er-up)에 응답하여 닫힘으로써 턴-온(turn-on)되고 그 이외의 스위치 소자들(S2 내지 S4)은 오프 상태를 유지한다. 이 때 외부 캐패시터(Cex)에 저장된 전하들은 제 1 스위치 소자(S1)와 제 1 다이오드(D1)를 경유하여 인덕터(L)에 공급된다. 인덕터(L)는 PDP의 용량성 부하(Cp)와 함께 직렬 LC 공진회로를 구성하게 된다. 따라서, t1 기간 동안 PDP는 LC 공진파형으로 충전되기 시작한다.
t2 기간 동안, 제 1 스위치 소자(S1)는 온 상태를 유지하고 제 3 스위치 소자(S3)는 타이밍 콘트롤러로부터의 제어신호(Sus-up)에 응답하여 턴-온되는 반면에 제 2 및 제4 스위치 소자들(S3,S4)은 오프 상태를 유지한다. 그러면 PDP의 용량성 부하(Cp)는 제 3 스위치 소자(S3)를 경유하여 입력되는 서스테인전압(Vs)을 충전한다. 이 t2 기간 동안 PDP의 용량성 부하(Cp)는 서스테인전압(Vs)을 유지한다.
t3 기간 동안, 제 2 스위치 소자(S2)는 타이밍 콘트롤러로부터의 제어신호(Er-dn)에 응답하여 턴-온되고 제4 스위치 소자(S4)는 오프 상태를 유지하는 반면에 제 1 및 제 3 스위치 소자들(S1,S3)은 턴-오프된다. 그러면 PDP의 용량성 부하(Cp)로부터의 무효전력이 인덕터(L), 제 2 다이오드 및 제 2 스위치 소자(S2)를 경유하여 외부 캐패시터(Cex)에 회수된다.
t4 기간 동안, 제4 스위치 소자(S4)는 타이밍 콘트롤러로부터의 제어신호(Sus-dn)에 응답하여 턴-온되는 반면에 제 2 스위치 소자(S2)는 턴-오프되고 제 1 및 제 3 스위치 소자들(S1,S3)은 오프 상태를 유지한다. 그러면 PDP의 용량성 부하(Cp)는 기저전압(GND)까지 방전하게 된다.
이러한 동작을 일으키도록 전류패스를 형성하는 스위치 소자들 중 제 2스위치 소자의 동작을 살펴보면 다음과 같다.
도 5는 제 2 스위치 소자의 바이어스회로를 나타내는 도면이다.
도 6a 내지 6c는 타이밍 콘트롤러에서 제어신호(도 6a)를 인가하는 것에 따른 게이트신호(도 6b)와 Vgs (도 6c)값을 나타내는 도면이다.
도 5를 참조하면, 제 2 스위치 소자의 바이어스회로는 타이밍 콘트롤러(T/C) 와 스위치 소자의 게이트단자 사이의 제 1 노드(n1)와 외부 커패시턴스(Cex)와 스위치 소자 사이의 제 2 노드(n2) 사이에 접속된 제너 다이오드(ZD)를 구비한다. 제 1 노드(n1)와 제 2 노드(n2) 사이에는 제너 다이오드의 과부하가 걸리는 것을 방지하기 위하여 제너 다이오드와 병렬로 접속된 저항(R)을 더 구비한다. 제너 다이오드(ZD)는 제 1 노드와 제 2 노드에 역방향의 전류가 흐르면 15[V]의 정전압을 발생시킨다.
도 5 및 도 6c를 참조하면, 타이밍 콘트롤러(T/C)에서 제 2 스위치에 로우신호(GND)를 인가할 경우, 제 3 노드는 외부 커패시터(C)에 의해 충전된 Vs/2의 전압이 형성되어 있고 제 2 스위치는 턴-오프 상태이므로 게이트 단자의 전압값도 Vs/2 가 된다. T1 기간동안 제어신호로서 하이신호(15V)가 인가되면 게이트 단자의 전압값은 Vs/2+15[V]가 되고, Vgs 는 게이트 단자와 소스 단자와의 전압값의 차이이므로 15[V]가 된다.
이와 같은 동작 설명에서 알 수 있는 바, 제 3 스위치 소자에 타이밍 콘트롤러로부터 로우신호(GND)가 인가되고 있는 상태일 경우에는 Vgs 의 값은 도 6c와 같이, 0[V]의 값을 가져야 한다. 하지만 제어신호로 로우신호(GND)가 인가되고 있는 동안에도 제 2 스위치 소자에 원하지 않는 전압이 발생할 수 있다. 이를 도 4 에 도시된 동일한 타이밍에 따른 제 1 노드(n1)과 제 2 노드(n2)에서의 전압값을 나타내는 도 7 을 결부하여 설명하면 다음과 같다.
도 7을 참조하면, 제 1 노드(n1)에서의 전압값은 t1의 시작시점과 종료시점에 있어서 급격히 변화하는 것을 알 수 있다. 전류는 시간에 따른 전압의 변화량 이므로 전압의 변화량이 커지는 시점에서는 유기 전류가 발생하고 이러한 유기전류에 의해, t1 기간 동안 Vgs 값이 0[V]가 되어야 하는 제 2 스위치 소자 내에서 순간적인 노이즈전압이 발생하게 된다. 이러한 노이즈전압은 열을 발생시켜서 소자의 수명을 단축시키고 파괴되기 쉽게 한다. 또한, 노이즈전압이 Vth(3~5[V])이상이 되면 스위치 소자를 동작시켜 오동작의 가능성도 있다.
따라서, 본 발명의 목적은 회로의 스위치 소자에서 발생하는 열을 줄이고 회로의 오작동을 제거하여 회로가 장시간 안정적으로 구동할 수 있는 에너지 회수회로를 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 플라즈마 디스플레이 패널로부터의 에너지를 회수하기 위한 캐패시터와, 상기 캐패시터와 상기 플라즈마 디스플레이 패널 사이에 접속된 인덕터와, 게이트와 소스간 전압으로 제어되어 상기 캐패시터로부터 상기 인덕터를 경유하여 상기 플라즈마 디스플레이 패널로 공급되는 전류패스를 절환하는 제 1 스위치소자와, 게이트와 소스간 전압으로 제어되어 상기 인덕터로부터 상기 캐패시터로 충전되는 전류패스를 절환하는 제 2 스위치소자와, 상기 제 2 스위치소자를 제어하기 위한 게이트와 소스간 전압의 저전위 바이어스 전압을 0[V]보다 낮은 부극 성 전압으로 고정하기 위한 바이어스회로를 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 인덕터와 상기 제 2 스위치소자 사이에 접속된 다이오드를 더 구비하며, 상기 제 2 스위치소자는 제어신호가 인가되는 게이트단자와 상기 캐패시터와 접속된 소스단자와 상기 다이오드에 접속된 드레인 단자를 구비한다.
상기 바이어스회로는 상기 제 2 스위치소자의 게이트단자와 제 1 노드 사이에 접속된 제 1 바이어스회로와, 제 2 스위치소자의 소스단자와 제 1 노드 사이에 접속된 제 2 바이어스회로를 구비한다.
제 1 바이어스회로는 상기 제 2 스위치소자의 게이트단자와 상기 제 1 노드 사이에 병렬 접속된 제 1 저항 및 제 1 제너 다이오드를 구비하고, 제 2 바이어스회로는, 제 2 스위치소자의 소스단자와 상기 제 1 노드 사이에 병렬 접속된 제 2 저항 및 제 2 제너 다이오드를 구비한다.
상기 바이어스 회로는 제 1 노드와 기저전압원 사이에 접속된 제 3 저항을 더 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널로부터의 에너지를 회수하기 위한 캐패시터, 상기 캐패시터와 상기 플라즈마 디스플레이 패널 사이에 접속된 인덕터, 게이트와 소스간 전압으로 제어되어 상기 캐패시터와 상기 인덕터 사이의 공급 전류패스를 절환하는 제 1 스위치소자, 및 게이트와 소스간 전압으로 제어되어 상기 캐패시터와 상기 인덕터 사이의 회수 전류패스를 절환하는 제 2 스위치소자를 이용하여 상기 플라즈마 디스플레이 패널로부터 에너지를 회수하는 에너지 회수방법은 제 2 스위치소자를 제어하기 위한 게이트와 소스간 전압의 저전위 바이어스 전압을 0[V]보다 낮은 부극성 전압으로 고정한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 및 도 4, 도 8 내지 도 9c을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3에 도시된 플라즈마 디스플레이 패널의 회로도를 본 발명에 따른 에너지 회수회로의 ER_DN스위치 소자의 회로도와 결부하여 설명하면 다음과 같다.
도 3 및 도 4를 참조하면, t1 기간 동안 제 1 스위치 소자(S1)는 타이밍 콘트롤러로부터의 제어신호(Er-up)에 응답하여 닫힘으로써 턴-온(turn-on)되고 그 이외의 스위치 소자들(S2 내지 S4)은 오프 상태를 유지한다. 이 때 외부 캐패시터(Cex)에 저장된 전하들은 제 1 스위치 소자(S1)와 제 1 다이오드(D1)를 경유하여 인덕터(L)에 공급된다. 인덕터(L)는 PDP의 용량성 부하(Cp)와 함께 직렬 LC 공진회로를 구성하게 된다. 따라서, t1 기간 동안 PDP는 LC 공진파형으로 충전되기 시작한다.
이 때 제 2 스위치 소자가 오프 상태를 유지하도록 타이밍 콘트롤러에서 인가하는 바이어스 전압은 부극성의 전압을 갖는다. 이것을 자세히 설명하면 다음과 같다.
도 8는 본 발명에 따른 제 2 스위치 소자의 회로를 나타내는 도면이다.
도 9a 내지 도 9c는 타이밍 콘트롤러의 제어신호(9a)에 따른 게이트 신호 (9b)와 Vgs(9c)값을 나타내는 도면이다.
도 8 내지 도 9c를 참조하면, 본 발명에 따른 제 2 스위치 소자의 바이어스 회로는 제 2 스위치소자의 게이트단자와 제 1 노드(n1) 사이에 병렬 접속된 제 1 저항(R1) 및 제 1 제너 다이오드(ZD1)를 포함하는 제 1 바이어스회로와, 제 2 스위치소자의 소스단자와 상기 제 1 노드(n1) 사이에 병렬 접속된 제 2 저항(R2) 및 제 2 제너 다이오드(ZD2)를 포함하는 제 2 바이어스회로를 구비한다.
제 1 제너 다이오드(ZD1)는 제 1 노드(n1)와 제 2 노드(n2)에서 역방향의 전류가 흐를 경우 18[V]의 정전압을 발생시킨다. 제 2 제너 다이오드(ZD2)는 제 3 노드(n3)와 제 2 노드(n2)에서 역방향의 전류가 흐를 경우 5[V]의 정전압을 발생시킨다.
제 1 및 제 2 저항(R1,R2)은 제 1 및 제 2 제너 다이오드(ZD1,ZD2)에 과부하가 걸리는 것을 방지한다.
제 2 스위치 소자에 제어신호가 로우신호(GND)로 인가될 경우 스위치 소자는 턴-오프 상태이고, 외부 캐퍼시터(Cex)에 충전된 전하에 의해 제 3 노드(n3)는 Vs/2의 전압이 걸려 있으므로 제 2 노드(n2)의 전압값은 Vs/2-5[V]가 된다. 따라서 게이트 단자는 Vs/2-5[V]의 전압값을 가지게 되고, Vgs는 게이트단자와 소스단자의 전압차에 의해 -5[V]가 된다. 즉 기준 바이어스 전압이 종래의 0[V]가 아닌 부극성(-5[V])의 전압을 가지게 된다.
제 2 스위치 소자에 제어신호가 하이신호(18[V])로 인가될 경우 게이트 단자는 Vs/2-5[V]에서 18[V]만큼 상승하게 되고, 소스단자의 전압값이 같은 상태에서 게이트 단자의 전압이 상승하게 되므로 Vgs 역시 13[V]가 된다.
이와 같이 동작하는 제 2 스위치는 바이어스 전압이 종래의 0[V]가 아닌 부극성(-5[V])의 전압을 가지게 되므로 안정적인 구동을 할 수 있다. 이를 전술한 종래 기술의 문제점인 도 7에 대한 설명과 결부하여 설명하면 다음과 같다.
도 7을 참조하면, 제 1 노드(n1)에서의 전압값은 t1의 시작시점과 종료시점에 있어서 급격히 변화하게 되고 이에 따라 유기 전류가 발생하게 된다. 이러한 유기전류에 의해, t1 기간 동안 Vgs 값이 0[V]가 되어야 하는 제 2 스위치 소자 내에서 순간적인 노이즈전압이 발생하게 되고 이는 3~5[v]의 전압값을 가지는 Vth 이상의 전압이 되면 오동작이 발생하게 된다. 하지만 본 발명에 따른 에너지 회수회로의 ER_DN 스위치인 제 2 스위치 소자는 기준 바이어스 전압을 부극성(-5[V])으로 설정하여 t1의 시작시점과 종료시점에서 노이즈전압이 발생하더라도 바이어스 전압이 0[V]를 초과하지 않도록 한다. 따라서 스위치 소자의 Vgs의 전압값이 Vth이상이 되어 오동작이 발생하는 것을 방지할 수 있다.
t2 기간 동안, 제 1 스위치 소자(S1)는 온 상태를 유지하고 제 2 스위치 소자(S2)는 타이밍 콘트롤러로부터의 제어신호(Sus-up)에 응답하여 턴-온되는 반면에 제 3 및 제 4 스위치 소자들(S3, S4)은 오프 상태를 유지한다. 그러면 PDP의 용량성 부하(Cp)는 제 2 스위치 소자(S2)를 경유하여 입력되는 서스테인전압(Vs)을 충전한다. 이 t2 기간 동안 PDP의 용량성 부하(Cp)는 서스테인전압(Vs)을 유지한다.
t3 기간 동안, 제 2 스위치 소자(S2)는 타이밍 콘트롤러로부터의 제어신호(Er-dn)에 응답하여 턴-온되고 제4 스위치 소자(S4)는 오프 상태를 유지하는 반면 에 제 1 및 제 3 스위치 소자들(S1, S3)은 턴-오프된다. 그러면 PDP의 용량성 부하(Cp)로부터의 무효전력이 인덕터(L), 제 2 다이오드 및 제 2 스위치 소자(S3)를 경유하여 외부 캐패시터(Cex)에 회수된다.
t4 기간 동안, 제4 스위치 소자(S4)는 타이밍 콘트롤러로부터의 제어신호(Sus-dn)에 응답하여 턴-온되는 반면에 제 2 스위치 소자(S2)는 턴-오프되고 제 1 및 제 3 스위치 소자들(S1, S3)은 오프 상태를 유지한다. 그러면 PDP의 용량성 부하(Cp)는 기저전압(GND)까지 방전하게 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 ER_DN 스위치의 기준 바이어스를 부극성의 전압으로 설정함으로써 유기전류의 영향으로 오동작이 발생하는 것을 방지하여 안정적으로 구동할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 플라즈마 디스플레이 패널과;
    상기 플라즈마 디스플레이 패널로부터의 에너지를 회수하기 위한 캐패시터와;
    상기 캐패시터와 상기 플라즈마 디스플레이 패널 사이에 접속된 인덕터와;
    게이트와 소스간 전압으로 제어되어 상기 캐패시터로부터 상기 인덕터를 경유하여 상기 플라즈마 디스플레이 패널로 공급되는 전류패스를 절환하는 제 1 스위치소자와;
    게이트와 소스간 전압으로 제어되어 상기 인덕터로부터 상기 캐패시터로 충전되는 전류패스를 절환하는 제 2 스위치소자와;
    상기 제 2 스위치소자를 제어하기 위한 게이트와 소스간 전압의 저전위 바이어스 전압을 0[V]보다 낮은 부극성 전압으로 고정하기 위한 바이어스회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1 항에 있어서,
    상기 인덕터와 상기 제 2 스위치소자 사이에 접속된 다이오드를 더 구비하며;
    상기 제 2 스위치소자는,
    제어신호가 인가되는 게이트단자와;
    상기 캐패시터와 접속된 소스단자와;
    상기 다이오드에 접속된 드레인 단자를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 1 항에 있어서,
    상기 바이어스회로는,
    상기 제 2 스위치소자의 게이트단자와 제 1 노드 사이에 접속된 제 1 바이어스회로와;
    상기 제 2 스위치소자의 소스단자와 상기 제 1 노드 사이에 접속된 제 2 바이어스회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 3 항에 있어서,
    상기 제 1 바이어스회로는,
    상기 제 2 스위치소자의 게이트단자와 상기 제 1 노드 사이에 병렬 접속된 제 1 저항 및 제 1 제너 다이오드를 구비하고;
    상기 제 2 바이어스회로는,
    상기 제 2 스위치소자의 소스단자와 상기 제 1 노드 사이에 병렬 접속된 제 2 저항 및 제 2 제너 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 3 항에 있어서,
    상기 제 1 노드와 기저전압원 사이에 접속된 제 3 저항을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 플라즈마 디스플레이 패널로부터의 에너지를 회수하기 위한 캐패시터, 상기 캐패시터와 상기 플라즈마 디스플레이 패널 사이에 접속된 인덕터, 게이트와 소스간 전압으로 제어되어 상기 캐패시터와 상기 인덕터 사이의 공급 전류패스를 절환하는 제 1 스위치소자, 및 게이트와 소스간 전압으로 제어되어 상기 캐패시터와 상기 인덕터 사이의 회수 전류패스를 절환하는 제 2 스위치소자를 이용하여 상기 플라즈마 디스플레이 패널로부터 에너지를 회수하는 에너지 회수방법에 있어서,
    상기 제 2 스위치소자를 제어하기 위한 게이트와 소스간 전압의 저전위 바이어스 전압을 0[V]보다 낮은 부극성 전압으로 고정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
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