KR100854877B1 - Method of forming a metal wire in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 반도체 기판 상부에 형성된 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 발생하는 어택(attack)을 보상하기 위하여 제1 열처리 공정을 실시하는 단계와, 상기 절연막을 치밀화하기 위하여 제2 열처리 공정을 실시하는 단계와, 상기 트렌치를 도전물질로 채우는 단계로 이루어진다.The present invention relates to a method for forming a metal wiring of a semiconductor device, comprising: forming a trench by etching an insulating film formed on the semiconductor substrate; and performing a first heat treatment process to compensate for an attack occurring on the trench surface. And a second heat treatment process for densifying the insulating film, and filling the trench with a conductive material.

금속 배선, Cu, 듀얼 다마신, c-WVG 방식, 산소 함유 가스, 질소 함유 가스, 열처리 공정 Metal wiring, Cu, dual damascene, c-WVG method, oxygen-containing gas, nitrogen-containing gas, heat treatment process

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal wire in a semiconductor device}Method of forming a metal wire in a semiconductor device

도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming metal wires in a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 제1 절연막100 semiconductor substrate 102 first insulating film

104 : 제1 하드 마스크막 106 : 제1 트렌치104: first hard mask film 106: first trench

108 : 제1 베리어 메탈막 110 : 제1 금속배선108: first barrier metal film 110: first metal wiring

112 : 제1 식각 정지막 114 : 절연 장벽층112: first etching stop film 114: insulating barrier layer

116 : 제2 절연막 118 : 제2 식각 정지막116: second insulating film 118: second etch stop film

120 : 제3 절연막 122 : 제2 하드 마스크막120: third insulating film 122: second hard mask film

124 : 제2 트렌치 126 : 비아홀124: second trench 126: via hole

128 : 제2 베리어 메탈막 130 : 제2 금속배선128: second barrier metal film 130: second metal wiring

132 : 제3 식각 정지막132: third etching stop film

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 금속배선의 신뢰성(reliability)을 향상시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices for improving the reliability of metal wirings.

플래시 메모리 소자에서 금속배선 형성방법으로 텅스텐(W)을 플러그로 사용하는 다마신(damascene) 방법이 사용되고 있다. 소자가 고집적화되어 감에 따라, 디자인 률(Design rule) 감소와 함께 프로그램 속도 향상을 요구하고 있어 비저항이 낮은 금속 물질과 저유전 물질(low-k)을 이용하여 금속배선을 형성하는 방법이 연구되고 있다.A damascene method using tungsten (W) as a plug is used as a method for forming metal wiring in a flash memory device. As the device becomes more integrated, a method of forming a metal wiring using a low resistivity metal material and a low dielectric material (low-k) is being studied. have.

일반적으로 구리(Cu) 다마신을 이용하여 금속 배선을 형성할 경우 다음과 같은 문제점이 발생한다.In general, when the metal wiring is formed using copper (Cu) damascene, the following problems occur.

첫째, 제1 금속 배선과 제2 금속 배선을 연결하는 콘택의 바텀(bottom) 부분에 형성된 베리어 메탈막이 두꺼울 경우, 전자가 베리어 메탈막을 지나 금속 배선을 통과할 때 베리어 메탈막과 제1 금속 배선 상부의 경계면에서 물질의 공급이 차단되어 구리(Cu) 이온이 절연막 쪽으로 확산되어 보이드(void)가 발생하거나, 침투(penetration)하거나, 베컨시(vacancy)가 발생한다. 이로 인하여 금속 배선 자체가 단락되는 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)이 발생한다. First, when the barrier metal film formed in the bottom portion of the contact connecting the first metal wire and the second metal wire is thick, the barrier metal film and the upper part of the first metal wire when electrons pass through the metal wire through the barrier metal film. The supply of material is blocked at the interface of the copper ions, and copper (Cu) ions are diffused toward the insulating layer to cause voids, penetration, or vacancy. This causes an electro-migration (EM) or stress-migration (SM) fail in which the metal wires themselves are shorted.

둘째, 구리는 산소와의 친밀도가 크기 때문에 노출시 산화도가 크다. 이로 인하여 금속 배선의 저항(resistance)이 증가하는 문제점이 발생한다. Second, copper has a high degree of oxidation upon exposure because of its high affinity with oxygen. This causes a problem in that the resistance of the metal wiring increases.

셋째, 상기의 문제점들로 인하여 RC 딜레이(delay), 누설 전류(leakage current), TDDB(Time Dependent Dielectric Breakdown)와 같은 특성이 나빠져 소자 동작 속도에 문제가 발생하여 소자의 축소화가 어렵다.Third, due to the above problems, characteristics such as RC delay, leakage current, and time dependent dielectric breakdown (TDDB) are deteriorated, which causes problems in device operation speed, which makes it difficult to reduce the size of the device.

본 발명은 c-WVG(catalytic-Water Vapor Generation) 방식을 이용한 산소 함유 가스 분위기의 습식 열처리 공정과 질소 함유 가스 분위기의 건식 열처리 공정을 실시하여 트렌치를 형성하기 위한 절연막 식각 공정시 식각 공정에 의해 발생하는 플라즈마 어택(attack)을 보상해 줌으로써 구리(Cu) 이온이 절연막 쪽으로 확산하거나, 침투(penetration)하는 것을 방지하여 금속배선의 신뢰성(reliability)을 향상시키기 위한 것이다. The present invention is generated by an etching process during an insulating film etching process to form a trench by performing a wet heat treatment process of an oxygen-containing gas atmosphere and a dry heat treatment process of a nitrogen-containing gas atmosphere using a c-WVG (catalytic-water vapor generation) method. By compensating for the plasma attack, the copper ions are prevented from diffusing or penetrating into the insulating layer, thereby improving the reliability of the metal wiring.

본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 형성된 절연막을 식각하여 트렌치를 형성한다. 트렌치 표면에 발생하는 어택(attack)을 보상하기 위하여 제1 열처리 공정을 실시한다. 절연막을 치밀화하기 위하여 제2 열처리 공정을 실시한다. 트렌치를 도전물질로 채운다.In the method for forming metal wirings of a semiconductor device according to an exemplary embodiment of the present disclosure, a trench is formed by etching an insulating film formed on the semiconductor substrate. A first heat treatment process is performed to compensate for the attack occurring on the trench surface. In order to densify the insulating film, a second heat treatment step is performed. Fill the trench with a conductive material.

상기에서, 절연막은 저유전 물질로 형성한다. 제1 열처리 공정은 c- WVG(catalytic-Water Vapor Generation) 방식을 이용한 산소 함유 가스 분위기에서 습식으로 진행 되데, 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시한다. 제2 열처리 공정은 질소 함유 가스 분위기에서 건식으로 실시하되, 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시한다. 제2 열처리 공정을 실시한 후, 트렌치 내에 베리어 메탈막을 형성한다. 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링(sputtering) 방법으로 형성한다.In the above, the insulating film is formed of a low dielectric material. The first heat treatment process is wet in an oxygen-containing gas atmosphere using a c-WVG (catalytic-water vapor generation) method, it is carried out for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. The second heat treatment process is carried out dry in a nitrogen-containing gas atmosphere, but is carried out for 30 to 60 minutes at a temperature of 850 ℃ to 950 ℃. After performing the second heat treatment step, a barrier metal film is formed in the trench. The barrier metal film is formed of a tantalum (Ta) and a tantalum nitride film (TaN) by a sputtering method.

본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 제1 금속 배선이 형성된 반도체 기판이 제공된다. 제1 금속 배선을 포함한 반도체 기판 상부에 제1 식각 정지막, 제1 절연막, 제2 식각 정지막 및 제2 절연막을 형성한다. 제2 절연막, 제2 식각 정지막, 제1 절연막 및 제1 식각 정지막을 식각하여 듀얼 다마신 구조의 트렌치와 비아홀을 형성한다. 트렌치 및 비아홀 표면에 발생하는 어택을 보상하기 위하여 제1 열처리 공정을 실시한다. 제1 및 제2 절연막을 치밀화하기 위하여 제2 열처리 공정을 실시한다. 트렌치와 비아홀을 도전물질로 채워 제2 금속 배선을 형성한다.In the method for forming metal wires of a semiconductor device according to an embodiment of the present disclosure, a semiconductor substrate on which first metal wires are formed is provided. A first etch stop film, a first insulating film, a second etch stop film, and a second insulating film are formed on the semiconductor substrate including the first metal wiring. The second insulating layer, the second etch stop layer, the first insulating layer, and the first etch stop layer are etched to form trenches and via holes having a dual damascene structure. A first heat treatment process is performed to compensate for the attack occurring on the trench and via hole surfaces. A second heat treatment step is performed to densify the first and second insulating films. The trench and the via hole are filled with a conductive material to form a second metal wiring.

상기에서, 제1 및 제2 절연막은 저유전 물질로 형성한다. 제1 열처리 공정은 c-WVG 방식을 이용한 산소 함유 가스 분위기에서 습식으로 진행 되데, 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시한다. 제2 열처리 공정은 질소 함유 가스 분위기에서 건식으로 실시하되, 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시한다. 제2 열처리 공정을 실시한 후, 트렌치와 비아홀 내에 베리어 메탈 막을 형성하고, 식각 공정을 실시하여 비아홀 하부와 제2 절연막 상부에 형성된 베리어 메탈막을 제거한다. 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링 방법으로 형성한다. 식각 공정시 비아홀과 트렌치 측면에 형성된 베리어 메탈막의 일부가 제거된다. 도전물질은 전체 구조 상부에 물리기상 증착 방법(Physical Vapor Deposition; PVD) 또는 화학기상 증착 방법(Chemical Vapor Deposition; CVD)으로 구리 시드 층(Cu seed layer)을 먼저 형성한 후 전기 도금(electroplating) 방법을 실시하여 트렌치와 비아홀을 채운다.In the above, the first and second insulating films are formed of a low dielectric material. The first heat treatment process is wet in an oxygen-containing gas atmosphere using a c-WVG method, it is carried out for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. The second heat treatment process is carried out dry in a nitrogen-containing gas atmosphere, but is carried out for 30 to 60 minutes at a temperature of 850 ℃ to 950 ℃. After performing the second heat treatment process, a barrier metal film is formed in the trench and the via hole, and an etching process is performed to remove the barrier metal film formed on the bottom of the via hole and the upper portion of the second insulating film. The barrier metal film is formed of a tantalum (Ta) and a tantalum nitride film (TaN) by a sputtering method. In the etching process, a part of the barrier metal layer formed on the via hole and the trench side is removed. The conductive material is formed by first forming a copper seed layer by physical vapor deposition (PVD) or chemical vapor deposition (CVD) on the entire structure, followed by electroplating. To fill the trench and via hole.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1H are cross-sectional views of devices sequentially illustrated to explain a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 소자분리막, 게이트, 소스 콘택 플러그, 드레인 콘택 플러그 등 소정의 구조가 형성된 반도체 기판(100) 상부에 제1 절연막(102) 및 제1 하드 마스크막(104)을 순차적으로 형성한 후 사진 및 현상 공정을 이용하여 제1 하드 마스크막(104) 및 제1 절연막(102)을 식각하여 제1 금속 배선용 제1 트렌치(106)를 형성한다. 이때, 제1 절연막(102)은 저유전 물질(low-k)로 형성하고, 제1 하드 마스크막(104)은 SiCN으로 형성한다. 제1 트렌치(106)를 형성하기 위한 저유전 물질인 제1 절연막(102) 식각 공정시 식각 공정에 의해 제1 트렌치(106) 표면이 플라즈마 어택(plasma attack)을 받는다. Referring to FIG. 1A, a first insulating layer 102 and a first hard mask layer 104 are sequentially formed on a semiconductor substrate 100 on which a predetermined structure such as an isolation layer, a gate, a source contact plug, and a drain contact plug are formed. Afterwards, the first hard mask film 104 and the first insulating film 102 are etched using a photographic and developing process to form a first trench 106 for first metal wiring. In this case, the first insulating layer 102 is formed of a low dielectric material (low-k), and the first hard mask layer 104 is formed of SiCN. During the etching process of the first insulating layer 102, which is a low dielectric material for forming the first trench 106, the surface of the first trench 106 is subjected to a plasma attack by the etching process.

도 1b를 참조하면, c-WVG(catalytic-Water Vapor Generation) 방식을 이용하여 산소 함유 가스 분위기의 습식(wet) 열처리 공정을 실시한다. 이때, 열처리 공정은 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시한다. 습식 열처리 공정시 저유전 물질의 댕글링 본드(dangling bond)와 산화물을 결합시켜 제1 트렌치(106)를 형성하기 위한 저유전 물질인 제1 절연막(102) 식각 공정시 식각 공정에 의해 발생하는 플라즈마 어택을 보상해 준다. Referring to FIG. 1B, a wet heat treatment process of an oxygen-containing gas atmosphere is performed by using a catalytic-water vapor generation (c-WVG) method. At this time, the heat treatment process is performed for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. Plasma generated by the etching process during the etching process of the first insulating film 102, which is a low dielectric material for forming the first trench 106 by bonding dangling bonds of the low dielectric material and oxide during the wet heat treatment process. Rewards attack.

그런 다음, 질소 함유 가스 분위기의 건식(dry) 열처리 공정을 실시한다. 이때, 열처리 공정은 N2 가스를 이용하여 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시한다. 건식 열처리 공정시 습식 열처리 공정시 산화물과 결합하고 남은 저유전 물질의 댕글링 본드와 질화물을 결합시켜 치밀한(robust) 제1 절연막(102) 표면을 형성한다. c-WVG 방식을 이용한 산소 함유 가스 분위기의 습식 열처리 공정과 질소 함유 가스 분위기의 건식 열처리 공정을 실시하여 제1 트렌치(106)를 형성하기 위한 제1 절연막(102) 식각 공정시 식각 공정에 의해 발생하는 플라즈마 어택을 보상해 줌으로써 후속 공정으로 구리(Cu)를 이용한 금속막 형성 공정시 구리(Cu) 이온이 제1 절연막(102) 쪽으로 확산하여 보이드(void)가 발생하거나, 구리(Cu) 이온이 제1 절연막(102) 쪽으로 침투(penetration)하거나, 베컨시(vacancy)가 발생하는 것을 방지할 수 있다. Then, a dry heat treatment step of a nitrogen-containing gas atmosphere is performed. At this time, the heat treatment process is carried out for 30 minutes to 60 minutes at a temperature of 850 ℃ to 950 ℃ using N 2 gas. In the dry heat treatment process, the dense ring of the low dielectric material remaining after bonding with the oxide in the wet heat treatment process and nitride are combined to form a dense surface of the first insulating film 102. Generated by an etching process during the etching process of the first insulating film 102 to form the first trench 106 by performing a wet heat treatment process of an oxygen-containing gas atmosphere using a c-WVG method and a dry heat treatment process of a nitrogen-containing gas atmosphere. By compensating for the plasma attack, copper (Cu) ions diffuse to the first insulating layer 102 to generate voids or copper (Cu) ions in a subsequent process of forming a metal film using copper (Cu). Penetration or vacancy may be prevented toward the first insulating layer 102.

도 1c를 참조하면, 제1 트렌치(106)를 포함한 반도체 기판(100) 표면에 제1 베리어 메탈막(108)을 형성한다. 이때, 제1 베리어 메탈막(108)은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 이용하여 스퍼터링(sputtering) 방법으로 형성한다. Referring to FIG. 1C, a first barrier metal layer 108 is formed on the surface of the semiconductor substrate 100 including the first trench 106. In this case, the first barrier metal film 108 is formed by a sputtering method using tantalum (Ta) and tantalum nitride film (TaN).

도 1d를 참조하면, 제1 트렌치(106)가 채워지도록 제1 베리어 메탈막(108)을 포함한 반도체 기판(100) 상부에 제1 금속막을 형성한다. 이때, 제1 금속막은 전체 구조 상부에 물리기상 증착 방법(Physical Vapor Deposition; PVD) 또는 화학기상 증착 방법(Chemical Vapor Deposition; CVD)으로 구리 시드 층(Cu seed layer)을 먼저 형성한 후 전기 도금(electroplating) 방법을 실시하여 제1 트렌치(106)를 채운다. Referring to FIG. 1D, a first metal film is formed on the semiconductor substrate 100 including the first barrier metal film 108 to fill the first trench 106. In this case, the first metal layer is first formed of a copper seed layer by physical vapor deposition (PVD) or chemical vapor deposition (CVD) on the entire structure, followed by electroplating. electroplating) is performed to fill the first trenches 106.

그런 다음, 제1 트렌치(106) 내에만 제1 금속막이 잔류하도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제1 금속 배선(110)을 형성한다. 이때, 제1 금속 배선(110)을 형성하기 위한 연마 공정시 제1 하드 마스크막(104) 상부에 형성된 제1 베리어 메탈막(108)이 제거된다. 제1 금속 배선(110)을 포함한 반도체 기판(100) 상부에 제1 식각 정지막(112) 및 절연 장벽층(114)을 형성한다. 이때, 제1 식각 정지막(112)은 SiCN으로 형성한다. Then, a chemical mechanical polishing (CMP) process is performed such that the first metal film remains only in the first trench 106 to form the first metal wire 110. In this case, the first barrier metal film 108 formed on the first hard mask film 104 is removed during the polishing process for forming the first metal wiring 110. The first etch stop layer 112 and the insulating barrier layer 114 are formed on the semiconductor substrate 100 including the first metal wire 110. In this case, the first etch stop layer 112 is formed of SiCN.

도 1e를 참조하면, 절연 장벽층(114) 상부에 제2 절연막(116), 제2 식각 정지막(118), 제3 절연막(120) 및 제2 하드 마스크막(122)을 순차적으로 형성한다. 이때, 제2 및 제3 절연막(116 및 120)은 저유전 물질로 형성하고, 제2 하드 마스크막(122)은 SiCN으로 형성한다. Referring to FIG. 1E, the second insulating layer 116, the second etching stop layer 118, the third insulating layer 120, and the second hard mask layer 122 are sequentially formed on the insulating barrier layer 114. . In this case, the second and third insulating layers 116 and 120 are formed of a low dielectric material, and the second hard mask layer 122 is formed of SiCN.

그런 다음, 제2 하드 마스크막(122) 및 제3 절연막(120)의 일부를 식각하여 제2 트렌치(124)를 형성한다. 이어서, 제2 식각 정지막(118), 제2 절연막(116) 및 절연 장벽층(114)을 순차적으로 식각하여 비아홀(126)을 형성한다. 이로 인해, 제2 트렌치(124)와 비아홀(126)을 포함하는 듀얼 다마신 구조가 형성된다. 이때, 비아홀(126) 형성 공정시 제1 식각 정지막(112)으로 인해 제1 금속 배선(110) 상부에서 식각이 멈춰 제1 금속 배선(110)이 과도 식각되지 않는다. Next, a portion of the second hard mask layer 122 and the third insulating layer 120 are etched to form the second trench 124. Subsequently, the second etching stop layer 118, the second insulating layer 116, and the insulating barrier layer 114 are sequentially etched to form the via holes 126. As a result, a dual damascene structure including the second trench 124 and the via hole 126 is formed. At this time, the etching stops on the first metal wire 110 due to the first etch stop layer 112 in the process of forming the via hole 126, so that the first metal wire 110 is not excessively etched.

도 1f를 참조하면, c-WVG 방식을 이용하여 산소 함유 가스 분위기의 습식 열처리 공정을 실시한다. 이때, 열처리 공정은 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시한다. 습식 열처리 공정시 저유전 물질의 댕글링 본드와 산화물을 결합시켜 제2 트렌치(124)와 비아홀(126)를 형성하기 위한 저유전 물질인 제2 및 제3 절연막(116 및 120) 식각 공정시 식각 공정에 의해 제2 트렌치(124)와 비아홀(126) 표면에 발생하는 플라즈마 어택을 보상해 준다. Referring to FIG. 1F, a wet heat treatment process of an oxygen-containing gas atmosphere is performed by using the c-WVG method. At this time, the heat treatment process is performed for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. Etching during the etching process of the second and third insulating layers 116 and 120, which are low dielectric materials for forming the second trench 124 and the via hole 126 by combining the dangling bond of the low dielectric material and the oxide during the wet heat treatment process. The process compensates for the plasma attack generated on the surfaces of the second trenches 124 and the via holes 126.

그런 다음, 질소 함유 가스 분위기의 건식 열처리 공정을 실시한다. 이때, 열처리 공정은 N2 가스를 이용하여 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시한다. 건식 열처리 공정시 습식 열처리 공정시 산화물과 결합하고 남은 저유전 물질의 댕글링 본드와 질화물을 결합시켜 치밀한 제2 및 제3 절연막(116 및 120) 표면을 형성한다. c-WVG 방식을 이용한 산소 함유 가스 분위기의 습식 열처리 공정과 질소 함유 가스 분위기의 건식 열처리 공정을 실시하여 제2 트렌치(124)와 비아홀(126)을 형성하기 위한 제2 및 제3 절연막(116 및 120) 식각 공정시 식각 공정에 의해 발생하는 플라즈마 어택을 보상해 줌으로써 후속 공정으로 구리(Cu)를 이용한 금속막 형성 공정시 구리(Cu) 이온이 제2 및 제3 절연막(116 및 120) 쪽으로 확산하여 보이드가 발생하거나, 구리(Cu) 이온이 제2 및 제3 절연막(116 및 120) 쪽으로 침투하거나, 베컨시가 발생하는 것을 방지할 수 있다. Then, a dry heat treatment step of a nitrogen-containing gas atmosphere is performed. At this time, the heat treatment process is carried out for 30 minutes to 60 minutes at a temperature of 850 ℃ to 950 ℃ using N 2 gas. In the dry heat treatment process, the dangling bonds of the low dielectric material remaining in the wet heat treatment process and the nitride and the nitride are combined to form dense surfaces of the second and third insulating films 116 and 120. the second and third insulating films 116 and 116 to form the second trench 124 and the via hole 126 by performing a wet heat treatment process of an oxygen-containing gas atmosphere and a dry heat treatment process of a nitrogen-containing gas atmosphere using a c-WVG method. Compensating the plasma attack generated by the etching process during the etching process, the copper (Cu) ions diffuse to the second and third insulating layers 116 and 120 during the metal film forming process using copper (Cu) in a subsequent process Thus, voids may be generated, copper (Cu) ions may penetrate into the second and third insulating layers 116 and 120, or becancy may be prevented.

도 1g를 참조하면, 비아홀(126)과 제2 트렌치(124)를 포함한 반도체 기판(100) 상부에 제2 베리어 메탈막(128)을 형성한다. 이때, 제2 베리어 메탈막(128)은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 이용하여 스퍼터링 방법으로 형성한다. Referring to FIG. 1G, a second barrier metal layer 128 is formed on the semiconductor substrate 100 including the via hole 126 and the second trench 124. In this case, the second barrier metal layer 128 is formed by a sputtering method using tantalum (Ta) and tantalum nitride layer (TaN).

그런 다음, 건식 식각 공정을 실시하여 제2 하드 마스크막(122) 상부와 비아홀(126) 하부에 형성된 제2 베리어 메탈막(128)을 제거한다. 이때, 건식 식각 공정시 비아홀(126)과 제2 트렌치(124) 측면에 형성된 제2 베리어 메탈막(128)의 일부가 제거되어 제2 베리어 메탈막(128)을 최소화한다. Thereafter, a dry etching process is performed to remove the second barrier metal layer 128 formed on the upper portion of the second hard mask layer 122 and the lower portion of the via hole 126. In this case, a part of the second barrier metal layer 128 formed on the sidewalls of the via hole 126 and the second trench 124 is removed during the dry etching process to minimize the second barrier metal layer 128.

도 1h를 참조하면, 듀얼 다마신 구조를 갖는 제2 트렌치(124)와 비아홀(126)이 채워지도록 제2 베리어 메탈막(128)을 포함한 반도체 기판(100) 상부에 제2 금속막을 형성한다. 이때, 제2 금속막은 전체 구조 상부에 물리기상 증착 방법(PVD) 또는 화학기상 증착 방법(CVD)으로 구리 시드 층을 먼저 형성한 후 전기 도금 방법을 실시하여 듀얼 다마신 구조를 갖는 제2 트렌치(124)와 비아홀(126)을 채운다. Referring to FIG. 1H, a second metal layer is formed on the semiconductor substrate 100 including the second barrier metal layer 128 to fill the second trench 124 and the via hole 126 having the dual damascene structure. At this time, the second metal film is formed on the entire structure by first forming a copper seed layer by physical vapor deposition (PVD) or chemical vapor deposition (CVD) and then performing an electroplating method to form a second trench having a dual damascene structure ( 124 and the via hole 126 are filled.

그런 다음, 듀얼 다마신 구조를 갖는 제2 트렌치(124)와 비아홀(126) 내에만 제2 금속막이 잔류하도록 화학적 기계적 연마(CMP) 공정을 실시하여 제2 금속 배선(130)을 형성한다. 이때, 제2 금속 배선(130)을 형성하기 위한 연마 공정시 제2 하드 마스크막(122)이 제거된다. 제2 금속 배선(130)을 포함한 반도체 기판(100) 상부에 제3 식각 정지막(132)을 형성한다. 이때, 제3 식각 정지막(132)은 SiCN으로 형성한다. Thereafter, a chemical mechanical polishing (CMP) process is performed such that the second metal film remains only in the second trench 124 and the via hole 126 having the dual damascene structure to form the second metal wire 130. In this case, the second hard mask layer 122 is removed during the polishing process for forming the second metal wire 130. A third etch stop layer 132 is formed on the semiconductor substrate 100 including the second metal wire 130. In this case, the third etch stop layer 132 is formed of SiCN.

상기와 같이, c-WVG 방식을 이용한 산소 함유 가스 분위기의 습식 열처리 공정과 질소 함유 가스 분위기의 건식 열처리 공정을 실시하여 치밀한 절연막을 형성함으로써 구리(Cu)를 이용한 금속막 형성 공정시 구리(Cu) 이온이 절연막 쪽으로 확산하여 보이드가 발생하거나, 구리(Cu) 이온이 절연막 쪽으로 침투하거나, 베컨시가 발생하는 것을 방지할 수 있다. 이로 인하여 금속 배선 자체가 단락되는 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)을 방지할 수 있다. As described above, by performing a wet heat treatment process of an oxygen-containing gas atmosphere using a c-WVG method and a dry heat treatment process of a nitrogen-containing gas atmosphere to form a dense insulating film, copper (Cu) at the time of forming a metal film using copper (Cu) It is possible to prevent the ions from diffusing toward the insulating film to cause voids, the copper (Cu) ions to penetrate into the insulating film, and the generation of beacons. This can prevent the electro-migration (EM) or stress-migration (SM) fail in which the metal wiring itself is short-circuited.

또한, 상기와 같은 문제점들을 방지하여 금속배선의 신뢰성(reliability)을 향상시킴으로써 낮은 비저항을 통해 금속 배선의 저항(resistance)을 향상시킬 수 있다. 이로 인하여 메모리 소자의 금속 배선 형성과정에서 문제시되는 RC 딜레이를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성을 확보할 수 있다. In addition, it is possible to prevent the above problems to improve the reliability (reliability) of the metal wiring to improve the resistance (resistance) of the metal wiring through a low specific resistance. As a result, by reducing the RC delay which is a problem in the formation of the metal wiring of the memory device, the operation speed of the device may be improved, power consumption may be reduced, and device reliability may be secured.

또한, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다. In addition, it is possible to reduce the size of the device by improving the reliability of the metal wiring to improve the time dependent dielectric breakdown (TDDB) characteristics.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명의 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, c-WVG(catalytic-Water Vapor Generation) 방식을 이용한 산소 함유 가스 분위기의 열처리 공정과 질소 함유 가스 분위기의 건식 열처리 공정을 실시하여 치밀한 절연막을 형성함으로써 구리(Cu)를 이용한 금속막 형성 공정시 구리(Cu) 이온이 절연막 쪽으로 확산하여 보이드(void)가 발생하거나, 구리(Cu) 이온이 절연막 쪽으로 침투하거나, 베컨시(vacancy)가 발생하는 것을 방지할 수 있다. First, in the process of forming a metal film using copper (Cu) by forming a dense insulating film by performing a heat treatment process of an oxygen-containing gas atmosphere and a dry heat treatment process of a nitrogen-containing gas atmosphere using a c-WVG (catalytic-water vapor generation) method Copper (Cu) ions diffuse to the insulating film to generate voids, copper (Cu) ions can be prevented from penetrating into the insulating film, or vacancy (vacancy) can be prevented.

둘째, 보이드 발생, 구리(Cu) 이온의 침투 및 베컨시 발생을 방지함으로써 금속 배선 자체가 단락되는 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)을 방지할 수 있다. Second, by preventing void generation, infiltration of copper (Cu) ions and generation of beacons, it is possible to prevent EM (electro-migration) or stress (migration) fail in which the metal wires themselves are shorted.

셋째, 상기와 같은 문제점들을 방지하여 금속배선의 신뢰성(reliability)을 향상시킴으로써 낮은 비저항을 통해 금속 배선의 저항(resistance)을 향상시킬 수 있다. Third, it is possible to improve the resistance of the metal wiring through the low specific resistance by improving the reliability (reliability) of the metal wiring by preventing the above problems.

넷째, 금속 배선의 저항을 향상시켜 메모리 소자의 금속 배선 형성과정에서 문제시되는 RC 딜레이(delay)를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성을 확보할 수 있다. Fourth, by improving the resistance of the metal wiring to reduce the RC delay which is a problem during the formation of the metal wiring of the memory device to improve the operation speed of the device, reduce the power consumption (power consumption), and ensure the reliability of the device Can be.

다섯째, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다. Fifth, it is possible to reduce the size of the device by improving the reliability of the metal wiring to improve the time dependent dielectric breakdown (TDDB) characteristics.

Claims (19)

반도체 기판 상부에 형성된 절연막을 식각하여 트렌치를 형성하는 단계;Etching the insulating film formed on the semiconductor substrate to form a trench; 상기 트렌치 표면에 발생하는 어택(attack)을 보상하기 위하여 제1 열처리 공정을 실시하는 단계;Performing a first heat treatment process to compensate for an attack occurring on the trench surface; 상기 절연막을 치밀화하기 위하여 제2 열처리 공정을 실시하는 단계; 및Performing a second heat treatment process to densify the insulating film; And 상기 트렌치를 도전물질로 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.And forming a metal wiring by filling the trench with a conductive material. 제1항에 있어서,The method of claim 1, 상기 절연막은 저유전 물질로 형성하는 반도체 소자의 금속 배선 형성방법.And the insulating film is formed of a low dielectric material. 제1항에 있어서,The method of claim 1, 상기 제1 열처리 공정은 c-WVG(catalytic-Water Vapor Generation) 방식을 이용한 산소 함유 가스 분위기에서 습식으로 진행되는 반도체 소자의 금속 배선 형성방법.The first heat treatment process is a metal wiring forming method of a semiconductor device that is wet proceeded in an oxygen-containing gas atmosphere using a catalytic-water vapor generation (c-WVG) method. 제1항에 있어서, The method of claim 1, 상기 제1 열처리 공정은 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시하는 반도체 소자의 금속 배선 형성방법.The first heat treatment process is a metal wire forming method of a semiconductor device performed for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. 제1항에 있어서,The method of claim 1, 상기 제2 열처리 공정은 질소 함유 가스 분위기에서 건식으로 실시되는 반도체 소자의 금속 배선 형성방법.The second heat treatment step is a metal wiring forming method of a semiconductor device which is carried out dry in a nitrogen-containing gas atmosphere. 제1항에 있어서, The method of claim 1, 상기 제2 열처리 공정은 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시하는 반도체 소자의 금속 배선 형성방법.The second heat treatment process is a metal wiring forming method of a semiconductor device performed for 30 to 60 minutes at a temperature of 850 ℃ to 950 ℃. 제1항에 있어서, The method of claim 1, 상기 제2 열처리 공정을 실시한 후,After performing the second heat treatment step, 상기 트렌치 내에 베리어 메탈막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.And forming a barrier metal film in the trench. 제7항에 있어서, The method of claim 7, wherein 상기 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링(sputtering) 방법으로 형성하는 반도체 소자의 금속 배선 형성방법.The barrier metal film is a metal wire forming method of a semiconductor device to form a tantalum (Ta) and tantalum nitride film (TaN) by the sputtering method. 제1 금속 배선이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a first metal wiring formed thereon; 상기 제1 금속 배선을 포함한 상기 반도체 기판 상부에 제1 식각 정지막, 제1 절연막, 제2 식각 정지막 및 제2 절연막을 형성하는 단계;Forming a first etch stop layer, a first insulating layer, a second etch stop layer, and a second insulating layer on the semiconductor substrate including the first metal wire; 상기 제2 절연막, 제2 식각 정지막, 제1 절연막 및 제1 식각 정지막을 식각하여 듀얼 다마신 구조의 트렌치와 비아홀을 형성하는 단계;Etching the second insulating layer, the second etching stop layer, the first insulating layer, and the first etching stop layer to form trenches and via holes having a dual damascene structure; 상기 트렌치 및 비아홀 표면에 발생하는 어택을 보상하기 위하여 제1 열처리 공정을 실시하는 단계;Performing a first heat treatment process to compensate for attack occurring on the trench and via hole surfaces; 상기 제1 및 제2 절연막을 치밀화하기 위하여 제2 열처리 공정을 실시하는 단계; 및Performing a second heat treatment process to densify the first and second insulating films; And 상기 트렌치와 비아홀을 도전물질로 채워 제2 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.Forming a second metal wiring by filling the trench and the via hole with a conductive material. 제9항에 있어서, The method of claim 9, 상기 제1 및 제2 절연막은 저유전 물질로 형성하는 반도체 소자의 금속 배선 형성방법.And the first and second insulating layers are formed of a low dielectric material. 제9항에 있어서, The method of claim 9, 상기 제1 열처리 공정은 c-WVG 방식을 이용한 산소 함유 가스 분위기에서 습식으로 진행되는 반도체 소자의 금속 배선 형성방법.The first heat treatment process is a metal wiring forming method of a semiconductor device that is carried out wet in an oxygen-containing gas atmosphere using a c-WVG method. 제9항에 있어서, The method of claim 9, 상기 제1 열처리 공정은 650℃ 내지 750℃의 온도에서 25분 내지 30분 동안 실시하는 반도체 소자의 금속 배선 형성방법.The first heat treatment process is a metal wire forming method of a semiconductor device performed for 25 to 30 minutes at a temperature of 650 ℃ to 750 ℃. 제9항에 있어서,The method of claim 9, 상기 제2 열처리 공정은 질소 함유 가스 분위기에서 건식으로 실시되는 반도체 소자의 금속 배선 형성방법.The second heat treatment step is a metal wiring forming method of a semiconductor device which is carried out dry in a nitrogen-containing gas atmosphere. 제9항에 있어서, The method of claim 9, 상기 제2 열처리 공정은 850℃ 내지 950℃의 온도에서 30분 내지 60분 동안 실시하는 반도체 소자의 금속 배선 형성방법.The second heat treatment process is a metal wiring forming method of a semiconductor device performed for 30 to 60 minutes at a temperature of 850 ℃ to 950 ℃. 제9항에 있어서, The method of claim 9, 상기 제2 열처리 공정을 실시한 후,After performing the second heat treatment step, 상기 트렌치와 비아홀 내에 베리어 메탈막을 형성하는 단계; 및Forming a barrier metal film in the trench and the via hole; And 식각 공정을 실시하여 상기 비아홀 하부와 상기 제2 절연막 상부에 형성된 상기 베리어 메탈막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.And removing the barrier metal layer formed on the lower portion of the via hole and the upper portion of the second insulating layer by performing an etching process. 제15항에 있어서,The method of claim 15, 상기 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링 방법으로 형성하는 반도체 소자의 금속 배선 형성방법.The barrier metal film is a metal wiring formation method of a semiconductor device to form a tantalum (Ta) and tantalum nitride film (TaN) by the sputtering method. 제15항에 있어서,The method of claim 15, 상기 식각 공정시 상기 비아홀과 트렌치 측면에 형성된 상기 베리어 메탈막의 일부가 제거되는 반도체 소자의 금속 배선 형성방법.And forming a portion of the barrier metal layer formed on the sidewalls of the via hole and the trench during the etching process. 제9항에 있어서, The method of claim 9, 상기 도전물질은 전체 구조 상부에 물리기상 증착 방법(Physical Vapor Deposition; PVD) 또는 화학기상 증착 방법(Chemical Vapor Deposition; CVD)으로 구리 시드 층(Cu seed layer)을 먼저 형성한 후 전기 도금(electroplating) 방법을 실시하여 상기 트렌치와 비아홀을 채우는 반도체 소자의 금속 배선 형성방법.The conductive material is formed by first forming a copper seed layer by physical vapor deposition (PVD) or chemical vapor deposition (CVD) on an entire structure, followed by electroplating. A method for forming metal wirings in a semiconductor device by performing a method to fill the trenches and via holes. 반도체 기판 상부에 형성된 절연막을 식각하여 트렌치를 형성하는 단계;Etching the insulating film formed on the semiconductor substrate to form a trench; 상기 트렌치 표면에 발생하는 어택(attack)을 보상하기 위하여 상기 트렌치 표면의 댕글링 본드를 산화물과 결합시키는 제1 열처리 공정을 실시하는 단계;Performing a first heat treatment process of bonding a dangling bond of the trench surface with an oxide to compensate for an attack occurring on the trench surface; 상기 절연막을 치밀화하기 위하여 상기 절연막의 댕글링 본드를 질화물과 결합시키는 제2 열처리 공정을 실시하는 단계; 및Performing a second heat treatment process of bonding a dangling bond of the insulating film to nitride to densify the insulating film; And 상기 트렌치를 도전물질로 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.And forming a metal wiring by filling the trench with a conductive material.
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