KR20100020161A - Method of manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to increase the number of the feet formed on the surface of a copper layer by performing a zinc ion implantation process. CONSTITUTION: An insulating layer(110) is formed on a semiconductor substrate(100) having a predetermined substructure. The wiring formation region is formed by etching the insulating layer. The diffusion barrier is formed on the insulating layer including the wiring formation region. The metal layer burying the wiring formation region is formed on the diffusion barrier. The metal layer and diffusion barrier are removed in order to expose the insulating layer. The metal wiring(120) is formed in the wiring formation region.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 구리막의 힐록(Hillock) 현상을 최소화하여 구리 배선의 안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can secure the stability of the copper wiring by minimizing the hillock phenomenon of the copper film.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되고, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다. In general, a metal element is formed in the semiconductor element to electrically connect the element and the element, or the interconnection and the interconnection, and a contact plug is formed to connect the upper metal interconnection and the lower metal interconnection. On the other hand, according to the trend of high integration of semiconductor devices, design rules are reduced, and the aspect ratio of the contact holes in which the contact plugs are formed is gradually increasing. Therefore, the difficulty and importance of the process of forming the metal wiring and contact plug is increasing.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. Aluminum (Al) and tungsten (W), which have excellent electrical conductivity, have been mainly used as the material for the metallization, and in recent years, the RC signal delay in high-integrated high-speed operation devices has much higher electrical conductivity and lower resistance than the aluminum and tungsten. Research into using copper (Cu) as a next-generation metallization material that can solve the problem is being conducted.

그런데, 상기 구리의 경우 배선 형태로 식각하기가 용이하지 않기 때문에, 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 배선 형성 영역을 형성하고, 상기 배선 형성 영역을 구리막으로 매립하여 금속배선을 형성하는 기술이다. However, since copper is not easily etched in the form of wiring, a new process technology called damascene is used. The damascene metal wiring process is a technique of forming a wiring formation region by etching an interlayer insulating film, and forming the metal wiring by filling the wiring formation region with a copper film.

이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다. Hereinafter, a method of forming metal wirings of a semiconductor device according to the prior art will be briefly described.

반도체 기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 배선 형성 영역을 형성한다. 상기 배선 형성 영역의 표면을 포함하는 절연막 상에 확산방지막을 형성한 다음, 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 구리막을 증착한다. 상기 절연막 상에 형성된 구리막 및 확산방지막 부분을 CMP 공정으로 제거하여 상기 배선 형성 영역에 금속배선을 형성한다. 이어서, 상기 금속배선 및 절연막 상에 캡핑막을 형성한다.After the insulating film is formed on the semiconductor substrate, the insulating film is etched to form a wiring formation region. After forming a diffusion barrier on the insulating film including the surface of the wiring formation region, a copper film is deposited to fill the wiring formation region on the diffusion barrier. The copper film and the diffusion barrier layer formed on the insulating film are removed by a CMP process to form metal wiring in the wiring formation region. Subsequently, a capping film is formed on the metal wiring and the insulating film.

그러나, 전술한 종래기술의 경우에는 상기 캡핑막이 형성되는 동안 구리막 내의 결정립계 사이에서 열적 압축 응력이 발생된다. 이러한 열적 압축 응력은 상기 구리막 내에서 수직 방향으로의 변형을 야기시키며, 이로 인해, 결정립계 상으로 구리막이 팽창되어 힐록 현상이 유발된다.However, in the above-described prior art, thermal compressive stress is generated between grain boundaries in the copper film while the capping film is formed. This thermal compressive stress causes deformation in the vertical direction in the copper film, which causes the copper film to expand on grain boundaries and cause a hillock phenomenon.

상기 구리막의 힐록 현상이 유발되면, 상기 구리막으로 형성된 금속배선의 안정성이 열악해진다. 또한, 전술한 종래 기술의 경우에는 상기 구리막의 힐록 현상으로 인해 반도체 소자에 결함이 발생될 뿐 아니라 이러한 결함을 발견하는 것도 어렵기 때문에, 소자 특성 및 신뢰성이 저하된다.When the hillock phenomenon of the copper film is induced, the stability of the metal wiring formed by the copper film is poor. In addition, in the above-described prior art, not only a defect occurs in the semiconductor device due to the hillock phenomenon of the copper film, but also it is difficult to find such a defect, which results in deterioration of device characteristics and reliability.

본 발명은 구리막의 힐록(Hillock) 현상을 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device capable of minimizing a hilelock phenomenon of a copper film.

또한, 본 발명은 구리 배선의 안정성을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor device that can ensure the stability of the copper wiring.

게다가, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor device capable of improving device characteristics and reliability.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 금속배선을 형성하는 단계, 상기 금속배선의 표면에 다수의 피트를 형성하는 단계 및 상기 표면에 다수의 피트가 형성된 금속배선 상에 캡핑막을 형성하는 단계를 포함한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a metal wiring on a semiconductor substrate, forming a plurality of pits on the surface of the metal wiring and a metal wiring on the surface formed with a plurality of pits Forming a capping film on the substrate.

상기 금속배선을 형성하는 단계는, 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 배선 형성 영역을 형성하는 단계 및 상기 배선 형성 영역을 금속막으로 매립하는 단계를 포함한다.The forming of the metal wiring may include forming an insulating film on a semiconductor substrate, etching the insulating film to form a wiring forming region, and filling the wiring forming region with a metal film.

상기 금속막은 구리막을 포함한다.The metal film includes a copper film.

상기 피트를 형성하는 단계는, 상기 금속배선의 표면을 산성 용액으로 처리하는 방식으로 수행한다.The forming of the pits is performed by treating the surface of the metal wiring with an acidic solution.

상기 산성 용액은 질산 용액을 포함한다.The acidic solution includes a nitric acid solution.

상기 피트를 형성하는 단계 후, 그리고, 상기 캡핑막을 형성하는 단계 전, 상기 표면에 다수의 피트가 형성된 금속배선에 이온주입 공정을 수행하는 단계를 더 포함한다.After the step of forming the pit, and before the step of forming the capping film, the method further comprises the step of performing an ion implantation process on the metal wiring formed with a plurality of pit on the surface.

상기 이온주입 공정은 아연을 사용하여 수행한다.The ion implantation process is performed using zinc.

본 발명은 구리막을 사용하여 금속배선을 형성한 후에, 상기 구리막의 표면을 산성 용액으로 처리하여 다수개의 피트(Pit)를 형성함으로써, 후속 캡핑막의 증착시 구리막 내에서 발생되는 수직 방향으로의 변형으로 인해 유발되는 구리막의 힐록 현상을 최소화할 수 있으며, 이를 통해, 구리 배선의 안정성을 확보할 수 있다.According to the present invention, after forming a metal wiring using a copper film, the surface of the copper film is treated with an acidic solution to form a plurality of pits, thereby deforming in a vertical direction generated in the copper film during deposition of a subsequent capping film. It is possible to minimize the hillock phenomenon of the copper film caused by this, through which, it is possible to ensure the stability of the copper wiring.

또한, 본 발명은 상기 구리막의 표면에 다수개의 피트를 형성한 후에, 아연 이온주입 공정을 수행함으로써, 상기 피트의 개수를 증가시킬 수 있으며, 이에 따라, 구리막의 힐록 현상을 보다 최소화할 수 있다.In addition, according to the present invention, after forming a plurality of pits on the surface of the copper film, the number of the pits may be increased by performing a zinc ion implantation process, thereby minimizing the hillock phenomenon of the copper film.

게다가, 본 발명은 상기 힐록 현상으로 인해 야기되는 반도체 소자의 결함 을 감소시킬 수 있으므로, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention can reduce the defects of the semiconductor device caused by the hillock phenomenon, thereby providing a method for manufacturing a semiconductor device that can improve the semiconductor device characteristics and reliability.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

본 발명은 구리막으로 금속배선을 형성한 후에, 상기 구리막의 표면을 산성 용액으로 처리하여 다수개의 피트를 형성한다. 이때, 상기 피트는 상기 구리막 내의 결정립계 및 전위 부분에 형성된다. 그리고 나서, 상기 피트가 형성된 구리막 및 절연막 상에 캡핑막을 형성한다.In the present invention, after forming the metal wiring with the copper film, the surface of the copper film is treated with an acidic solution to form a plurality of pits. At this time, the pits are formed at grain boundaries and dislocation portions in the copper film. Then, a capping film is formed on the copper film and the insulating film on which the pits are formed.

이렇게 하면, 상기 캡핑막의 형성시 구리막 내의 결정립계 사이에서 발생되는 열적 압축 응력으로 인해 구리막이 팽창되어 수직 방향으로의 변형이 일어나더라도, 상기 다수의 피트 부분으로 구리막으로 채워짐으로써 구리막의 힐록 현상이 최소화될 수 있다. In this case, even if the copper film is expanded and deformed in the vertical direction due to thermal compressive stress generated between grain boundaries in the copper film when the capping film is formed, the heel lock phenomenon of the copper film is filled by filling the copper film with the plurality of pit portions. Can be minimized.

다시 말해, 본 발명은 캡핑막을 형성하기 전에 산성 용액 처리를 통해 다수의 피트를 형성함으로써, 구리막 팽창되는 힐록 현상을 최소화할 수 있는 것이다. 따라서, 본 발명은 구리 배선의 안정성을 확보할 수 있을 뿐 아니라, 반도체 소자의 결함을 감소시켜 소자 특성 및 신뢰성을 향상시킬 수 있다.In other words, the present invention can minimize the hillock phenomenon in which the copper film is expanded by forming a plurality of pits through acidic solution treatment before forming the capping film. Therefore, the present invention can not only ensure the stability of the copper wiring, but also reduce the defects of the semiconductor device to improve device characteristics and reliability.

또한, 본 발명은 상기 다수개의 피트가 형성된 구리막에 대해 아연 이온주입 공정을 수행함으로써, 구리-아연 합금이 형성되어 상기 피트의 개수를 기하급수적으로 증가시킬 수 있으며, 이에 따라, 상기 구리막의 힐록 현상을 보다 최소화할 수 있다. In addition, according to the present invention, by performing a zinc ion implantation process for the copper film having a plurality of pits, a copper-zinc alloy may be formed to increase the number of the pits exponentially, accordingly, the hillock of the copper film The phenomenon can be further minimized.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 절연막(110)을 형성한다. 상기 절연막을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 구조로 형성한다.Referring to FIG. 1A, an insulating layer 110 is formed on a semiconductor substrate 100 on which a predetermined lower structure (not shown) is formed to cover the lower structure. The insulating layer is etched to form a wiring forming region D. The wiring forming region D may be formed in a trench structure according to a single damascene process or a dual damascene process, or a structure including a trench and at least one via hole connected to the trench.

도 1b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(110) 상에 확산방지막(도시안됨)을 형성한 후, 상기 확산방지막 상에 상기 배선 형성 영역(D)을 매립하도록 금속막을 형성한다. 상기 금속막은, 바람직하게, 구리막으로 형성한다. 그런 다음, 상기 절연막(110)이 노출되도록 상기 금속막 및 확산방지막을 제거하여 상기 배선 형성 영역(D) 내에 금속배선(120)을 형성한다. 상기 금속막 및 확산방지막의 제거는 CMP 또는 에치백 등의 공정으로 수행한다.Referring to FIG. 1B, after forming a diffusion barrier film (not shown) on the insulating film 110 including the surface of the wiring formation region D, a metal is formed to fill the wiring formation region D on the diffusion barrier film. To form a film. The metal film is preferably formed of a copper film. Thereafter, the metal layer and the diffusion barrier layer are removed to expose the insulating layer 110 to form the metal line 120 in the wiring forming region D. Removal of the metal film and the diffusion barrier is performed by a process such as CMP or etch back.

도 1c를 참조하면, 상기 금속배선(120)이 형성된 반도체 기판에 대해 산성 용액 처리(T)를 수행하여 상기 금속배선(120)의 표면에 다수의 피트(P)를 형성한다. 상기 산성 용액 처리(T)는, 바람직하게, 질산 용액을 사용하여 수행한다. Referring to FIG. 1C, a plurality of pits P are formed on a surface of the metal line 120 by performing acidic solution treatment T on a semiconductor substrate on which the metal line 120 is formed. The acidic solution treatment (T) is preferably performed using nitric acid solution.

구체적으로, 상기 산성 용액 처리(T)시 산성 용액이 금속배선의 불안정한 부분, 예컨대, 구리 성분의 결정립계(A) 및 전위(B) 부분에 침투되어 결정체에 각면이 발생되며, 이로 인해, 상기 금속배선(120) 표면의 결정립계(A) 및 전위(B) 부분에 다수의 피트(P)가 형성되는 것이다. Specifically, during the acidic solution treatment (T), the acidic solution penetrates into the unstable portion of the metal wiring, for example, the grain boundary (A) and the dislocation (B) portion of the copper component, and thus faces are generated on the crystals. A plurality of pits P are formed in the grain boundary A and the dislocation B portion of the wiring 120 surface.

한편, 도시하지는 않았으나, 상기 산성 용액 처리(T) 대신에 염기성 용액 처리를 수행하는 것도 가능하다.On the other hand, although not shown, it is also possible to perform a basic solution treatment instead of the acidic solution treatment (T).

도 1d를 참조하면, 상기 다수의 피트(P)가 형성된 금속배선(120)의 표면에 이온주입 공정(I)을 수행한다. 상기 이온주입 공정(I)은, 바람직하게, 아연을 사용하여 수행한다. 그 결과, 구리와 아연의 합금이 형성되어 상기 피트(P)의 개수가 기하급수적으로 증가된다. Referring to FIG. 1D, an ion implantation process I is performed on the surface of the metal wiring 120 on which the plurality of pits P are formed. The ion implantation process (I) is preferably performed using zinc. As a result, an alloy of copper and zinc is formed so that the number of the pits P increases exponentially.

자세하게, 상기 다수의 피트(P)가 형성된 금속배선(120)의 표면에 아연을 사용하여 이온주입 공정을 수행하면, 상기 아연의 성분이 금속배선(120)의 표면으로 확산되면서 구리와 아연의 합금이 형성된다. 그 결과, 금속배선(120)의 표면이 좀더 열화되어 불안정해지면서 상기 금속배선(120)의 표면에 틈 및 결함이 발생되는 바, 상기 피트(P)의 개수가 증가되는 것이다.In detail, when an ion implantation process is performed using zinc on the surface of the metal interconnection 120 having the plurality of pits P formed thereon, the zinc component diffuses onto the surface of the metal interconnection 120 and an alloy of copper and zinc. Is formed. As a result, as the surface of the metal wire 120 becomes more deteriorated and unstable, gaps and defects are generated on the surface of the metal wire 120, and the number of the pits P is increased.

도 1e를 참조하면, 상기 피트(P)의 개수가 증가된 금속배선(120) 및 절연막(110)을 덮도록 캡핑막(130)을 형성한다. 여기서, 본 발명은 상기 금속배선(120)의 표면에 다수의 피트(P)가 형성되고, 또한, 아연 이온주입 공정을 통해 상기 피트(P)의 개수가 증가된 상태에서 캡핑막(130)이 형성됨으로써, 상기 캡핑막(130)의 형성시에 유발되는 구리막의 힐록 현상을 최소화할 수 있다.Referring to FIG. 1E, a capping layer 130 is formed to cover the metal wiring 120 and the insulating layer 110, in which the number of the pits P is increased. Here, in the present invention, a plurality of pits P are formed on the surface of the metal wiring 120, and the capping film 130 is formed in a state in which the number of the pits P is increased through a zinc ion implantation process. By being formed, the hillock phenomenon of the copper film caused when the capping film 130 is formed can be minimized.

구체적으로, 본 발명의 실시예에서는 상기 캡핑막(130)이 형성되는 동안 구리막 내의 결정립계 사이에서 열적 압축 응력이 발생되고, 이러한 열적 압축 응력은 상기 구리막 내에서 수직 방향으로의 변형이 야기되어 결정립계 상으로 구리막이 팽창되더라도, 상기 구리막이 다수의 피트(P) 부분을 채우면서 팽창되므로, 구리막의 힐록 현상을 최소화할 수 있는 것이다. Specifically, in the exemplary embodiment of the present invention, thermal compressive stress is generated between grain boundaries in the copper film while the capping film 130 is formed, and such thermal compressive stress causes deformation in the vertical direction in the copper film. Even if the copper film expands on the grain boundary, the copper film expands while filling the plurality of pits, thereby minimizing the hillock phenomenon of the copper film.

특히, 본 발명은 상기 다수의 피트(P)가 구리막의 결정립계(A) 부분 및 전위(B) 영역 부분에 주로 형성됨으로써, 이러한 구리막의 힐록 현상을 더욱 효과적으로 제어할 수 있다.In particular, in the present invention, since the plurality of pits P are mainly formed in the grain boundary A portion and the dislocation B region portion of the copper film, the hillock phenomenon of the copper film can be more effectively controlled.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명의 실시예에서는 구리막의 결정립계 부분 및 전위 영역 부분에 다수의 피트를 형성하고, 구리-아연 합금이 형성하여 상기 피트의 개수를 증가시킨 후에 캡핑막을 형성함으로써 구리막이 팽창되어 발생되는 힐록 현상을 최소화시킬 수 있다.As described above, in the embodiment of the present invention, a plurality of pits are formed in the grain boundary region and the dislocation region portion of the copper film, and the copper film is expanded by forming a capping film after the copper-zinc alloy is formed to increase the number of the pits. It is possible to minimize the generated hillock phenomenon.

따라서, 본 발명은 상기 구리막의 힐록 현상이 효과적으로 제어하여 금속배선의 안정성을 확보할 수 있다. 또한, 본 발명은 상기 구리막의 힐록 현상으로 인해 유발되는 반도체 소자에 결함을 방지할 수 있으므로, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention can effectively control the hillock phenomenon of the copper film to ensure the stability of the metal wiring. In addition, the present invention can prevent defects in the semiconductor device caused by the hillock phenomenon of the copper film, it is possible to improve the semiconductor device characteristics and reliability.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 절연막100 semiconductor substrate 110 insulating film

D : 배선 형성 영역 120 : 금속배선D: wiring formation area 120: metal wiring

A : 결정립계 B : 전위A: grain boundary B: dislocation

T : 산성 용액 처리 P : 피트T: acidic solution treatment P: feet

I : 이온주입 공정 130 : 캡핑막I: ion implantation process 130: capping film

Claims (7)

반도체 기판 상에 금속배선을 형성하는 단계;Forming a metal wiring on the semiconductor substrate; 상기 금속배선의 표면에 다수의 피트를 형성하는 단계; 및 Forming a plurality of pits on a surface of the metallization; And 상기 표면에 다수의 피트가 형성된 금속배선 상에 캡핑막을 형성하는 단계;Forming a capping film on the metal wire having a plurality of pits formed on the surface thereof; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속배선을 형성하는 단계는,Forming the metal wires, 반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 상기 절연막을 식각하여 배선 형성 영역을 형성하는 단계; 및 Etching the insulating film to form a wiring formation region; And 상기 배선 형성 영역을 금속막으로 매립하는 단계;Filling the wiring forming region with a metal film; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a manufacturing method of a semiconductor device, characterized in that the copper film. 제 1 항에 있어서, The method of claim 1, 상기 피트를 형성하는 단계는, 상기 금속배선의 표면을 산성 용액으로 처리 하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the pits may be performed by treating the surface of the metal wire with an acidic solution. 제 4 항에 있어서,The method of claim 4, wherein 상기 산성 용액은 질산 용액을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The acid solution is a method of manufacturing a semiconductor device characterized in that it comprises a nitric acid solution. 제 1 항에 있어서,The method of claim 1, 상기 피트를 형성하는 단계 후, 그리고, 상기 캡핑막을 형성하는 단계 전,After the forming of the pit, and before the forming of the capping layer, 상기 표면에 다수의 피트가 형성된 금속배선에 이온주입 공정을 수행하는 단계;Performing an ion implantation process on the metal wiring having a plurality of pits formed on the surface thereof; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 6 항에 있어서,The method of claim 6, 상기 이온주입 공정은 아연을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The ion implantation process is a semiconductor device manufacturing method characterized in that performed using zinc.
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