KR100538634B1 - Method of forming metal wiring in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 트렌치나 비아홀이 형성될 영역의 금속 시드층을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하고 전기 도금법으로 개구부 내부에 비아 플러그나 금속 배선을 형성한 후, 포토레지스트 패턴을 제거하고 전체 구조 상에 절연막을 형성함으로써, 트렌치 식각 공정을 생략하여 폴리머 잔류물(Polymer residue)이 발생되는 것을 방지하여 비아 플러그와 하부 금속 배선간의 접촉 특성을 향상시키고, 화학적 기계적 연마 공정도 생략할 수 있어 공정 단계를 감소시키고 공정의 재현성을 확보할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming metal wirings in a semiconductor device. The method includes forming a photoresist pattern having an opening exposing a metal seed layer in a region in which a trench or via hole is to be formed, and forming a via plug or metal wiring inside the opening by electroplating. After that, by removing the photoresist pattern and forming an insulating film on the entire structure, the trench etching process is omitted to prevent the occurrence of polymer residue, thereby improving the contact characteristics between the via plug and the lower metal wiring, The chemical mechanical polishing process can also be omitted, reducing process steps and ensuring reproducibility of the process.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다마신 공정과 전기 도금법을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices using a damascene process and an electroplating method.
저항값을 낮추기 위하여 구리와 같은 금속 물질로 금속 배선을 형성하는 경우, 구리는 건식 식각 공정으로 배선을 형성하기가 어렵기 때문에 층간 절연막에 듀얼 다마신 패턴을 형성하고 전기 도금법으로 듀얼 다마신 패턴 내부를 구리로 매립하는 방식을 적용하고 있다. In the case of forming the metal wiring with a metal material such as copper to lower the resistance value, since the copper is difficult to form the wiring by the dry etching process, a dual damascene pattern is formed on the interlayer insulating film and the inside of the dual damascene pattern by the electroplating method. The method of embedding copper with copper is applied.
듀얼 다마신 패턴은 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이나, 트렌치를 먼저 형성한 후 비아홀을 형성하는 방법으로 형성된다. 비아홀이나 트렌치는 포토레지스트를 도포하고 노광 및 현상 공정으로 비아홀이나 트렌치가 형성될 영역을 정의한 후, 식각 공정으로 절연막을 식각하여 비아홀이나 트렌치를 형성하고 포토레지스트 패턴을 제거하는 방식으로 형성된다. The dual damascene pattern is formed by forming a via hole first and then forming a trench, or by forming a trench first and then forming a via hole. The via holes or trenches are formed by applying a photoresist, defining a region in which the via holes or trenches are to be formed by an exposure and development process, and then etching the insulating layer through an etching process to form via holes or trenches and removing the photoresist pattern.
한편, 트렌치를 형성하기 위한 식각 공정을 실시한 후에는 폴리머 잔류물(Polymer residue)을 제거하기 위하여 세정 공정을 실시한다. 이때, 세정 공정이 지연되거나 세정 공정이 정상적으로 이루어지지 않은 경우에는 비아홀의 하부에서 비아 플러그와 하부 금속 배선 사이에 접촉 불량이 발생된다. 이러한 현상은 비아홀을 먼저 형성한 후 트렌치를 형성하는 방식의 듀얼 다마신 공정에서 더 쉽게 발생된다. On the other hand, after performing an etching process for forming a trench, a cleaning process is performed to remove polymer residues. In this case, when the cleaning process is delayed or the cleaning process is not normally performed, contact failure occurs between the via plug and the lower metal wiring at the lower portion of the via hole. This phenomenon occurs more easily in a dual damascene process in which via holes are first formed and then trenches are formed.
도 1은 비아홀의 하부에서 비아 플러그와 하부 금속 배선 사이에 발생된 접촉 불량을 보여주는 단면 셈 사진이다. FIG. 1 is a cross sectional photograph showing a contact failure occurring between a via plug and a lower metal wiring at a bottom of a via hole. FIG.
도 1을 참조하면, 비아홀의 하부에서 비아 플러그(102)와 하부 금속 배선(101) 사이에 접촉 불량(104)이 발생된 것을 볼 수 있다. 미설명된 도면부호 103은 상부 금속 배선이다. Referring to FIG. 1, it can be seen that a poor contact 104 is generated between the via plug 102 and the lower metal wiring 101 at the bottom of the via hole. Unexplained reference numeral 103 is an upper metal wiring.
뿐만 아니라, 비아홀을 형성하는 과정에서 정렬 오차가 발생되면, 비아 플러그(102)와 하부 금속 배선(101)의 접촉 면적이 감소하여 저항이 증가하는 문제점이 발생된다. In addition, if an alignment error occurs in the process of forming the via hole, the contact area between the via plug 102 and the lower metal wiring 101 is reduced, resulting in an increase in resistance.
이에 대하여, 본 발명이 제시하는 반도체 소자의 금속 배선 형성 방법은 트렌치나 비아홀이 형성될 영역의 금속 시드층을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하고 전기 도금법으로 개구부 내부에 비아 플러그나 금속 배선을 형성한 후, 포토레지스트 패턴을 제거하고 전체 구조 상에 절연막을 형성함으로써, 트렌치 식각 공정을 생략하여 폴리머 잔류물(Polymer residue)이 발생되는 것을 방지하여 비아 플러그와 하부 금속 배선간의 접촉 특성을 향상시키고, 화학적 기계적 연마 공정도 생략할 수 있어 공정 단계를 감소시키고 공정의 재현성을 확보할 수 있다. In contrast, the method for forming a metal wiring of a semiconductor device according to the present invention forms a photoresist pattern having an opening that exposes a metal seed layer in a region where a trench or via hole is to be formed, and a via plug or a metal wiring inside the opening by an electroplating method. After forming the photoresist pattern, the photoresist pattern is removed and an insulating film is formed on the entire structure, thereby eliminating the trench etching process to prevent the occurrence of polymer residue, thereby improving the contact characteristics between the via plug and the lower metal wiring. In addition, the chemical mechanical polishing process can be omitted, thereby reducing process steps and ensuring reproducibility of the process.
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막이 형성된 반도체 기판 상에 장벽 금속층 및 금속 시드층을 순차적으로 형성하는 단계와, 금속 시드층 상에 금속 배선이나 플러그가 형성될 영역의 금속 시드층을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계와, 전기 도금법으로 개구부 내부에 전기 도금층을 형성하여 전기 도금층으로 이루어진 금속 배선이나 플러그를 형성하는 단계와, 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 영역의 금속 시드층 및 장벽 금속층을 순차적으로 식각하는 단계, 및 금속 배선이나 플러그를 포함한 전체 구조 상에 캡핑층을 형성한 후, 금속 배선이나 플러그 사이의 공간을 절연물질로 매립하는 단계를 포함한다.According to an embodiment of the present invention, a method of forming a metal wiring of a semiconductor device may include sequentially forming a barrier metal layer and a metal seed layer on a semiconductor substrate on which an interlayer insulating film is formed, and a region where a metal wiring or a plug is to be formed on the metal seed layer. Forming a photoresist pattern having an opening exposing the metal seed layer of the metal layer; forming an electroplating layer inside the opening by electroplating to form a metal wire or a plug formed of the electroplating layer; and removing the photoresist pattern. Sequentially etching the metal seed layer and the barrier metal layer in the region where the photoresist pattern has been removed, and forming a capping layer on the entire structure including the metal wiring or plug, and then insulating the space between the metal wiring or the plug. Landfilling.
본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 비아홀이 형성된 반도체 기판 상에 장벽 금속층 및 금속 시드층을 순차적으로 형성하는 단계와, 금속 시드층 상에 금속 배선이 형성될 영역의 금속 시드층을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계와, 전기 도금법으로 비아홀과 개구부 내부에 전기 도금층을 형성하여 전기 도금층으로 이루어진 금속 배선과 비아 플러그를 동시에 형성하는 단계와, 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 영역의 금속 시드층 및 장벽 금속층을 순차적으로 식각하는 단계, 및 금속 배선이나 플러그를 포함한 전체 구조 상에 캡핑층을 형성한 후, 금속 배선이나 플러그 사이의 공간을 절연물질로 매립하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of forming metal wirings of a semiconductor device, the method comprising sequentially forming a barrier metal layer and a metal seed layer on a semiconductor substrate having via holes formed in an interlayer insulating film, and forming metal wirings on the metal seed layer. Forming a photoresist pattern having an opening exposing the metal seed layer in the region, forming an electroplating layer in the via hole and the opening by electroplating to simultaneously form a metal wiring and a via plug made of the electroplating layer, and Removing the resist pattern, sequentially etching the metal seed layer and the barrier metal layer in the region where the photoresist pattern has been removed, and forming a capping layer on the entire structure including the metal wiring or plug, and then between the metal wiring or plug Filling the space with an insulating material.
상기에서, 장벽 금속층이 Ta, TaN, WN, W, Ti, TiN막이나 이들 중 적어도 두 개 이상이 적층된 구조로 형성된다. In the above, the barrier metal layer is formed of a Ta, TaN, WN, W, Ti, TiN film or a structure in which at least two or more of them are stacked.
금속 시드층 또는 전기 도금층은 구리로 형성되는 것이 바람직하다. The metal seed layer or the electroplating layer is preferably formed of copper.
포토레지스트 패턴은 습식 식각 공정으로 제거하는 것이 바람직하며, 습식 식각 공정 시 이소프로필 알콜이 사용될 수 있다. The photoresist pattern is preferably removed by a wet etching process, and isopropyl alcohol may be used in the wet etching process.
금속 시드층은 과산화황산 암모늄 용액이나, 과산화황산 암모늄과 HCl의 혼합 용액이나, HNO3/H2O 용액이나 HCOOH/H2O2/H2O 용액을 사용하는 습식 식각 공정으로 제거할 수 있다.The metal seed layer may be removed by a wet etching process using an ammonium persulfate solution, a mixed solution of ammonium persulfate and HCl, or a HNO 3 / H 2 O solution or a HCOOH / H 2 O 2 / H 2 O solution. .
장벽 금속층은 HF/HNO3/DI워터의 혼합액이나 HNO3/HF/H2O의 혼합액을 사용하는 습식 식각 공정으로 제거할 수 있다.The barrier metal layer can be removed by a wet etching process using a mixture of HF / HNO 3 / DI water or a mixture of HNO 3 / HF / H 2 O.
캡핑층은 SiN, SiC, SiCN, 또는 SiCO으로 형성할 수 있다. The capping layer may be formed of SiN, SiC, SiCN, or SiCO.
절연 물질로 FSG 또는 OSG가 사용되는 것이 바람직하다. Preferably, FSG or OSG is used as the insulating material.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.2A through 2E are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(201)이 제공된다. 예를 들면, 반도체 기판(201)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(201) 상에 제1 절연막(202)을 형성한 후, 그 상부에 다시 장벽 금속층(203)과 금속 시드층(204)을 순차적으로 형성한다. 계속해서, 금속 시드층(204) 상부에는 트렌치나 비아홀이 형성될 영역의 금속 시드층을 노출시키는 개구부(205a)를 갖는 포토레지스트 패턴(205)을 형성한다. Referring to FIG. 2A, a semiconductor substrate 201 is provided in which various elements (not shown) are formed for forming a semiconductor device. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 201. Subsequently, after the first insulating film 202 is formed on the semiconductor substrate 201, the barrier metal layer 203 and the metal seed layer 204 are sequentially formed thereon. Subsequently, a photoresist pattern 205 is formed on the metal seed layer 204 with an opening 205a exposing the metal seed layer in the region where the trench or via hole is to be formed.
장벽 금속층(203)은 Ta, TaN, WN, W, Ti, TiN막이나 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 그리고, 금속 시드층(203)은 구리로 형성하는 것이 바람직하다. The barrier metal layer 203 may be formed of a Ta, TaN, WN, W, Ti, TiN film or a structure in which at least two or more of them are stacked. The metal seed layer 203 is preferably formed of copper.
도 2b를 참조하면, 전기 도금 공정으로 개구부(도 2a의 205a) 내부에 전기 도금층(206)을 형성한다. 금속 시드층(203)을 구리로 형성하는 경우, 전기 도금층(206)도 구리로 형성된다. 이때, 전기 도금층(206)이 포토레지스트 패턴(205)의 높이만큼 형성되도록 전기 도금 공정의 공정 조건을 조절하는 것이 바람직하다. Referring to FIG. 2B, an electroplating layer 206 is formed in the opening 205a of FIG. 2A by an electroplating process. When the metal seed layer 203 is formed of copper, the electroplating layer 206 is also formed of copper. At this time, it is preferable to adjust the process conditions of the electroplating process so that the electroplating layer 206 is formed by the height of the photoresist pattern 205.
도 2c를 참조하면, 포토레지스트 패턴(도 2b의 205)을 제거하고, 포토레지스트 패턴(도 2b의 205)이 제거된 영역의 금속 시드층(204) 및 장벽 금속층(203)을 순차적으로 제거한다. Referring to FIG. 2C, the photoresist pattern 205 of FIG. 2B is removed, and the metal seed layer 204 and the barrier metal layer 203 of the region where the photoresist pattern (205 of FIG. 2B) is removed are sequentially removed. .
상기에서, 일반적으로 포토레지스트 패턴은 산소 플라즈마를 사용한 건식 식각 공정으로 제거되지만 전기 도금층(206)의 표면이 산화될 수 있으므로, 습식 식각으로 포토레지스트 패턴(도 2b의 205)을 제거하는 것이 바람직하며, 습식 식각 시 이소프로필 알콜(Isopropyl alcohol; IPA)이 사용될 수 있다. In the above, the photoresist pattern is generally removed by a dry etching process using an oxygen plasma, but since the surface of the electroplating layer 206 may be oxidized, it is preferable to remove the photoresist pattern (205 of FIG. 2B) by wet etching. In wet etching, isopropyl alcohol (IPA) may be used.
한편, 금속 시드층(204)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 과산화황산 암모늄(Ammonium persulfate; (NH4)2S2O8)) 용액이나, 과산화황산 암모늄과 HCl의 혼합 용액이나, HNO3/H2O 용액이나 HCOOH/H2O2 /H2O 용액을 사용할 수 있다. 한편, 장벽 금속층(203)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 HF/HNO3/DI워터의 혼합액이나 HNO3/HF/H2O의 혼합액을 사용할 수 있다.Meanwhile, the metal seed layer 204 may be removed by a wet etching process, and an ammonium persulfate (NH 4 ) 2 S 2 O 8 ) solution or a mixture of ammonium persulfate and HCl may be removed during the wet etching process. Solution, HNO 3 / H 2 O solution or HCOOH / H 2 O 2 / H 2 O solution can be used. Meanwhile, the barrier metal layer 203 may be removed by a wet etching process, and a mixed solution of HF / HNO 3 / DI water or a mixed solution of HNO 3 / HF / H 2 O may be used during the wet etching process.
이후, 전기 도금층(206)을 포함한 전체 구조 상에 캡핑층(207)을 형성한다. 캡핑층(207)은 후속 공정에서 형성될 절연막으로 전기 도금층(206)의 금속 성분이 확산되는 것을 방지하기 위하여 형성한다. 이러한 캡핑층(207)은 SiN, SiC, SiCN 또는 SiCO로 형성하는 것이 바람직하다. Thereafter, the capping layer 207 is formed on the entire structure including the electroplating layer 206. The capping layer 207 is formed to prevent the metal component of the electroplating layer 206 from diffusing into the insulating film to be formed in a subsequent process. The capping layer 207 is preferably formed of SiN, SiC, SiCN or SiCO.
도 2d를 참조하면, 전체 구조 상에 상기 전기 도금층(206)보다 두껍게 제2 절연막(208)을 형성한다. 이때, 제2 절연막(208)은 FSG나 OSG로 형성하는 것이 바람직하다. Referring to FIG. 2D, the second insulating layer 208 is formed on the overall structure thicker than the electroplating layer 206. At this time, the second insulating film 208 is preferably formed of FSG or OSG.
이어서, 화학적 기계적 공정을 실시하여 제2 절연막(208)의 상부를 평탄화한다. 이때, 도면에서와 같이 화학적 기계적 공정 시 연마 중지 시점을 캡핑층(207)이 노출되는 시점으로 할 수 있다. Subsequently, a chemical mechanical process is performed to planarize the upper portion of the second insulating film 208. In this case, as shown in the drawing, the stop point of polishing during the chemical mechanical process may be a time point at which the capping layer 207 is exposed.
상기의 공정을 통해, 트렌치를 형성하기 위한 식각 공정을 생략하면서 단 한번의 화학적 기계적 연마 공정만으로 전기 도금층(206)으로 이루어진 비아 플러그나 금속 배선이 형성된다. Through the above process, a via plug or a metal wiring including the electroplating layer 206 is formed by only one chemical mechanical polishing process while omitting an etching process for forming a trench.
한편, 상기의 방법을 듀얼 다마신 공정에 적용하여 트렌치 식각 공정 없이 비아 플러그와 금속 배선을 동시에 형성할 수도 있다. Meanwhile, the method may be applied to the dual damascene process to simultaneously form the via plug and the metal wiring without the trench etching process.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.3A to 3D are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to another embodiment of the present invention.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(301)이 제공된다. 예를 들면, 반도체 기판(301)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(301) 상에 하부 층간 절연막(302)을 형성한 후, 듀얼 다마신 공정으로 제1 절연막(302)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(303)을 형성한다. 이때, 하부 금속 배선(303)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(303)의 금속 성분이 하부 제1 절연막(302)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(303)과 하부 제1 절연막(302)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. Referring to FIG. 3A, a semiconductor substrate 301 is provided in which various elements for forming a semiconductor device are formed. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 301. Subsequently, after forming the lower interlayer insulating film 302 on the semiconductor substrate 301, a dual damascene pattern (not shown) including a contact hole and a trench is formed in the first insulating film 302 by a dual damascene process. The lower metal wiring 303 is formed by filling the dual damascene pattern with a conductive material. In this case, the lower metal wire 303 may be formed of copper. On the other hand, a barrier metal layer (not shown) is formed on the lower metal wiring 303 and the lower first insulating film 302 to prevent the metal component of the lower metal wiring 303 from being diffused into the lower first insulating film 302. You may.
이어서, 하부 금속 배선(303)을 포함한 전체 구조 상에 캡핑층(304), 제1 절연막(302) 및 제2 절연막(305)을 순차적으로 형성하고, 다마신 공정으로 제2 절연막(305)에 비아홀(305a)을 형성한다. 이후, 장벽 금속층(306)과 금속 시드층(307)을 순차적으로 형성한다. 계속해서, 비아홀(305a)을 포함한 전체 구조 상에 트렌치가 형성될 영역의 금속 시드층(307)을 노출시키는 개구부(308a)를 갖는 포토레지스트 패턴(308)을 형성한다. Subsequently, the capping layer 304, the first insulating film 302, and the second insulating film 305 are sequentially formed on the entire structure including the lower metal wiring 303, and then formed on the second insulating film 305 by a damascene process. A via hole 305a is formed. Thereafter, the barrier metal layer 306 and the metal seed layer 307 are sequentially formed. Subsequently, a photoresist pattern 308 having an opening 308a exposing the metal seed layer 307 in the region where the trench is to be formed is formed on the entire structure including the via hole 305a.
장벽 금속층(306)은 Ta, TaN, WN, W, Ti, TiN막이나 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 그리고, 금속 시드층(307)은 구리로 형성하는 것이 바람직하다. The barrier metal layer 306 may be formed of a Ta, TaN, WN, W, Ti, TiN film or a structure in which at least two or more of them are stacked. The metal seed layer 307 is preferably formed of copper.
도 3b를 참조하면, 전기 도금 공정을 실시하여 비아홀(305a) 내부에는 비아 플러그(309a)를 형성하고 개구부(도 3a의 308a) 내부에는 상부 금속 배선(309b)을 형성한다. 도 3a에서 금속 시드층(307)을 구리로 형성하는 경우, 비아 플러그(309a)와 상부 금속 배선(309b)도 구리로 형성된다. 이때, 상부 금속 배선(309b)이 포토레지스트 패턴(308)의 높이만큼 형성되도록 전기 도금 공정의 공정 조건을 조절하는 것이 바람직하다. Referring to FIG. 3B, a via plug 309a is formed in the via hole 305a and an upper metal wiring 309b is formed in the opening 308a of FIG. 3A. When the metal seed layer 307 is formed of copper in FIG. 3A, the via plug 309a and the upper metal wiring 309b are also formed of copper. At this time, it is preferable to adjust the process conditions of the electroplating process so that the upper metal wiring 309b is formed by the height of the photoresist pattern 308.
도 3c를 참조하면, 포토레지스트 패턴(도 3b의 308)을 제거하고, 포토레지스트 패턴(도 3b의 308)이 제거된 영역의 금속 시드층(307) 및 장벽 금속층(306)을 순차적으로 제거한다. Referring to FIG. 3C, the photoresist pattern 308 of FIG. 3B is removed, and the metal seed layer 307 and the barrier metal layer 306 in the region where the photoresist pattern 308 of FIG. 3B is removed are sequentially removed. .
상기에서, 일반적으로 포토레지스트 패턴은 산소 플라즈마를 사용한 건식 식각 공정으로 제거되지만 상부 금속 배선(309b)의 표면이 산화될 수 있으므로, 습식 식각으로 포토레지스트 패턴(도 3b의 308)을 제거하는 것이 바람직하며, 습식 식각 시 이소프로필 알콜(Isopropyl alcohol; IPA)이 사용될 수 있다. In the above, the photoresist pattern is generally removed by a dry etching process using an oxygen plasma, but since the surface of the upper metal wiring 309b may be oxidized, it is preferable to remove the photoresist pattern (308 of FIG. 3B) by wet etching. In wet etching, isopropyl alcohol (IPA) may be used.
한편, 금속 시드층(307)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 과산화황산 암모늄(Ammonium persulfate; (NH4)2S2O8)) 용액이나, 과산화황산 암모늄과 HCl의 혼합 용액이나, HNO3/H2O 용액이나 HCOOH/H2O2 /H2O 용액을 사용할 수 있다. 한편, 장벽 금속층(306)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 HF/HNO3/DI워터의 혼합액이나 HNO3/HF/H2O의 혼합액을 사용할 수 있다.Meanwhile, the metal seed layer 307 may be removed by a wet etching process, and an ammonium persulfate (NH 4 ) 2 S 2 O 8 ) solution or a mixture of ammonium persulfate and HCl may be removed during the wet etching process. Solution, HNO 3 / H 2 O solution or HCOOH / H 2 O 2 / H 2 O solution can be used. Meanwhile, the barrier metal layer 306 may be removed by a wet etching process, and a mixed solution of HF / HNO 3 / DI water or a mixed solution of HNO 3 / HF / H 2 O may be used during the wet etching process.
도 3d를 참조하면, 상부 금속 배선(309b)을 포함한 전체 구조 상에 캡핑층(310)을 형성한다. 캡핑층(310)은 후속 공정에서 형성될 절연막으로 상부 금속 배선(309b)의 금속 성분이 확산되는 것을 방지하기 위하여 형성한다. 이러한 캡핑층(310)은 SiN, SiC, SiCN 또는 SiCO로 형성하는 것이 바람직하다. Referring to FIG. 3D, a capping layer 310 is formed on the entire structure including the upper metal wiring 309b. The capping layer 310 is formed to prevent the metal component of the upper metal wiring 309b from diffusing into the insulating film to be formed in a subsequent process. The capping layer 310 is preferably formed of SiN, SiC, SiCN or SiCO.
이후, 전체 구조상에 상기 상부 금속 배선(309b)보다 두껍게 제3 절연막(311)을 형성한다. 이때, 제3 절연막(311)은 FSG나 OSG로 형성하는 것이 바람직하다. Thereafter, the third insulating layer 311 is formed on the entire structure to be thicker than the upper metal wiring 309b. At this time, the third insulating film 311 is preferably formed of FSG or OSG.
이어서, 화학적 기계적 공정을 실시하여 제3 절연막(311)의 상부를 평탄화한다. 이때, 도면에서와 같이 화학적 기계적 공정 시 연마 중지 시점을 캡핑층(310)이 노출되는 시점으로 할 수 있다. Subsequently, a chemical mechanical process is performed to planarize the upper portion of the third insulating film 311. In this case, as shown in the drawing, the stop point of polishing during the chemical mechanical process may be a time point at which the capping layer 310 is exposed.
상기의 공정을 통해, 트렌치를 형성하기 위한 식각 공정을 생략하면서 단 한번의 화학적 기계적 연마 공정만으로 비아 플러그와 금속 배선이 동시에 형성된다. Through the above process, the via plug and the metal wiring are simultaneously formed by only one chemical mechanical polishing process while omitting the etching process for forming the trench.
상술한 바와 같이, 본 발명은 트렌치나 비아홀이 형성될 영역의 금속 시드층을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하고 전기 도금법으로 개구부 내부에 비아 플러그나 금속 배선을 형성한 후, 포토레지스트 패턴을 제거하고 전체 구조 상에 절연막을 형성함으로써, 트렌치 식각 공정을 생략하여 폴리머 잔류물(Polymer residue)이 발생되는 것을 방지하여 비아 플러그와 하부 금속 배선간의 접촉 특성을 향상시키고, 화학적 기계적 연마 공정도 생략할 수 있어 공정 단계를 감소시키고 공정의 재현성을 확보할 수 있다. As described above, the present invention forms a photoresist pattern having an opening that exposes the metal seed layer in the region where the trench or via hole is to be formed, and then forms a via plug or metal wiring inside the opening by electroplating, and then the photoresist pattern. By removing the trench and forming an insulating film on the entire structure, the trench etching process is skipped to prevent the occurrence of polymer residue, thereby improving the contact characteristics between the via plug and the lower metal wiring, and also eliminating the chemical mechanical polishing process. This can reduce process steps and ensure process reproducibility.
도 1은 비아홀의 하부에서 비아 플러그와 하부 금속 배선 사이에 발생된 접촉 불량을 보여주는 단면 셈 사진이다. FIG. 1 is a cross sectional photograph showing a contact failure occurring between a via plug and a lower metal wiring at a bottom of a via hole. FIG.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.2A through 2D are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.3A to 3D are cross-sectional views of devices for describing a method for forming metal wires in a semiconductor device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 303 : 하부 금속 배선 102, 309a : 비아 플러그101, 303: lower metal wiring 102, 309a: via plug
103, 309b : 상부 금속 배선 104 ; 비아홀 하부의 접촉 불량103, 309b: upper metal wiring 104; Poor contact at bottom of via hole
201, 301 : 반도체 기판 202, 302 : 제1 절연막201 and 301: semiconductor substrate 202 and 302 first insulating film
203, 306 : 장벽 금속층 204, 307 : 금속 시드층203, 306: barrier metal layer 204, 307: metal seed layer
205, 308 : 포토레지스트 패턴 205a, 308a : 개구부205 and 308 photoresist patterns 205a and 308a openings
206 : 전기 도금층 207, 304, 310 : 캡핑층206: electroplating layer 207, 304, 310: capping layer
208, 305 : 제2 절연막 305a : 비아홀208 and 305 Second insulating film 305a Via hole
311 : 절연막311: insulating film
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