KR100613356B1 - Semiconductor device having copper wiring layer and fabrication method thereof - Google Patents

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Abstract

구리 배선층을 갖는 반도체 소자를 제공한다. 본 발명은 실리콘 기판 상의 제1 층간 절연막 내에 형성된 하부 구리층과, 상기 하부 구리층 상에 형성된 제1 배리어 금속막 패턴과, 상기 제1 배리어 금속막 패턴 및 하부 구리층 상에 형성되고, 내부에 제1 배리어 금속막 패턴을 노출하는 직경이 작은 비아홀 및 직경이 큰 트랜치가 형성된 제2 층간 절연막과, 상기 비아홀 및 트랜치의 내벽에 형성된 제2 배리어 금속막과, 상기 제2 배리어 금속막 상에 상기 비아홀 및 트랜치를 매립하도록 형성된 상부 구리층을 포함하여 이루어진다. 상기 제1 배리어 금속막 패턴은 티타늄 질화막(TiN)막으로 구성한다. 이에 따라, 본 발명은 하부 구리층 상에 질화막을 형성하지 않아 구리 보이드 형성 문제를 해결할 수 있고, 하부 구리층 상에 제1 배리어 금속막 패턴을 형성함으로써 하부 구리층의 표면 산화를 방지할 수 있다.A semiconductor device having a copper wiring layer is provided. The present invention is formed on a lower copper layer formed in a first interlayer insulating film on a silicon substrate, a first barrier metal film pattern formed on the lower copper layer, and formed on the first barrier metal film pattern and the lower copper layer. A second interlayer insulating film having a small diameter via hole exposing a first barrier metal film pattern and a large diameter trench; a second barrier metal film formed on an inner wall of the via hole and the trench; and on the second barrier metal film. And an upper copper layer formed to bury the via holes and trenches. The first barrier metal film pattern includes a titanium nitride film (TiN) film. Accordingly, the present invention can solve the copper void formation problem by not forming a nitride film on the lower copper layer, and can prevent surface oxidation of the lower copper layer by forming a first barrier metal film pattern on the lower copper layer. .

다마신 공정, 티타늄 질화막Damascene process, titanium nitride film

Description

구리 배선층을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having copper wiring layer and fabrication method thereof}Semiconductor device having copper wiring layer and method for manufacturing same {Semiconductor device having copper wiring layer and fabrication method

도 1 및 도 2는 종래 기술에 따라 다마슨 공정을 이용하여 구리 배선층을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a copper wiring layer by using a damascene process according to the prior art.

도 3 내지 도 6은 본 발명에 따라 다마신 공정을 이용하여 구리 배선층을 갖는 반도체 소자 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a semiconductor device having a copper wiring layer and a method of manufacturing the same using a damascene process according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다마신 공정을 이용한 반도체 소자의 구리 배선 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a copper wiring of a semiconductor device using a damascene process.

일반적으로, 로직 소자에 있어서는 RC 지연(delay) 등의 문제로 인하여 알루미늄 배선 대신 구리(Cu) 배선을 이용한다. 알루미늄 배선과 달리 구리 배선은 다마신(damascene) 공정을 이용하여 층간 절연막 패턴을 형성하고, 전기도금(ECP) 등의 공정을 거쳐 형성한다. 이러한 일련의 과정에서 가장 크게 제조 수율(yield)을 저하시키는 것은 구리층 표면에서 나타나는 구리 산화나 보이드(void) 등의 결함으로 인한 것이다. In general, in the logic device, copper (Cu) wiring is used instead of aluminum wiring due to problems such as RC delay. Unlike aluminum wirings, copper wirings are formed through a process such as electroplating (ECP) by forming an interlayer insulating film pattern using a damascene process. In this series of processes, the biggest reduction in manufacturing yield is due to defects such as copper oxidation or voids that appear on the surface of the copper layer.

도 1 및 도 2는 종래 기술에 따라 다마슨 공정을 이용하여 구리 배선층을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a copper wiring layer by using a damascene process according to the prior art.

도 1을 참조하면, 실리콘 기판(미도시) 상에 형성된 제1 층간 절연막(10) 내에 하부 구리층(11)을 형성한다. 이어서, 상기 하부 구리층(11) 및 제1 층간 절연막(10) 상에 질화막(12)을 형성한다. 상기 질화막(12) 상에 제2 층간 절연막(14)을 형성한다. Referring to FIG. 1, a lower copper layer 11 is formed in a first interlayer insulating layer 10 formed on a silicon substrate (not shown). Subsequently, a nitride film 12 is formed on the lower copper layer 11 and the first interlayer insulating film 10. A second interlayer insulating film 14 is formed on the nitride film 12.

도 2를 참조하면, 상기 제2 층간 절연막(14)을 패터닝하여 직경이 작은 비아홀(16)과, 상기 비아홀과 오버랩하여 직경이 큰 트랜치(18)를 갖는 제2 층간 절연막 패턴(14a)을 형성한다. 이어서, 상기 비아홀에 의하여 노출된 질화막(12)을 플라즈마 식각하여 하부 구리층(11)을 노출시키는 질화막 패턴(12a)을 형성한다. 상기 질화막(12) 식각은 CF4 가스와 같은 식각 가스를 이용한 플라즈마 식각 공정을 이용하여 수행한다. Referring to FIG. 2, the second interlayer insulating layer 14 is patterned to form a second interlayer insulating layer pattern 14a having a small diameter via hole 16 and a trench 18 having a large diameter overlapping with the via hole. do. Subsequently, the nitride film 12 exposed by the via hole is plasma-etched to form the nitride film pattern 12a exposing the lower copper layer 11. The nitride film 12 is etched using a plasma etching process using an etching gas such as CF4 gas.

다음에, 상기 제2 층간 절연막 패턴(14a) 내의 비아홀(16) 및 트랜치(18)의 내벽에 배리어 금속막(미도시)을 형성한 후, 상기 배리어 금속막 상에서 상기 층간 절연막 패턴(14a) 내의 비아홀(16) 및 트랜치(18)를 매립하도록 상부 구리층(20)을 형성하고, 화학기계적 연마로 평탄화하여 구리 배선층을 완성한다.Next, a barrier metal film (not shown) is formed in the inner walls of the via hole 16 and the trench 18 in the second interlayer insulating film pattern 14a, and then in the interlayer insulating film pattern 14a on the barrier metal film. The upper copper layer 20 is formed to fill the via hole 16 and the trench 18 and planarized by chemical mechanical polishing to complete the copper wiring layer.

그런데, 상기 종래 기술에 의한 반도체 소자의 구리 배선 형성 방법은 질화막의 식각 공정에서 발생되는 폴리머나 식각 가스로부터 나오는 F(불소) 계열의 잔류가스로 인해 후속의 상부 구리층 형성시 구리 보이드를 형성하는 문제점이 있다. However, the copper wiring forming method of the semiconductor device according to the prior art is to form a copper void during the subsequent upper copper layer formation due to the F (fluorine) -based residual gas from the polymer or etching gas generated in the etching process of the nitride film There is a problem.

또한, 상기 종래 기술에 의한 반도체 소자의 구리 배선 형성 방법은 질화막 이 식각된 후 하부 구리층이 대기에 노출되어 하부 구리층의 표면이 산화되기 때문에 배리어 금속막을 일정 시간 내에 진행해야 하는 단점이 있다. In addition, the copper wiring forming method of the semiconductor device according to the prior art has a disadvantage that the barrier metal film must be advanced within a predetermined time since the lower copper layer is exposed to the atmosphere and the surface of the lower copper layer is oxidized after the nitride film is etched.

따라서, 본 발명이 이루고자 하는 기술적 과제는 질화막을 식각한 후 하부 구리층의 산화를 방지하고, 질화막을 식각할 때 발생하는 폴리머나 잔류 식각 가스로 인한 구리 보이드가 발생하지 않는 구리 배선층을 갖는 반도체 소자를 제공하는 데 있다.Accordingly, a technical object of the present invention is to prevent the oxidation of the lower copper layer after etching the nitride film, and a semiconductor device having a copper wiring layer which does not generate copper voids due to a polymer or residual etching gas generated when etching the nitride film. To provide.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 구리층의 산화나 질화막을 식각할 때 발생하는 폴리머나 잔류 식각 가스로 인한 구리 보이드의 발생을 방지할 수 있는 구리 배선층을 갖는 반도체 소자의 제조 방법을 제공하는 데 있다. In addition, another technical problem to be achieved by the present invention is a method of manufacturing a semiconductor device having a copper wiring layer which can prevent the generation of copper voids due to the polymer or residual etching gas generated when the oxidation of the copper layer or the nitride film is etched. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 실리콘 기판 상의 제1 층간 절연막 내에 형성된 하부 구리층과, 상기 하부 구리층 상에 형성된 제1 배리어 금속막 패턴과, 상기 제1 배리어 금속막 패턴 및 하부 구리층 상에 형성되고, 내부에 제1 배리어 금속막 패턴을 노출하는 직경이 작은 비아홀 및 직경이 큰 트랜치가 형성된 제2 층간 절연막과, 상기 비아홀 및 트랜치의 내벽에 형성된 제2 배리어 금속막과, 상기 제2 배리어 금속막 상에 상기 비아홀 및 트랜치를 매립하도록 형성된 상부 구리층을 포함하여 이루어진다. 상기 제1 배리어 금속막 패턴은 티타늄 질화막(TiN)막으로 구성하는 것이 바람직하다.In order to achieve the above technical problem, the semiconductor device of the present invention includes a lower copper layer formed in a first interlayer insulating film on a silicon substrate, a first barrier metal film pattern formed on the lower copper layer, and the first barrier metal film pattern. And a second interlayer insulating layer formed on the lower copper layer and having a small diameter via hole exposing a first barrier metal film pattern therein and a large trench formed therein, and a second barrier metal film formed on an inner wall of the via hole and the trench. And an upper copper layer formed to fill the via hole and the trench on the second barrier metal film. The first barrier metal film pattern may be a titanium nitride film (TiN) film.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조 방법은 실리콘 기판 상의 제1 층간 절연막 내에 하부 구리층을 형성한 후, 상기 하부 구리층 상에 제1 배리어 금속막 패턴을 형성한다.In order to achieve the above technical problem, in the method of manufacturing a semiconductor device of the present invention, after forming a lower copper layer in a first interlayer insulating film on a silicon substrate, a first barrier metal film pattern is formed on the lower copper layer.

이어서, 상기 제1 배리어 금속막 패턴 및 하부 구리층 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막 내에 상기 제1 배리어 금속막 패턴을 노출하는 직경이 작은 비아홀 및 직경이 큰 트랜치를 형성한다. 상기 비아홀 및 트랜치의 내벽에 제2 배리어 금속막을 형성한 후, 상기 제2 배리어 금속막 상에 상기 비아홀 및 트랜치를 매립하는 상부 구리층을 형성한다.Subsequently, after forming a second interlayer insulating film on the first barrier metal film pattern and the lower copper layer, a small via hole and a large diameter trench exposing the first barrier metal film pattern in the second interlayer insulating film are formed. Form. After forming a second barrier metal film on the inner wall of the via hole and the trench, an upper copper layer filling the via hole and the trench is formed on the second barrier metal film.

본 발명은 하부 구리층 상에 질화막을 형성하지 않아 구리 보이드 형성 문제를 해결할 수 있고, 하부 구리층 상에 제1 배리어 금속막 패턴을 형성함으로써 하부 구리층의 표면 산화를 방지할 수 있다. The present invention can solve the copper void formation problem by not forming a nitride film on the lower copper layer, and can prevent surface oxidation of the lower copper layer by forming the first barrier metal film pattern on the lower copper layer.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 6을 참조하여, 본 발명에 의한 구리 배선층을 갖는 반도체 소자를 설명한다.First, with reference to FIG. 6, the semiconductor element which has the copper wiring layer by this invention is demonstrated.

구체적으로, 실리콘 기판(미도시) 상의 제1 층간 절연막(100) 내에 하부 구리층(102)이 형성되어 있다. 상기 하부 구리층(102) 상에 구리 확산 방지 및 식각 저지용으로 제1 배리어 금속막 패턴(104a)이 형성되어 있다. 상기 제1 배리어 금속막 패턴(104a)은 티타늄 질화막(TiN)으로 구성한다. Specifically, the lower copper layer 102 is formed in the first interlayer insulating film 100 on the silicon substrate (not shown). A first barrier metal film pattern 104a is formed on the lower copper layer 102 to prevent copper diffusion and etch stop. The first barrier metal film pattern 104a is formed of a titanium nitride film TiN.

이렇게 상기 하부 구리층(102) 상에 구리 확산 방지 및 식각 저지용으로 제1 배리어 금속막 패턴(104a)을 형성하면, 종래와 같이 질화막을 식각하지 않아도 되 기 때문에 질화막의 식각시 발생되는 폴리머나 식각 가스로부터 나오는 F(불소)계열의 잔류가스로 인한 구리 보이드가 형성되지 않는다. When the first barrier metal film pattern 104a is formed on the lower copper layer 102 to prevent copper diffusion and etch stop, since the nitride film does not need to be etched as in the prior art, Copper voids are not formed due to the residual gas of the F (fluorine) series from the etching gas.

그리고, 본 발명은 하부 구리층(1102) 상에 제1 배리어 금속막 패턴(104a)을 형성함으로써 하부 구리층(102)이 대기에 노출되어 하부 구리층(102)의 표면이 산화되는 것을 막을 수 있다. In addition, the present invention may prevent the lower copper layer 102 from being exposed to the atmosphere and oxidizing the surface of the lower copper layer 102 by forming the first barrier metal film pattern 104a on the lower copper layer 1102. have.

상기 제1 배리어 금속막 패턴(104a) 및 하부 구리층(102) 상에 제2 층간 절연막(106)이 형성되어 있다. 상기 제2 층간 절연막(106) 내에 상기 제1 배리어 금속막 패턴(104a)을 노출하는 직경이 작은 비아홀(108) 및 직경이 큰 트랜치(110)가 형성되어 있다. A second interlayer insulating layer 106 is formed on the first barrier metal layer pattern 104a and the lower copper layer 102. A small diameter via hole 108 and a large diameter trench 110 exposing the first barrier metal film pattern 104a are formed in the second interlayer insulating film 106.

상기 비아홀(108) 및 트랜치(110)의 내벽에 제2 배리어 금속막(미도시)이 형성되어 있다. 상기 제2 배리어 금속막 상에 상기 비아홀(108) 및 트랜치(110)를 매립하는 상부 구리층(112)이 형성되어 구리 배선층이 완성된다.A second barrier metal film (not shown) is formed on inner walls of the via hole 108 and the trench 110. An upper copper layer 112 filling the via hole 108 and the trench 110 is formed on the second barrier metal layer, thereby completing a copper wiring layer.

다음에, 도 3 내지 도 6을 참조하여 구리 배선층을 갖는 반도체 소자의 제조 방법을 설명한다.Next, the manufacturing method of the semiconductor element which has a copper wiring layer is demonstrated with reference to FIGS.

도 3 내지 도 6은 본 발명에 따라 다마신 공정을 이용하여 구리 배선층을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a copper wiring layer using a damascene process according to the present invention.

도 3을 참조하면, 실리콘 기판(미도시) 상에 형성된 제1 층간 절연막(100) 내에 하부 구리층(102)을 형성한다. 이어서, 상기 하부 구리층(102) 및 제1 층간 절연막(100) 상에 구리 확산 방지 및 식각 저지용 제1 배리어 금속막(104)을 형성한다. 상기 제1 배리어 금속막(104)은 100 내지 700Å의 두께로 형성한다. 상기 구 리 확산 방지 및 식각 저지용 제1 배리어 금속막(104)은 티타늄 질화막(TiN)으로 형성한다. Referring to FIG. 3, a lower copper layer 102 is formed in a first interlayer insulating layer 100 formed on a silicon substrate (not shown). Subsequently, a first barrier metal layer 104 for preventing copper diffusion and preventing etching may be formed on the lower copper layer 102 and the first interlayer insulating layer 100. The first barrier metal film 104 is formed to a thickness of 100 to 700 kPa. The copper diffusion preventing and etching preventing first barrier metal layer 104 is formed of a titanium nitride layer (TiN).

이와 관련하여, 본 발명은 종래와 같이 하부 구리층(102) 및 제1 층간 절연막(100) 상에 질화막 대신 티타늄 질화막을 형성한다. 이에 따라, 후속공정에서 티타늄 질화막을 식각하지 않아도 되기 때문에 식각시 발생하는 폴리머나 식각 가스로부터 나오는 F(불소) 계열의 잔류가스로 인한 구리 보이드가 형성되지 않는다. In this regard, the present invention forms a titanium nitride film instead of the nitride film on the lower copper layer 102 and the first interlayer insulating film 100 as in the prior art. Accordingly, since the titanium nitride film does not need to be etched in a subsequent process, copper voids are not formed due to the residual gas of F (fluorine) series from the polymer or etching gas generated during the etching.

도 4 및 도 5를 참조하면, 상기 제1 배리어 금속막(104)을 패터닝하여 상기 하부 구리층(100) 상에 제1 배리어 금속막 패턴(104a)을 형성한다. 이와 관련하여, 본 발명은 하부 구리층 상에 제1 배리어 금속막 패턴(104a)이 형성되어 하부 구리층(100)이 대기에 노출되지 않기 때문에 하부 구리층(100)의 표면이 산화되지 않는다. 상기 제1 배리어 금속막 패턴(104a) 및 제1 층간 절연막(100) 상에 제2 층간 절연막(106)을 형성한다. 4 and 5, the first barrier metal layer 104 is patterned to form a first barrier metal layer pattern 104a on the lower copper layer 100. In this regard, the present invention does not oxidize the surface of the lower copper layer 100 because the first barrier metal film pattern 104a is formed on the lower copper layer so that the lower copper layer 100 is not exposed to the atmosphere. A second interlayer insulating layer 106 is formed on the first barrier metal layer pattern 104a and the first interlayer insulating layer 100.

도 6을 참조하면, 상기 제2 층간 절연막(106)을 패터닝하여 직경이 작은 비아홀(108)과, 상기 비아홀(108)에 오버랩하여 직경이 큰 트랜치(110)를 갖는 제2 층간 절연막 패턴(106a)을 형성한다. Referring to FIG. 6, the second interlayer insulating layer 106 may be patterned to have a via hole 108 having a small diameter, and a second interlayer insulating layer pattern 106a having a trench 110 having a large diameter overlapping the via hole 108. ).

이어서, 상기 제2 층간 절연막 패턴(106a) 내의 비아홀(108) 및 트랜치(110)의 내벽에 제2 배리어 금속막(미도시)을 형성한 후, 상기 제2 배리어 금속막 상에서 상기 층간 절연막 패턴(106a) 내의 비아홀(108) 및 트랜치(110)를 매립하도록 상부 구리층(112)을 형성하고 화학기계적 연마로 평탄화하여 구리 배선층을 완성한다. Subsequently, a second barrier metal film (not shown) is formed on the inner walls of the via hole 108 and the trench 110 in the second interlayer insulating film pattern 106a, and then the interlayer insulating film pattern ( An upper copper layer 112 is formed to fill the via hole 108 and the trench 110 in 106a) and planarized by chemical mechanical polishing to complete the copper interconnect layer.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다. On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

상술한 바와 같이 본 발명은 제거할 필요가 없는 제1 배리어 금속막 패턴을 하부 구리층 상에 형성하므로, 식각시 발생되는 폴리머나 식각 가스로부터 나오는 F(불소)계열의 잔류가스로 인한 구리 보이드 형성문제를 해결할 수 있다. As described above, the present invention forms a first barrier metal film pattern on the lower copper layer, which does not need to be removed, thereby forming copper voids due to the residual gas of F (fluorine) series from the polymer or etching gas generated during etching. You can solve the problem.

또한, 본 발명은 하부 구리층 상에 제1 배리어 금속막 패턴을 형성함으로써 질화막이 식각된 후 하부 구리층이 대기에 노출되어 하부 구리층의 표면이 산화되는 문제점을 해결할 수 있다. In addition, the present invention may solve the problem that the surface of the lower copper layer is oxidized by forming the first barrier metal layer pattern on the lower copper layer and then exposing the lower copper layer to the atmosphere after the nitride film is etched.

Claims (5)

실리콘 기판 상의 제1 층간 절연막 내에 형성된 하부 구리층;A lower copper layer formed in the first interlayer insulating film on the silicon substrate; 상기 하부 구리층 상에 형성되어 있으며, 100Å 내지 700Å의 두께를 가지며 티타늄 질화막(TiN)으로 이루어진 제1 배리어 금속막 패턴;A first barrier metal film pattern formed on the lower copper layer and having a thickness of about 100 k? To about 700 k? And a titanium nitride film (TiN); 상기 제1 배리어 금속막 패턴 및 하부 구리층 상에 형성되고, 내부에 제1 배리어 금속막 패턴을 노출하는 비아홀 및 상기 비아홀보다 폭이 큰 트랜치가 형성된 제2 층간 절연막; 및 A second interlayer insulating layer formed on the first barrier metal layer pattern and the lower copper layer and having a via hole exposing the first barrier metal layer pattern therein and a trench wider than the via hole; And 상기 비아홀 및 트랜치를 매립하도록 형성된 상부 구리층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자. And an upper copper layer formed to fill the via hole and the trench. 삭제delete 실리콘 기판 상의 제1 층간 절연막 내에 하부 구리층을 형성하는 단계;Forming a lower copper layer in a first interlayer insulating film on the silicon substrate; 상기 하부 구리층 상에 100Å 내지 700Å의 두께를 가지며 티타늄 질화막(TiN)으로 이루어진 제1 배리어 금속막 패턴을 형성하는 단계;Forming a first barrier metal film pattern on the lower copper layer, the first barrier metal film pattern having a thickness of 100 Å to 700 Å and made of titanium nitride (TiN); 상기 제1 배리어 금속막 패턴 및 하부 구리층 상에 제2 층간 절연막을 형성하는 단계;Forming a second insulating interlayer on the first barrier metal layer pattern and the lower copper layer; 상기 제2 층간 절연막 내에 상기 제1 배리어 금속막 패턴을 노출하는 비아홀 및 상기 비아홀 보다 폭이 큰 트랜치를 형성하는 단계; 및 Forming a via hole exposing the first barrier metal film pattern and a trench wider than the via hole in the second interlayer insulating film; And 상기 비아홀 및 트랜치를 매립하는 상부 구리층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming an upper copper layer filling the via hole and the trench. 삭제delete 삭제delete
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