KR20070055910A - Method of forming a via contact structure using a dual damascene technique - Google Patents

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Abstract

이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 기판 상에 하부배선을 형성하고, 상기 하부배선을 갖는 상기 기판 상에 비아 식각저지막을 형성하는 것을 구비한다. 상기 비아 식각저지막 상에 층간절연막을 형성하되, 상기 층간절연막은 상기 비아 식각저지막의 소정영역을 노출시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 트렌치 영역을 갖도록 형성된다. 상기 노출된 비아 식각저지막을 제거하여 상기 하부배선을 노출시키는 비아 식각저지 패턴을 형성한다. 이와 동시에 상기 층간절연막 하부에 언더컷이 형성된다. 상기 언더컷을 채우고, 상기 비아홀의 내벽 및 상기 트렌치 영역의 내벽을 콘포말하게 덮는 배리어막을 형성한다. 상기 배리어막 상에 상기 비아홀 및 상기 트렌치 영역을 채우는 상부배선을 형성한다.Provided is a method of forming a via contact structure using a dual damascene technique. The method includes forming a lower interconnection on a substrate and forming a via etch stop layer on the substrate having the lower interconnection. An interlayer insulating layer is formed on the via etch stop layer, wherein the interlayer insulating layer is formed to have a via hole exposing a predetermined region of the via etch stop layer and a trench region crossing the upper portion of the via hole. The exposed via etch stop layer is removed to form a via etch stop pattern exposing the lower interconnection. At the same time, an undercut is formed under the interlayer insulating film. A barrier layer is formed to fill the undercut and conformally cover the inner wall of the via hole and the inner wall of the trench region. An upper wiring may be formed on the barrier layer to fill the via hole and the trench region.

Description

이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는 방법{Method of forming a via contact structure using a dual damascene technique}Method of forming a via contact structure using a dual damascene technique}

도 1 내지 도 5는 본 발명의 실시예에 따른 비아콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a via contact structure according to an exemplary embodiment of the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a via contact structure using a dual damascene technique.

반도체소자의 집적도가 증가함에 따라, 다층의 금속배선들(multi-layered metal interconnection lines)을 채택하는 기술이 널리 사용되고 있다. 특히, 상기 다층의 금속배선들은 상기 반도체소자의 성능을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 금속막으로 형성되어야 한다. 이러한 금속막으로 구리막이 널리 사용되고 있다. 그러나, 상기 구리막을 통상의 사진/식각 공정을 사용하여 패터닝하는 것이 어렵다. 이에 따라, 최근에 상기 구리막과 같은 금속막을 패터닝하기 위한 기술로서 다마신 공정(damascene process)이 제안된 바 있다. As the degree of integration of semiconductor devices increases, techniques for adopting multi-layered metal interconnection lines have been widely used. In particular, the multilayer metal wires should be formed of a metal film having low resistivity and high reliability in order to improve the performance of the semiconductor device. Copper films are widely used as such metal films. However, it is difficult to pattern the copper film using conventional photo / etch processes. Accordingly, a damascene process has recently been proposed as a technique for patterning a metal film such as the copper film.

상기 다마신 공정은 하부 금속배선과 전기적으로 접속되는 상부 금속배선을 형성하는 데 널리 사용된다. 이 경우에, 상기 상부 금속배선은 금속 층간절연막 내에 형성되는 비아홀 및 트렌치 영역을 채운다. 상기 비아홀은 상기 하부 금속배선의 소정영역을 노출시키도록 형성되고, 상기 트렌치는 상기 비아홀의 상부를 가로지르는 라인 형태의 그루브를 갖도록 형성된다. 따라서, 상기 비아홀 및 상기 트렌치는 서로 분리된 2회의 식각 공정들을 사용하여 형성된다. 이러한 다마신 공정은 이중 다마신 공정(dual damascene process)이라 불리운다.The damascene process is widely used to form upper metal interconnects electrically connected to the lower metal interconnects. In this case, the upper metal wiring fills the via hole and the trench region formed in the metal interlayer insulating film. The via hole is formed to expose a predetermined region of the lower metal wiring, and the trench is formed to have a groove having a line shape crossing the upper portion of the via hole. Thus, the via hole and the trench are formed using two etching processes separated from each other. This damascene process is called a dual damascene process.

상기 이중 다마신 공정에 의하여 형성된 상기 하부 금속배선 및 상기 상부 금속배선은 그들의 콘택 영역에 있어서, 후속의 열처리 공정 등에 의하여 발생되는 스트레스에 의하여 상기 상부 금속배선이 들뜨는 현상이 발생할 수 있다. 이는 결과적으로 상기 하부 금속배선 및 상기 상부 금속배선 사이의 콘택이 제대로 이루어지지 않게 할 수 있다. The lower metal interconnection and the upper metal interconnection formed by the dual damascene process may cause the upper metal interconnection to be lifted by the stress generated by a subsequent heat treatment process or the like in their contact regions. This may result in a poor contact between the lower metal wiring and the upper metal wiring.

본 발명이 이루고자 하는 기술적 과제는 하부배선 및 상부배선 사이의 콘택 영역에 있어서, 상기 상부배선이 들뜨는 현상을 방지하여 콘택 불량을 방지할 수 있는 비아콘택 구조체를 형성하는 방법을 제공함에 있다.An object of the present invention is to provide a method of forming a via contact structure in a contact region between a lower wiring and an upper wiring, which prevents the upper wiring from being lifted and prevents contact failure.

상기 기술적 과제를 이루기 위한 본 발명에 따르면, 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는 방법이 제공된다. 이 방법은 기판 상에 하부배선을 형성하고, 상기 하부배선을 갖는 상기 기판 상에 비아 식각저지막을 형성하는 것을 포함한다. 상기 비아 식각저지막 상에 층간절연막을 형성한다. 상기 층간절연막은 상기 비아 식각저지막의 소정영역을 노출시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 트렌치 영역을 갖도록 형성된다. 상기 노출된 비아 식각저지막을 제거하여 상기 하부배선을 노출시키는 비아 식각저지 패턴을 형성한다. 이와 동시에 상기 층간절연막 하부에 언더컷이 형성된다. 상기 언더컷을 채우고, 상기 비아홀의 내벽 및 상기 트렌치 영역의 내벽을 콘포말하게 덮는 배리어막을 형성한다. 상기 배리어막 상에 상기 비아홀 및 상기 트렌치 영역을 채우는 상부배선을 형성한다.According to the present invention for achieving the above technical problem, there is provided a method for forming a via contact structure using a dual damascene technique. The method includes forming a lower interconnection on a substrate and forming a via etch stop layer on the substrate having the lower interconnection. An interlayer insulating layer is formed on the via etch stop layer. The interlayer insulating layer is formed to have a via hole exposing a predetermined region of the via etch stop layer and a trench region crossing the upper portion of the via hole. The exposed via etch stop layer is removed to form a via etch stop pattern exposing the lower interconnection. At the same time, an undercut is formed under the interlayer insulating film. A barrier layer is formed to fill the undercut and conformally cover the inner wall of the via hole and the inner wall of the trench region. An upper wiring may be formed on the barrier layer to fill the via hole and the trench region.

상기 비아 식각저지막은 실리콘 질화막으로 형성할 수 있다.The via etch stop layer may be formed of a silicon nitride layer.

상기 비아 식각저지 패턴은 상기 노출된 비아 식각저지막을 에치 백하여 형성할 수 있다.The via etch stop pattern may be formed by etching back the exposed via etch stop layer.

상기 노출된 비아 식각저지막을 에치 백한 후, 세정 공정을 수행할 수 있다.After etching the exposed via etch stop layer, a cleaning process may be performed.

상기 배리어막은 RF 스퍼터링 기술로 형성될 수 있다.The barrier layer may be formed by RF sputtering technology.

상기 배리어막은 TiN, Ti, WN, Ta, TaN 중 적어도 하나를 포함하도록 형성될 수 있다.The barrier layer may be formed to include at least one of TiN, Ti, WN, Ta, and TaN.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 1을 참조하면, 반도체기판(100) 상에 하부절연막(103)을 형성한다. 상기 하부절연막(103) 내에 통상의 다마신 기술을 사용하여 하부배선(105)을 형성한다. 상기 하부배선(105)은 구리막 또는 텅스텐막과 같은 금속막으로 형성될 수 있다. 상기 하부배선(105)을 갖는 반도체기판(100) 상에 비아 식각저지막(110)을 형성한다. 상기 비아 식각저지막(110)은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 실리콘 탄화막(SiC)으로 형성될 수 있다. 상기 비아 식각저지막(110)은 상대적으로 식각비가 큰 물질로 형성될 수 있다. 예컨대, 상기 비아 식각저지막(110)을 실리콘 질화막으로 형성하는 경우, 상기 실리콘 질화막은 CVD 기술을 사용하여 형성될 수 있으며, 이때, 수소가 많이 공급되는 환경에서 상기 실리콘 질화막이 형성될 수 있다. 수소가 많이 공급되는 환경에서 형성된 상기 실리콘 질화막은 수소가 상대적으로 적게 공급되는 환경에서 형성되는 실리콘 질화막에 대하여 식각비가 더 큰 성질을 갖는다.Referring to FIG. 1, a lower insulating layer 103 is formed on a semiconductor substrate 100. The lower wiring 105 is formed in the lower insulating film 103 by using a conventional damascene technique. The lower wiring 105 may be formed of a metal film such as a copper film or a tungsten film. The via etch stop layer 110 is formed on the semiconductor substrate 100 having the lower interconnection 105. The via etch stop layer 110 may be formed of a silicon nitride layer (SiN), a silicon carbonitride layer (SiCN), or a silicon carbide layer (SiC). The via etch stop layer 110 may be formed of a material having a relatively high etching ratio. For example, when the via etch stop layer 110 is formed of a silicon nitride layer, the silicon nitride layer may be formed using a CVD technique. In this case, the silicon nitride layer may be formed in an environment in which a lot of hydrogen is supplied. The silicon nitride film formed in an environment in which hydrogen is supplied in a large amount has an etch ratio greater than that of the silicon nitride film formed in an environment in which hydrogen is supplied in a relatively small amount.

도 2를 참조하면, 상기 비아 식각저지막(110) 상에 층간절연막(135)을 형성한다. 상기 층간절연막(135)은 하부 층간절연막(115), 트렌치 식각저지막(120) 및 상부 층간절연막(125)을 차례로 적층시키어 형성할 수 있다. 이때, 상기 하부 및 상부 층간절연막들(115, 125)은 반도체소자의 동작속도를 향상시키기 위하여 저유전체막(low-k dielectric layer)으로 형성될 수 있다. 예컨대, 상기 저유전체막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성될 수 있다. 상기 트렌치 식각저지막(120)은 상기 하부 및 상부 층간절연막들(115, 125)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 트렌치 식각저지막(120)은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 실리콘 탄화막(SiC)으로 형성될 수 있다. 상기 층간절연막(135) 상에 하드마스크막(137)을 형성한다. 상기 하드마스크막(137)은 상기 상부 층간절연막(125)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예컨대, 상기 하드마스크막(137)은 실리콘 질화막(SiN), 실리콘 탄질화막(SiCN) 또는 실리콘 탄화막(SiC)으로 형성될 수 있다. Referring to FIG. 2, an interlayer insulating layer 135 is formed on the via etch stop layer 110. The interlayer insulating layer 135 may be formed by sequentially stacking a lower interlayer insulating layer 115, a trench etch stop layer 120, and an upper interlayer insulating layer 125. In this case, the lower and upper interlayer insulating layers 115 and 125 may be formed of a low-k dielectric layer to improve the operation speed of the semiconductor device. For example, the low dielectric film may be formed of a silicon oxide film containing carbon, fluorine, or hydrogen, such as a SiOC film, a SiOCH film, or a SiOF film. The trench etch stop layer 120 may be formed of an insulating layer having an etch selectivity with respect to the lower and upper interlayer insulating layers 115 and 125. For example, the trench etch stop layer 120 may be formed of silicon nitride (SiN), silicon carbonitride (SiCN), or silicon carbide (SiC). A hard mask layer 137 is formed on the interlayer insulating layer 135. The hard mask layer 137 may be formed of a material layer having an etch selectivity with respect to the upper interlayer insulating layer 125. For example, the hard mask layer 137 may be formed of a silicon nitride layer (SiN), a silicon carbonitride layer (SiCN), or a silicon carbide layer (SiC).

도 3을 참조하면, 상기 하드마스크막(137) 및 상기 층간절연막(135)을 패터닝하여 상기 비아 식각저지막(110)의 소정영역을 노출시키는 비아홀(140)을 형성한다. 이후, 상기 비아홀(140)의 상부를 가로지르는 트렌치 영역(145)을 형성한다. 결과적으로, 상기 층간절연막(135)은 그 내부에 상기 비아홀(140) 및 상기 트렌치 영역(145)을 갖도록 형성된다.Referring to FIG. 3, the hard mask layer 137 and the interlayer insulating layer 135 are patterned to form a via hole 140 exposing a predetermined region of the via etch stop layer 110. Thereafter, a trench region 145 is formed to cross the upper portion of the via hole 140. As a result, the interlayer insulating layer 135 is formed to have the via hole 140 and the trench region 145 therein.

상기 비아홀(140) 및 상기 트렌치 영역(145)을 형성하는 것은, 상기 하드마스크막(137) 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막(137) 및 상기 층간절연막(135)을 식각하여 상기 하부배선(105) 상의 상기 비아 식각저지막(110)을 노출시킨다. 상기 제1 포토레지스트 패턴을 제거한다. 상기 제1 포토레지스트 패턴이 제거된 반도체기판의 전면 상에 희생막을 형성한다. 상기 희생막 상에 상기 비아홀(140)의 상부를 가로지르는 라인 형태의 트렌치 개구부를 갖는 제2 포토레지스트 패턴을 형성한 다. 상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 희생막, 상기 하드마스크막(137) 및 상기 상부 층간절연막(125)을 식각하여 상기 트렌치 영역(145)을 형성한다. 상기 제2 포토레지스트 패턴 및 상기 희생막을 차례로 제거한다. 상기 비아홀(140) 및 상기 트렌치 영역(145)을 형성하는 방법은 상술한 바와 같은 방법에 한정되지는 않는다.Forming the via hole 140 and the trench region 145 may include forming a first photoresist pattern on the hard mask layer 137 and using the first photoresist pattern as an etching mask. The via etch stop layer 110 on the lower interconnection 105 is exposed by etching the layer 137 and the interlayer insulating layer 135. The first photoresist pattern is removed. A sacrificial layer is formed on the entire surface of the semiconductor substrate from which the first photoresist pattern is removed. A second photoresist pattern may be formed on the sacrificial layer, the second photoresist pattern having a trench opening in a line shape crossing the upper portion of the via hole 140. The trench region 145 is formed by etching the sacrificial layer, the hard mask layer 137, and the upper interlayer insulating layer 125 using the second photoresist pattern as an etching mask. The second photoresist pattern and the sacrificial layer are sequentially removed. The method of forming the via hole 140 and the trench region 145 is not limited to the method described above.

도 4를 참조하면, 상기 비아홀(140)에 의하여 노출된 상기 비아 식각저지막(110)을 제거하여 상기 하부배선(105)을 노출시키는 비아 식각저지 패턴(110a)을 형성한다. 상기 비아 식각저지 패턴(110a)을 형성하는 것은 상기 노출된 비아 식각저지막(110)을 에치 백하여 형성할 수 있다. 이때, 상기 하드마스크막(137)이 제거될 수 있으며, 상기 트렌치 식각저지막(120) 또한 일부 제거될 수 있다.Referring to FIG. 4, the via etch stop layer 110 exposed by the via hole 140 is removed to form a via etch stop pattern 110a exposing the lower interconnection 105. The via etch stop pattern 110a may be formed by etching back the exposed via etch stop layer 110. In this case, the hard mask layer 137 may be removed, and the trench etch stop layer 120 may also be partially removed.

상기 비아 식각저지막(110)이 수소가 많이 공급되는 환경에서 형성된 실리콘 질화막인 경우, 상대적으로 식각비가 높으므로 상기 에치백 공정 시에 상기 층간절연막(135) 하부에 언더컷(150)이 형성될 수 있다. 상기 비아 식각저지막(110)이 상술한 바와 같은 상대적으로 식각비가 높은 물질로 형성되지 않는 경우에는, 상기 에치백 공정 후 세정 공정을 더 수행하여 상기 언더컷(150)이 형성되도록 할 수 있다. 이와는 달리, 상기 노출된 비아 식각저지막(110)은 등방성 식각공정을 사용하여 제거될 수도 있다. 이 경우에도, 상기 층간절연막(135) 하부에 상기 언더컷(150)이 생기도록 할 수 있다.When the via etch stop layer 110 is a silicon nitride film formed in an environment where hydrogen is supplied in a large amount, an undercut 150 may be formed under the interlayer insulating layer 135 during the etch back process because the etching ratio is high. have. When the via etch stop layer 110 is not formed of a material having a relatively high etching ratio as described above, the undercut 150 may be formed by further performing a cleaning process after the etch back process. Alternatively, the exposed via etch stop layer 110 may be removed using an isotropic etching process. In this case, the undercut 150 may be formed below the interlayer insulating layer 135.

도 5를 참조하면, 상기 언더컷(150)이 형성된 반도체기판의 전면 상에 배리어막(153)을 형성한다. 상기 배리어막(153)은 상기 언더컷(150)을 채우고, 상기 비 아홀(140)의 내벽 및 상기 트렌치 영역(145)의 내벽을 콘포말하게 덮도록 형성될 수 있다. 이때, 상기 배리어막(153)은 RF 스퍼터링 기술을 사용하여 형성될 수 있다. 상기 RF 스퍼터링 기술은 일반 스퍼터링 기술에 비하여 스텝 커버리지 특성이 개선되고, 막질이 보다 균일하게 증착되도록 할 수 있다. 따라서, 상기 비아홀(145)의 내벽 상에 상기 배리어막(153)이 불연속되는 부분 없이 증착되도록 할 수 있으며, 상기 언더컷(150) 내부를 채우도록 증착되도록 할 수 있다. 상기 배리어막(153)은 확산방지막의 역할을 하는 것으로, TiN, Ti, WN, Ta, TaN 중 적어도 하나를 포함하도록 형성될 수 있다.Referring to FIG. 5, the barrier layer 153 is formed on the entire surface of the semiconductor substrate on which the undercut 150 is formed. The barrier layer 153 may be formed to fill the undercut 150 and conformally cover an inner wall of the via hole 140 and an inner wall of the trench region 145. In this case, the barrier layer 153 may be formed using an RF sputtering technique. The RF sputtering technique can improve the step coverage characteristics and make the film quality more uniformly than the general sputtering technique. Accordingly, the barrier layer 153 may be deposited on the inner wall of the via hole 145 without discontinuous portions, and may be deposited to fill the undercut 150. The barrier layer 153 serves as a diffusion barrier, and may be formed to include at least one of TiN, Ti, WN, Ta, and TaN.

상기 배리어막(153) 상에 상기 비아홀(140) 및 상기 트렌치 영역(145)을 채우는 상부배선(155)을 형성한다. 상기 상부배선(155)은 구리막 또는 텅스텐막으로 형성할 수 있다. 상기 상부배선(155)이 구리막으로 형성되는 경우, 상기 구리막은 상기 배리어막(153) 상에 구리씨드막(Cu seed layer)을 형성한 후, CVD법 또는 플레이팅(plaiting)법으로 형성할 수 있다. 이후, 상기 상부배선(155) 및 상기 배리어막(153)을 평탄화시킬 수 있다.An upper wiring 155 is formed on the barrier layer 153 to fill the via hole 140 and the trench region 145. The upper wiring 155 may be formed of a copper film or a tungsten film. When the upper wiring 155 is formed of a copper film, the copper film may be formed by forming a copper seed layer on the barrier film 153 and then CVD or plating. Can be. Thereafter, the upper wiring 155 and the barrier layer 153 may be planarized.

본 발명에 의하면 상기 배리어막(153)이 상기 언더컷(150)을 채우도록 형성되고, 상기 배리어막(153) 상에 상기 상부배선(155)이 형성된다. 따라서, 후속 열처리 공정에 의하여 상기 상부배선(155)이 스트레스를 받아 상기 배리어막(150) 하부의 상기 하부배선(105)과 떨어지게 되는 불량을 방지할 수 있게 된다. 이는 상기 배리어막(153)이 상기 언더컷(150)을 채우도록 형성되어 결과적으로 닻(anchor) 형태를 갖도록 형성되는 것에 기인한다. According to the present invention, the barrier layer 153 is formed to fill the undercut 150, and the upper wiring 155 is formed on the barrier layer 153. Accordingly, a defect in which the upper wiring 155 is stressed and falls from the lower wiring 105 under the barrier layer 150 may be prevented by a subsequent heat treatment process. This is because the barrier layer 153 is formed to fill the undercut 150 and consequently is formed to have an anchor shape.

상기와 같이 이루어진 본 발명에 의하면, 상부배선과 하부배선과의 콘택 영역에 있어서, 상기 상부배선과 하부배선 사이에 개재되는 배리어막이 닻 형태를 갖도록 형성되어 상기 배리어막과 접촉하는 상기 상부배선이 들뜨는 현상을 방지할 수 있다.According to the present invention made as described above, in the contact region between the upper wiring and the lower wiring, the barrier film interposed between the upper wiring and the lower wiring is formed to have an anchor shape so that the upper wiring contacting the barrier film is lifted. The phenomenon can be prevented.

Claims (6)

기판 상에 하부배선을 형성하고,Forming a lower wiring on the substrate, 상기 하부배선을 갖는 상기 기판 상에 비아 식각저지막을 형성하고,Forming a via etch stop layer on the substrate having the lower interconnection, 상기 비아 식각저지막 상에 층간절연막을 형성하되, 상기 층간절연막은 상기 비아 식각저지막의 소정영역을 노출시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 트렌치 영역을 갖도록 형성되고,An interlayer insulating layer is formed on the via etch stop layer, wherein the interlayer insulating layer is formed to have a via hole exposing a predetermined region of the via etch stop layer and a trench region crossing the upper portion of the via hole. 상기 노출된 비아 식각저지막을 제거하여 상기 하부배선을 노출시키는 비아 식각저지 패턴을 형성하되, 이와 동시에 상기 층간절연막 하부에 언더컷이 형성되고,The via etch stop layer is removed to form a via etch stop pattern exposing the lower interconnection, and at the same time, an undercut is formed under the interlayer insulating layer. 상기 언더컷을 채우고, 상기 비아홀의 내벽 및 상기 트렌치 영역의 내벽을 콘포말하게 덮는 배리어막을 형성하고,Forming a barrier film filling the undercut and conformally covering an inner wall of the via hole and an inner wall of the trench region; 상기 배리어막 상에 상기 비아홀 및 상기 트렌치 영역을 채우는 상부배선을 형성하는 것을 포함하는 비아콘택 구조체 형성방법.And forming an upper wiring on the barrier layer to fill the via hole and the trench region. 제 1 항에 있어서,The method of claim 1, 상기 비아 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.The via etch stop layer is a via contact structure, characterized in that the silicon nitride film formed. 제 1 항에 있어서,The method of claim 1, 상기 비아 식각저지 패턴은 상기 노출된 비아 식각저지막을 에치 백하여 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.The via etch stop pattern may be formed by etching back the exposed via etch stop layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 노출된 비아 식각저지막을 에치 백한 후, 세정 공정을 수행하는 것을 더 포함하는 것을 특징으로 하는 비아콘택 구조체 형성방법.And etching back the exposed via etch stop layer, and then performing a cleaning process. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 RF 스퍼터링 기술로 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.And the barrier film is formed by RF sputtering technology. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 TiN, Ti, WN, Ta, TaN 중 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 비아콘택 구조체 형성방법.And the barrier layer is formed to include at least one of TiN, Ti, WN, Ta, and TaN.
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