KR101158059B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 금속 배선의 신뢰성을 향상시키는 방법을 나타낸다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, wherein a H 2 / Hfac treatment is performed to remove a natural oxide film present during formation of a barrier metal layer and a seed layer to prevent voids generated during copper wiring formation. As a method, it is possible to improve the flatness of the seed layer and to suppress the generation of voids caused on the seed layer surface, thereby improving the reliability of the metal wiring.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들. 1A to 1F are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들. 2A to 2E are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 금속 배선의 신뢰성을 향상시키는 방법을 나타낸다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, wherein a H 2 / Hfac treatment is performed to remove a natural oxide film present during formation of a barrier metal layer and a seed layer to prevent voids generated during copper wiring formation. As a method, it is possible to improve the flatness of the seed layer, to suppress the generation of voids caused on the seed layer surface, and to improve the reliability of the metal wiring.

최근 구리 배선 공정에는 전해 도금법, 무전해 도금법, PVD법, CVD법등이 있다. 여기서, 상기 무전해 도금법(Electroless plating)은 높은 종횡비에서도 우수 한 갭필 특성을 가지고 있으나 그레인 사이즈가 작아 EM에 대한 내성이 낮고 화학 반응도 복잡하여 제어가 어렵다. Recent copper wiring processes include electrolytic plating, electroless plating, PVD, CVD, and the like. Here, the electroless plating method has excellent gap fill characteristics even at a high aspect ratio, but the grain size is small, so the resistance to EM is low, and the chemical reaction is complicated, which makes it difficult to control.

이에 반해 전해 도금법(Electroplating)은 성장속도가 빠르며 화학 반응성이 비교적 간단하고 취급이 쉬우며 그레인 사이즈가 크고 양호한 막질을 얻을 수 있으므로 EM(Electromigration)에 대한 내성이 우수하다. 그러나, 전해 도금법(Electroplating)을 이용한 구리 배선 매립 공정은 소자의 특성에 영향을 미지는 결함을 가지고 있다. On the other hand, electroplating has a high growth rate, relatively simple chemical reactivity, easy handling, large grain size and good film quality, and thus excellent resistance to EM (Electromigration). However, the copper wiring embedding process using electroplating has a defect that affects the characteristics of the device.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법 을 도시한 단면도들이다. 1A to 1F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 금속 배선용 트렌치가 정의되는 절연막 패턴(20)을 형성한다. Referring to FIG. 1A, an insulating film pattern 20 in which a metal wiring trench is defined is formed on the semiconductor substrate 10.

도 1b를 참조하면, 절연막 패턴(20) 상부에 배리어 메탈층(30)을 형성한다. Referring to FIG. 1B, the barrier metal layer 30 is formed on the insulating film pattern 20.

도 1c를 참조하면, 배리어 메탈층(30) 상부에 시드층(40)을 형성한다. Referring to FIG. 1C, the seed layer 40 is formed on the barrier metal layer 30.

도 1d를 참조하면, 상기 금속 배선용 트렌치를 매립하는 구리 도금층(50)을 형성한 후 H2 또는 포밍 가스를 이용한 열처리 공정을 수행한다. 여기서, 구리 도금층(50)의 형성은 전해 도금법(Electroplating)으로 수행하는 것이 바람직하다. Referring to FIG. 1D, after forming the copper plating layer 50 filling the trench for metal wiring, a heat treatment process using H 2 or forming gas is performed. Here, the copper plating layer 50 is preferably formed by electroplating.

도 1e를 참조하면, 절연막 패턴(20)이 노출되도록 평탄화 식각 공정을 수행한다.Referring to FIG. 1E, a planarization etching process is performed to expose the insulating film pattern 20.

도 1f를 참조하면, 구리 배선(50)이 형성된 반도체 기판(10) 상부에 NH3 플 라즈마 공정을 수행한 후 층간 절연막(60)을 형성한다. Referring to FIG. 1F, an NH 3 plasma process is performed on the semiconductor substrate 10 on which the copper wiring 50 is formed, and then an interlayer insulating layer 60 is formed.

상술한 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에서, 상기 구리 도금층 형성시 수행하는 전해 도금법 및 고온의 열처리 공정으로 인해 상기 구리 배선 형성시 보이드가 발생되어 소자의 특성을 악화시키는 문제점이 있다. In the above-described method of forming a metal wiring of a semiconductor device according to the related art, voids are generated when the copper wiring is formed due to an electroplating method and a high temperature heat treatment process performed when the copper plating layer is formed, thereby deteriorating characteristics of the device.

상기 문제점을 해결하기 위하여, 구리 배선 형성시 발생하는 보이드를 방지하기 위한 배리어 메탈층 및 시드층을 형성시 존재하는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 최종 금속 배선의 신뢰성을 향상시키는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problems, the seed layer is flattened by a method of H 2 / Hfac treatment in order to remove the barrier metal layer and the natural oxide film present when forming the seed layer to prevent voids generated when forming the copper wiring. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device which improves the figure and suppresses the generation of voids caused on the seed layer surface to improve the reliability of the final metal wiring.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은The metal wiring forming method of the semiconductor device according to the present invention

(a) 하부 구리 배선이 형성되어 있는 반도체 기판 상부에 식각 정지막, 제 1 층간 절연막, 제 1 확산 방지막, 제 2 층간 절연막 및 제 2 확산 방지막의 적층구조를 형성하는 단계와,(a) forming a stacked structure of an etch stop film, a first interlayer insulating film, a first diffusion barrier film, a second interlayer insulating film, and a second diffusion barrier film on the semiconductor substrate on which the lower copper wiring is formed;

(b) 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성하는 단계와,(b) etching the stacked structure to form a dual damascene insulating film pattern having a via hole and a trench for metal wiring;

(c) 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층 및 시드층을 형성하되, 상기 시드층 표면에 자연 산화막이 형성되는 단계와, (c) forming a barrier metal layer and a seed layer on an inner wall of the dual damascene insulating film pattern, wherein a natural oxide film is formed on the seed layer surface;                     

(d) H2 / Hfac 처리 공정을 수행하여 상기 시드층 표면의 자연 산화막을 제거하는 단계와,(d) performing a H 2 / Hfac treatment process to remove the native oxide film on the seed layer surface;

(e) 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층을 형성하고 평탄화 식각하는 단계(e) forming and flattening etching a copper plating layer filling the dual damascene insulating layer pattern

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다. 2A to 2E are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 2a를 참조하면, 하부 구리 배선(110)이 형성되어 있는 반도체 기판(100) 상부에 식각 정지막(120), 제 1 층간 절연막(130), 제 1 확산 방지막(140), 제 2 층간 절연막(150) 및 제 2 확산 방지막(160)의 적층구조를 형성한 후 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성한다. Referring to FIG. 2A, an etch stop layer 120, a first interlayer insulating layer 130, a first diffusion barrier 140, and a second interlayer insulating layer are formed on the semiconductor substrate 100 on which the lower copper wiring 110 is formed. After forming the stacked structure of the 150 and the second diffusion barrier layer 160, the stacked structure is etched to form a dual damascene insulating film pattern having a via hole and a trench for metal wiring.

도 2b를 참조하면, 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층(170)을 형성한다. Referring to FIG. 2B, a barrier metal layer 170 is formed on an inner wall of the dual damascene insulating layer pattern.

도 2c를 참조하면, 상기 듀얼 다마신 절연막 패턴 내벽의 배리어 메탈층(170) 상부에 시드층(180)을 형성한다. 이때, 시드층(180) 표면에 자연 산화막(미도시)이 형성된다. Referring to FIG. 2C, the seed layer 180 is formed on the barrier metal layer 170 on the inner wall of the dual damascene insulating layer pattern. In this case, a natural oxide film (not shown) is formed on the seed layer 180.                     

상기 시드층(180) 표면의 상기 자연 산화막(미도시)을 제거한다. 상기 자연 산화막(미도시)를 제거하는 공정은 H2 / Hfac를 사용하여 수행하며, 이때, O2, NO 2, O2 / Ar 또는 O2 / N2 분위기에서 수행하며, 상기 O2 가스는 10 내지 1000 sccm의 유량으로 첨가한다. The natural oxide layer (not shown) on the surface of the seed layer 180 is removed. The process of removing the natural oxide film (not shown) is performed using H 2 / Hfac, where O 2 , NO 2 , It is carried out in an O 2 / Ar or O 2 / N 2 atmosphere, the O 2 gas is added at a flow rate of 10 to 1000 sccm.

또한, 상기 자연 산화막(미도시) 제거 공정은 50 내지 400℃ 온도, 0.1 내지 20 Torr 압력의 챔버에서 1 내지 300초 동안 수행되는 것이 바람직하다. In addition, the removal process of the natural oxide film (not shown) is preferably performed for 1 to 300 seconds in a chamber of 50 to 400 ℃ temperature, 0.1 to 20 Torr pressure.

여기서, 상기 자연 산화막(미도시)이 완전히 제거시키기 위하여 LET(Light Etch Treatment) 공정을 더 수행할 수도 있다. In this case, in order to completely remove the natural oxide layer (not shown), a LET (Light Etch Treatment) process may be further performed.

상기 LET 공정은 1 내지 3000 sccm의 Hhfac를 사용하여 0.1 내지 20 Torr의 압력, 50 내지 400℃의 온도의 챔버에서 1 내지 300초 동안 수행되는 것이 바람직하다. The LET process is preferably performed for 1 to 300 seconds in a chamber of a pressure of 0.1 to 20 Torr, a temperature of 50 to 400 ℃ using Hhfac of 1 to 3000 sccm.

도 2d를 참조하면, 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층(190)을 형성한 후 Ar 또는 N2 열처리 공정을 수행한다. 이때, 구리 도금층(190)은 전해 도금법을 사용하여 형성하는 것이 바람직하다. Referring to FIG. 2D, after forming the copper plating layer 190 filling the dual damascene insulating layer pattern, an Ar or N 2 heat treatment process is performed. At this time, the copper plating layer 190 is preferably formed using an electrolytic plating method.

도 2e를 참조하면, 상기 듀얼 다마신 절연막 패턴이 노출될때까지 평탄화 식각 공정을 수행하여 구리 배선(190)을 형성한다. Referring to FIG. 2E, the copper wiring 190 is formed by performing a planarization etching process until the dual damascene insulating layer pattern is exposed.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 구리 배선 형성시 발생하는 보이드를 방지하기 위하여 배리어 메탈층 및 시드층을 형성한 후에 발생하 는 자연 산화막을 제거하기 위하여 H2 / Hfac 처리를 수행하는 방법으로써 상기 시드층의 평탄도를 개선하며, 상기 시드층 표면에 유발되는 보이드 발생을 억제하여 최종 금속 배선의 신뢰성을 향상시키는 효과가 있다. In the method of forming a metal wiring of a semiconductor device according to the present invention, a method of performing a H 2 / Hfac treatment to remove a natural oxide film generated after forming a barrier metal layer and a seed layer in order to prevent voids generated during copper wiring formation. As a result, the flatness of the seed layer may be improved, and voids caused on the seed layer surface may be suppressed to improve reliability of the final metal wiring.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

(a) 하부 구리 배선이 형성되어 있는 반도체 기판 상부에 식각 정지막, 제 1 층간 절연막, 제 1 확산 방지막, 제 2 층간 절연막 및 제 2 확산 방지막의 적층구조를 형성하는 단계;(a) forming a stacked structure of an etch stop layer, a first interlayer insulating layer, a first diffusion barrier layer, a second interlayer dielectric layer, and a second diffusion barrier layer on the semiconductor substrate on which the lower copper wiring is formed; (b) 상기 적층 구조를 식각하여 비아홀 및 금속 배선용 트렌치가 구비된 듀얼 다마신 절연막 패턴을 형성하는 단계;(b) etching the stacked structure to form a dual damascene insulating layer pattern having a via hole and a trench for metal wiring; (c) 상기 듀얼 다마신 절연막 패턴 내벽에 배리어 메탈층 및 시드층을 형성하되, 상기 시드층 표면에 자연 산화막이 형성되는 단계;(c) forming a barrier metal layer and a seed layer on an inner wall of the dual damascene insulating film pattern, wherein a natural oxide film is formed on a surface of the seed layer; (d) H2 / Hfac 처리 공정을 수행하여 상기 시드층 표면의 자연 산화막을 제거하는 단계; 및(d) performing a H 2 / Hfac treatment to remove the native oxide film on the seed layer surface; And (e) 상기 듀얼 다마신 절연막 패턴을 매립하는 구리 도금층을 형성하고 평탄화 식각하는 단계를 포함하고,(e) forming and planarizing etching a copper plating layer filling the dual damascene insulating film pattern, 상기 (d) 단계는 O2, NO2, O2 / Ar 또는 O2 / N2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The step (d) is a metal wire forming method of a semiconductor device, characterized in that performed in O 2 , NO 2 , O 2 / Ar or O 2 / N 2 atmosphere. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 O2 가스는 10 내지 1000 sccm의 유량을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of forming a metal wiring of a semiconductor device, characterized in that the O 2 gas is performed using a flow rate of 10 to 1000 sccm. 제 1 항에 있어서, The method of claim 1, 상기 (d) 단계는 50 내지 400℃ 온도, 0.1 내지 20 Torr 압력의 챔버에서 1 내지 300초 동안 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The step (d) is a metal wire forming method of a semiconductor device, characterized in that performed for 1 to 300 seconds in a chamber of 50 to 400 ℃ temperature, 0.1 to 20 Torr pressure. 제 1 항에 있어서, The method of claim 1, 상기 (d) 단계 후에 LET(Light Etch Treatment) 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. After the step (d) further comprises a LET (Light Etch Treatment) process. 제 5 항에 있어서, The method of claim 5, 상기 LET 공정은 1 내지 3000 sccm의 Hhfac를 사용하여 0.1 내지 20 Torr 압력, 50 내지 400℃ 온도의 챔버에서 1 내지 300초 동안 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The LET process is a metal wire forming method of a semiconductor device, characterized in that performed for 1 to 300 seconds in a chamber of 0.1 to 20 Torr pressure, 50 to 400 ℃ temperature using Hhfac of 1 to 3000 sccm.
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