KR100667905B1 - Method of forming a copper wiring in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로서, 유효 k 값의 증가 및 EM 특성의 악화 등을 방지함으로써 구리 금속배선의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention relates to a method for forming a copper metal wiring of a semiconductor device, and has the effect of improving the reliability of the copper metal wiring by preventing the increase of the effective k value and the deterioration of EM characteristics.

이를 위한 본 발명에 의한 반도체 소자의 구리 금속배선 형성방법은, 하부 금속배선이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 하부 금속배선의 일부분을 노출시키는 듀얼 다마신 패턴이 구비된 층간절연막을 형성하는 단계; 상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 배리어막을 형성하는 단계; 상기 듀얼 다마신 패턴의 바닥부에 형성된 상기 배리어막 부분을 제거하여 상기 하부 금속배선의 상부를 노출시키는 단계; 상기 듀얼 다마신 패턴이 매립되도록 전체 구조 상에 구리막을 형성하는 단계; 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP하여 구리 금속배선을 형성하는 단계; 및 상기 구리 금속배선의 표면에만 선택적으로 확산 방지막을 형성하는 단계;를 포함한다.According to the present invention, there is provided a method of forming a copper metal wiring of a semiconductor device, the method comprising: providing a semiconductor substrate having a lower metal wiring; Forming an interlayer insulating film having a dual damascene pattern exposing a portion of the lower metal wiring on the semiconductor substrate; Forming a barrier layer on the entire structure including the dual damascene pattern; Exposing an upper portion of the lower metal wire by removing a portion of the barrier layer formed on a bottom portion of the dual damascene pattern; Forming a copper film on an entire structure such that the dual damascene pattern is embedded; CMP the copper film until the interlayer insulating film is exposed to form a copper metal wiring; And selectively forming a diffusion barrier on only the surface of the copper metal wiring.

구리 금속배선, 화학적 강화제, 확산 방지막 Copper metallization, chemical reinforcing agent, diffusion barrier

Description

반도체 소자의 구리 금속배선 형성방법{Method of forming a copper wiring in a semiconductor device}Method of forming a copper wiring in a semiconductor device

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공졍별 단면도.1A to 1D are cross-sectional views for explaining a method of forming a copper metal wiring of a semiconductor device according to the related art.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도.2A to 2H are cross-sectional views illustrating processes for forming a copper metal wiring of a semiconductor device according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

200: 반도체 기판 201: 제 1 층간절연막200: semiconductor substrate 201: first interlayer insulating film

202: 하부 금속배선 203: 제 1 확산 방지막202: lower metallization 203: first diffusion barrier film

204: 제 2 층간절연막 205: 식각 정지막204: second interlayer insulating film 205: etch stop film

206: 제 3 층간절연막 207: 트렌치206: third interlayer insulating film 207: trench

208: 비아홀 209: 듀얼 다마신 패턴208: via hole 209: dual damascene pattern

210: 배리어막 211: 구리막210: barrier film 211: copper film

211a: 구리 금속배선 212: 화학적 강화제층211a: copper metallization 212: chemical reinforcing layer

213: 제 2 확산 방지막 214: 제 4 층간절연막213: second diffusion barrier film 214: fourth interlayer insulating film

본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로서, 특히 구리 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 금속배선 형성방법에 관한 것이다.The present invention relates to a method of forming a copper metal wiring of a semiconductor device, and more particularly to a method of forming a copper metal wiring of a semiconductor device capable of improving the reliability of the copper metal wiring.

반도체 소자의 고집적화에 따른 배선 선폭의 미세화로 인하여, 선폭 구현 및 배선의 신뢰성 등의 문제가 대두되고 있으며, 이를 해결하기 위한 기술로서 배선형상의 비아홀 및 트렌치를 먼저 형성한 후, 상기 비아홀 및 트렌치에 금속막을 매립하는 듀얼 다마신(dual damascene) 공정을 이용한 배선 기술이 제시되었다.Due to miniaturization of wiring line width due to high integration of semiconductor devices, problems such as line width implementation and wiring reliability have emerged. As a technique for solving this problem, wiring vias and trenches are first formed in the via holes and trenches. A wiring technique using a dual damascene process for embedding a metal film has been proposed.

일반적으로, 듀얼 다마신 공정에서는 배선 물질로서 구리(Cu)를 사용하는데, 이와 같이 구리로 형성되는 금속배선은 기존의 알루미늄(Al) 배선에 비해 전자 이동(electro migration: EM) 및 스트레스 이동(stress migration: SM) 등의 신뢰성이 우수할 뿐만 아니라, 저항값이 낮고 생산 원가가 저렴하다. 또한, 지연시간이 짧아 고속 동작을 구현할 수 있다.In general, a dual damascene process uses copper (Cu) as a wiring material, and the metal wiring formed of copper has electromigration (EM) and stress transfer (stress) as compared to conventional aluminum (Al) wiring. In addition to high reliability (SM), low resistance and low production costs. In addition, the short delay time enables high speed operation.

이하, 종래기술에 따른 반도체 소자의 구리 금속배선 형성방법을 첨부한 도면을 참조하여 설명하기로 한다.Hereinafter, a method of forming a copper metal wiring of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views of processes for describing a method of forming a copper metal wiring of a semiconductor device according to the prior art.

종래의 반도체 소자의 구리 금속배선 형성방법은, 도 1a에 도시한 바와 같이, 먼저, 트랜지스터 등을 포함한 소정의 하부 구조(도시안됨)가 형성된 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 상에 제 1 층간절연막(101)을 형성 한다. 그런 다음, 상기 제 1 층간절연막(101) 내에 하부 금속배선 형성용 트렌치를 형성하고, 상기 트렌치 내에 금속 물질, 예컨대 구리(Cu), 텅스텐(W), 알루미늄(Al) 중에 어느 하나를 매립하여 하부 금속배선(102)을 형성한다.In the conventional method of forming a copper metal wiring of a semiconductor device, as shown in FIG. 1A, first, a semiconductor substrate 100 having a predetermined substructure (not shown) including a transistor or the like is formed, and the semiconductor substrate 100 A first interlayer insulating film 101 is formed. Then, a trench for forming a lower metal wiring in the first interlayer insulating film 101 is formed, and any one of a metal material such as copper (Cu), tungsten (W), and aluminum (Al) is embedded in the trench. Metal wiring 102 is formed.

다음으로, 상기 하부 금속배선(102)을 포함한 제 1 층간절연막(101) 상에 제 1 확산 방지막(diffusion barrier layer)(103), 제 2 층간절연막(104), 식각 정지막(etch stop layer)(105) 및 제 3 층간절연막(106)을 차례로 형성한다. 여기서, 상기 제 1, 제 2 및 제 3 층간절연막(101, 104, 106)은 주로 산화물 계통의 절연물질, 특히 낮은 유전율값(low k)을 갖는 절연물질로 형성한다. 그리고, 상기 제 1 확산 방지막 및 식각 정지막(103, 105)은 SiN 또는 SiC 등과 같은 절연물질을 이용하여 형성한다.Next, a first diffusion barrier layer 103, a second interlayer insulating layer 104, and an etch stop layer are formed on the first interlayer insulating layer 101 including the lower metal interconnection 102. 105 and the third interlayer insulating film 106 are formed in this order. Here, the first, second and third interlayer insulating films 101, 104, and 106 are mainly formed of an oxide-based insulating material, in particular, an insulating material having a low dielectric constant (low k). The first diffusion barrier layer and the etch stop layers 103 and 105 are formed using an insulating material such as SiN or SiC.

그 다음에, 상기 제 3 층간절연막(106)의 소정 영역을 선택적으로 식각하여 트렌치(107)를 형성한 후, 상기 식각 정지막(105), 제 2 층간절연막(104) 및 제 1 확산 방지막(103)의 소정 영역을 선택적으로 식각하여 하부 금속배선(102)의 일부분을 노출시키는 비아홀(108)을 형성한다. 이에 따라, 상기 트렌치(107) 및 비아홀(108)로 구성된 듀얼 다마신 패턴(109)이 형성된다.Next, after forming a trench 107 by selectively etching a predetermined region of the third interlayer insulating film 106, the etch stop film 105, the second interlayer insulating film 104 and the first diffusion barrier film ( A predetermined region of the 103 is selectively etched to form a via hole 108 exposing a portion of the lower metal interconnection 102. As a result, a dual damascene pattern 109 including the trench 107 and the via hole 108 is formed.

그런 다음, 도 1b에 도시한 바와 같이, 상기 듀얼 다마신 패턴(109)을 포함한 전체 구조 상부에 배리어막(barrier layer)(110)을 형성한다. 상기 배리어막(110)은 Ta 또는 TaN을 물리적 기상 증착법(physical vapor deposition: PVD)으로 증착하여 형성한다. 이어서, 상기 배리어막(110) 상에 상기 듀얼 다마신 패턴(109)을 완전히 매립할 수 있을 정도의 두께로 구리막(111)을 형성한다.Next, as shown in FIG. 1B, a barrier layer 110 is formed on the entire structure including the dual damascene pattern 109. The barrier layer 110 is formed by depositing Ta or TaN by physical vapor deposition (PVD). Subsequently, the copper film 111 is formed on the barrier film 110 to a thickness sufficient to completely fill the dual damascene pattern 109.

그 다음에, 도 1c에 도시한 바와 같이, 상기 제 3 층간절연막(106)이 노출될 때까지 상기 구리막(111)을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여 상기 듀얼 다마신 패턴(109) 내에 구리 금속배선(111a)을 형성한다.1C, the dual damascene pattern 109 is formed by chemical mechanical polishing (CMP) of the copper film 111 until the third interlayer insulating film 106 is exposed. The copper metal wiring 111a is formed in ().

그런 다음, 도 1d에 도시한 바와 같이, 상기 구리 금속배선(111a)을 포함한 상기 제 3 층간절연막(106) 상에 제 2 확산 방지막(112)을 형성한다. 상기 제 2 확산 방지막(112)은 SiN 또는 SiC 등과 같은 절연물질을 이용하여 형성한다. 다음으로, 상기 제 2 확산 방지막(112) 상에 제 4 층간절연막(113)을 형성한다. 상기 제 4 층간절연막(113)은 주로 산화물 계통의 절연물질, 특히 낮은 유전율값(low k)을 갖는 절연물질로 형성한다. 여기서, 상기 제 2 확산 방지막(112)은 구리 금속배선(111a)의 구리 원자가 상기 제 4 층간절연막(113)으로 확산되는 것을 방지한다.Next, as shown in FIG. 1D, a second diffusion barrier layer 112 is formed on the third interlayer insulating layer 106 including the copper metal wiring 111a. The second diffusion barrier 112 is formed using an insulating material such as SiN or SiC. Next, a fourth interlayer insulating film 113 is formed on the second diffusion barrier film 112. The fourth interlayer insulating film 113 is mainly formed of an oxide-based insulating material, in particular, an insulating material having a low dielectric constant (low k). Here, the second diffusion barrier layer 112 prevents the copper atoms of the copper metal wiring 111a from diffusing into the fourth interlayer insulating layer 113.

전술한 바와 같은 종래기술에 따른 반도체 소자의 구리 금속배선 형성방법에 있어서는, 구리 금속배선(111a) 적용에 의한 지연시간 감소 및 낮은 저항값을 확보하는 것 이외에도, k 값을 낮추기 위하여 낮은 k 값의 층간절연막을 적용하고 있다. 그러나, 구리 금속배선(111a)을 다층배선에 적용하는 경우, 상기 구리 금속배선(111a) 및 제 3 층간절연막(106) 상의 제 2 확산 방지막(112)도 각 층마다 적용하게 되는데, 상기 제 2 확산 방지막(112)의 비교적 높은 k 값(SiN의 k=7, SiC의 k=5)에 의해 유효 k 값의 증가가 초래되어 낮은 k 값의 효과를 얻을 수 없게 된다.In the method for forming a copper metal wiring of the semiconductor device according to the prior art as described above, in addition to reducing the delay time and securing a low resistance value by applying the copper metal wiring 111a, in order to lower the k value, An interlayer insulating film is applied. However, when the copper metal wiring 111a is applied to the multilayer wiring, the second diffusion barrier film 112 on the copper metal wiring 111a and the third interlayer insulating film 106 is also applied to each layer. The relatively high k value (k = 7 for SiN and k = 5 for SiC) of the diffusion barrier film 112 causes an increase in the effective k value, so that the effect of the low k value cannot be obtained.

또한, 구리 금속배선(111a)과 SiN 또는 SiC의 제 2 확산 방지막(112) 사이의 열악한 계면 신뢰성으로 인하여 제 2 확산 방지막(112)의 박리(peeling)가 일어날 수 있으며, 이러한 열악한 계면은 전자 이동 틈(EM voiding)으로 작용할 가능성이 높기 때문에 EM 특성을 악화시키는 문제점이 있다.In addition, due to the poor interfacial reliability between the copper metal wiring 111a and the second diffusion barrier 112 of SiN or SiC, peeling of the second diffusion barrier 112 may occur, and such a poor interface may cause electron transfer. Since there is a high possibility of acting as an EM voiding, there is a problem of deteriorating EM characteristics.

그리고, 소자의 고집적화에 대응하여 배선의 선폭이 감소되면서, 다공성 절연막을 층간절연막으로 사용하는 현재의 추세에서, 상기 다공성 층간절연막과 그 표면에 형성되는 배리어막의 계면특성 확보가 요구되고 있는 실정이다.In addition, in accordance with the current trend of using a porous insulating film as the interlayer insulating film while reducing the line width of the wiring in response to the high integration of the device, it is required to secure the interfacial properties of the porous interlayer insulating film and the barrier film formed on the surface thereof.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 유효 k 값의 증가 및 EM 특성의 악화 등을 효과적으로 방지하고, 다공성 층간절연막과 배리어막의 계면특성을 확보함으로써, 구리 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 금속배선 형성방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to effectively prevent the increase of the effective k value and the deterioration of the EM characteristics, and to secure the interfacial properties of the porous interlayer insulating film and the barrier film, thereby providing copper metal. The present invention provides a method for forming a copper metal wiring of a semiconductor device that can improve the reliability of the wiring.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 구리 금속배선 형성방법은,Copper metal wiring forming method of a semiconductor device according to the present invention for achieving the above object,

하부 금속배선이 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a lower metallization;

상기 반도체 기판 상에 상기 하부 금속배선의 일부분을 노출시키는 듀얼 다마신 패턴이 구비된 층간절연막을 형성하는 단계;Forming an interlayer insulating film having a dual damascene pattern exposing a portion of the lower metal wiring on the semiconductor substrate;

상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 배리어막을 형성하는 단계;Forming a barrier layer on the entire structure including the dual damascene pattern;

상기 듀얼 다마신 패턴의 바닥부에 형성된 상기 배리어막 부분을 제거하여 상기 하부 금속배선의 상부를 노출시키는 단계;Exposing an upper portion of the lower metal wire by removing a portion of the barrier layer formed on a bottom portion of the dual damascene pattern;

상기 듀얼 다마신 패턴이 매립되도록 전체 구조 상에 구리막을 형성하는 단 계;Forming a copper film on an entire structure such that the dual damascene pattern is embedded;

상기 층간절연막이 노출될 때까지 상기 구리막을 CMP하여 구리 금속배선을 형성하는 단계; 및CMP the copper film until the interlayer insulating film is exposed to form a copper metal wiring; And

상기 구리 금속배선의 표면에만 선택적으로 확산 방지막을 형성하는 단계;를 포함한다.And selectively forming a diffusion barrier on only the surface of the copper metal wiring.

여기서, 상기 구리 금속배선을 형성하는 단계 후,Here, after the step of forming the copper metal wiring,

상기 구리 금속배선에 H2 또는 NH3 플라즈마 처리를 실시하는 단계;를 더 포함하는 것을 특징으로 한다.And performing a H 2 or NH 3 plasma treatment on the copper metal wiring.

그리고, 상기 확산 방지막을 형성하는 단계는,And, the forming of the diffusion barrier layer,

상기 구리 금속배선의 표면에만 화학적 강화제층을 형성하는 단계; 및Forming a chemical reinforcing layer only on the surface of the copper metallization; And

상기 화학적 강화제층이 형성된 구리배선 표면에 선택적으로 금속막을 증착하는 단계;를 포함하는 것을 특징으로 한다.And selectively depositing a metal film on the copper wiring surface on which the chemical reinforcing layer is formed.

또한, 상기 화학적 강화제층은 CH3I, C2H5I, CH2I2 중 어느 하나의 요오드(I) 함유 액체화합물, Hhfac1/2H2O, Hhfac 및 TMVS 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.In addition, the chemical reinforcing layer is formed using any one of the iodine (I) containing liquid compounds of any one of CH 3 I, C 2 H 5 I, CH 2 I 2 , Hhfac 1/2 H 2 O, Hhfac and TMVS It is characterized by.

또한, 상기 화학적 강화제층은 순수 요오드 가스(pure I2), 요오드(I) 함유 가스 및 수증기(water vapor) 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.In addition, the chemical reinforcing layer is characterized in that formed using any one of pure iodine gas (pure I 2 ), iodine (I) containing gas and water vapor (water vapor).

또한, 상기 화학적 강화제층은 주기율표 상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물의 액체 상태나 가스 상태 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.In addition, the chemical reinforcing layer is formed by using any one of the liquid state or gas state of the Group 7, elements F, CI, Br, I, At elements of the periodic table or the liquid state or gas state of the compound .

또한, 상기 화학적 강화제층은 -20 내지 300℃의 온도범위에서 1 내지 600초 동안 형성하는 것을 특징으로 한다.In addition, the chemical reinforcing layer is characterized in that it is formed for 1 to 600 seconds in the temperature range of -20 to 300 ℃.

또한, 상기 금속막은 Ru을 ALD법으로 증착하여 형성하는 것을 특징으로 한다.In addition, the metal film is formed by depositing Ru by the ALD method.

또한, 상기 Ru의 소스로는 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3 및 RuO4 중 어느 하나를 사용하는 것을 특징으로 한다.In addition, the Ru source may be Ru (Cp) 2 , Ru (EtCp) 2 , Ru (MeCp) 2 , Ru (tmhd) 3 , Ru (mhd) 3 , Ru (Od) 3 , RuCl 3 , Ru 3 ( CO) 12 , Ru-acetylacetonate (Ru-AA), RuO 3 and RuO 4 It is characterized by using any one.

또한, 상기 배리어막은 RuO2를 ALD법으로 증착하여 형성하는 것을 특징으로 한다.The barrier film may be formed by depositing RuO 2 by the ALD method.

또한, 상기 배리어막은 Ru을 ALD법으로 증착하여 형성하는 것을 특징으로 한다.The barrier film may be formed by depositing Ru by the ALD method.

또한, 상기 배리어막은 RuO2 및 Ru을 ALD법으로 차례로 증착하여 형성하는 것을 특징으로 한다.The barrier film may be formed by sequentially depositing RuO 2 and Ru by the ALD method.

또한, 상기 RuO2 및 Ru은 1 내지 200 Å의 두께로 형성하는 것을 특징으로 한다.In addition, the RuO 2 and Ru is characterized in that formed to a thickness of 1 to 200 kPa.

또한, 상기 RuO2는 1 내지 190 Å의 두께로 형성하는 것을 특징으로 한다.In addition, the RuO 2 is characterized in that formed to a thickness of 1 to 190 kPa.

또한, 상기 배리어막은 전도성막, 산화막 및 질화막 중 어느 하나로 형성하는 것을 특징으로 한다.The barrier film may be formed of any one of a conductive film, an oxide film, and a nitride film.

또한, 상기 배리어막은 TiN을 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하거나, WN를 CVD법으로 증착하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성하는 것을 특징으로 한다.In addition, the barrier film may be deposited by any one of ionization PVD, CVD and MOCVD, or by depositing Ta or TaN by ionization PVD or CVD, or by depositing WN by CVD, or by TiAlN, TiSiN and TaSiN. It is characterized in that any one is formed by depositing by PVD or CVD method.

또한, 상기 배리어막의 제거 공정은 RF 플라즈마를 이용하여 수행하는 것을 특징으로 한다.In addition, the barrier film removing process may be performed using an RF plasma.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.2A through 2H are cross-sectional views illustrating processes of forming a copper metal wiring of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a에 도시한 바와 같이, 먼저, 트랜지스터 등을 포함한 소정의 하부 구조(도시안됨)가 형성된 반도체 기판(200)을 제공하고, 상기 반도체 기판(200) 상에 제 1 층간절연막(201)을 형성한다. 다음으로, 상기 제 1 층간절연막(201) 내에 하부 금속배선 형성용 트렌치(도시안함)를 형성한다. 이어서, 상기 트렌치 내에 금속 물질, 예컨대 구리(Cu), 텅스텐(W), 알루미늄(Al) 중에 어느 하나를 매립하여 하부 금속배선(202)을 형성한다.As shown in FIG. 2A, first, a semiconductor substrate 200 having a predetermined substructure (not shown) including a transistor or the like is formed, and a first interlayer insulating film 201 is formed on the semiconductor substrate 200. do. Next, a lower metal wiring forming trench (not shown) is formed in the first interlayer insulating film 201. Subsequently, any one of a metal material such as copper (Cu), tungsten (W), and aluminum (Al) is embedded in the trench to form a lower metal wiring 202.

그런 다음, 상기 하부 금속배선(202)을 포함한 제 1 층간절연막(201) 상에 제 1 확산 방지막(diffusion barrier layer)(203), 제 2 층간절연막(204), 식각 정지막(etch stop layer)(205) 및 제 3 층간절연막(206)을 차례로 형성한다. 여기서, 상기 제 1, 제 2 및 제 3 층간절연막(201, 204, 206)은 주로 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 그리고, 상기 제 1 확산 방지막 및 식각 정지막(203, 205)은 SiN 또는 SiC 등의 절연물질을 이용하여 형성한다.Then, a first diffusion barrier layer 203, a second interlayer insulating layer 204, and an etch stop layer are formed on the first interlayer insulating layer 201 including the lower metal wiring 202. 205 and the third interlayer insulating film 206 are sequentially formed. Here, the first, second and third interlayer insulating films 201, 204, and 206 are mainly formed of an insulating material of an oxide type, particularly an insulating material having a low dielectric constant (low k). The first diffusion barrier layer and the etch stop layers 203 and 205 are formed using an insulating material such as SiN or SiC.

그 다음에, 상기 제 3 층간절연막(206)의 소정 영역을 선택적으로 식각하여 트렌치(207)를 형성한 후, 상기 식각 정지막(205), 제 2 층간절연막(204) 및 제 1 확산 방지막(203)의 소정 영역을 선택적으로 식각하여 상기 하부 금속배선(202)의 일부분을 노출시키는 비아홀(208)을 형성한다. 이때, 비아홀(208)을 먼저 형성하고 트렌치(207)를 나중에 형성할 수도 있다. 이에 따라, 상기 트렌치(207) 및 비아홀(208)로 구성된 듀얼 다마신 패턴(209)이 형성된다.Next, after forming a trench 207 by selectively etching a predetermined region of the third interlayer insulating film 206, the etch stop film 205, the second interlayer insulating film 204 and the first diffusion barrier layer ( A predetermined region of the 203 is selectively etched to form a via hole 208 exposing a portion of the lower metal wiring 202. In this case, the via hole 208 may be formed first and the trench 207 may be formed later. Accordingly, a dual damascene pattern 209 including the trench 207 and the via hole 208 is formed.

그 다음에, 세정 공정을 수행하여 상기 듀얼 다마신 패턴(209)에 의해 노출된 하부 금속배선(202)의 표면을 세정한다. 상기 세정 공정은, 상기 하부 금속배선(202)이 W 및 Al 등의 금속일 경우 RF 플라즈마를 이용하고, Cu일 경우 리액티브 세정(reactive cleaning) 방법을 적용하여 수행한다.Next, a cleaning process is performed to clean the surface of the lower metal wiring 202 exposed by the dual damascene pattern 209. The cleaning process is performed by using an RF plasma when the lower metal wiring 202 is made of metal such as W and Al, and applying a reactive cleaning method when using Cu.

그런 다음, 도 2b에 도시한 바와 같이, 상기 듀얼 다마신 패턴(209)을 포함한 전체 구조 상부에 배리어막(barrier layer)(210)을 형성한다. 상기 배리어막(210)은 전도성막, 산화막 및 질화막 중 어느 하나로 형성하거나, TiN을 이온화(ionized) PVD, 화학적 기상 증착(chemical vapor deposition: CVD) 및 금속 유기 화학적 기상 증착법(metal organic chemical vapor deposition: MOCVD) 중 어느 하나의 방법으로 증착하여 형성하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하여 형성하거나, WN를 CVD법으로 증착하여 형성하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성한다.Next, as shown in FIG. 2B, a barrier layer 210 is formed on the entire structure including the dual damascene pattern 209. The barrier layer 210 may be formed of any one of a conductive layer, an oxide layer, and a nitride layer, or may include TiN ionized PVD, chemical vapor deposition (CVD), and metal organic chemical vapor deposition (CVD). MOCVD), or formed by depositing Ta or TaN by ionizing PVD or CVD method, or formed by depositing WN by CVD method, or any one of TiAlN, TiSiN and TaSiN by PVD or CVD Formed by vapor deposition.

또는, 상기 배리어막(210)은 RuO2 또는 Ru을 원자층 증착법(atomic layer deposition: ALD)으로 증착하여 RuO2 단일막 또는 Ru 단일막으로 형성하거나, 또는 RuO2 및 Ru을 ALD법으로 차례로 증착하여 RuO2/Ru의 이중막으로 형성할 수도 있다. 이때, 상기 RuO2/Ru의 이중막은 1 내지 200 Å의 두께로 형성하고, 상기 이중막을 구성하는 RuO2는 1 내지 190 Å의 두께로 형성하는 것이 바람직하다. 한편, 상기 베리어막(210)으로 이용되는 RuO2는 비저항성이 낮고, 열 및 화학적으로 안정한 물질일 뿐만 아니라 고강도 특성을 갖고 있기 때문에, 미세 선폭에 적용되고 있는 다공성 층간절연막과의 계면특성이 우수하다. 따라서, 이러한 RuO2를 배리어막(210)에 적용할 경우 다공성 층간절연막의 기계적 안정성을 확보할 수 있다.Alternatively, the barrier layer 210 may deposit RuO 2 or Ru by atomic layer deposition (ALD) to form a single RuO 2 layer or Ru single layer, or sequentially deposit RuO 2 and Ru by ALD. It can also be formed as a double layer of RuO 2 / Ru. At this time, RuO 2 constituting formed of the RuO 2 / Ru double film thickness of 1 to 200 Å of, and the double film is preferably formed to a thickness of 1 to 190 Å. On the other hand, RuO 2 used as the barrier film 210 is low in resistivity, not only thermally and chemically stable, but also has high strength properties, and thus has excellent interfacial properties with the porous interlayer insulating film applied to the fine line width. Do. Therefore, when the RuO 2 is applied to the barrier layer 210, mechanical stability of the porous interlayer insulating layer may be ensured.

다음으로, 도 2c에 도시한 바와 같이, 상기 듀얼 다마신 패턴(209)의 바닥부에 형성된 상기 배리어막(210) 부분을 제거하여 상기 하부 금속배선(202)의 상부를 노출시킨다. 여기서, 상기 배리어막(210)의 제거 공정은 RF 플라즈마를 이용하여 수행하며, 이러한 RF 플라즈마를 이용한 배리어막(210)의 제거 공정을 수행함에 따라, 상기 하부 금속배선(202)과 후속적으로 형성되는 구리 금속배선 간의 저항을 감소시킬 수 있다.Next, as shown in FIG. 2C, a portion of the barrier layer 210 formed at the bottom of the dual damascene pattern 209 is removed to expose an upper portion of the lower metal wiring 202. Here, the barrier layer 210 is removed using RF plasma, and as the barrier layer 210 is removed using the RF plasma, the barrier layer 210 is subsequently formed with the lower metal wiring 202. It is possible to reduce the resistance between the copper metal wiring.

그런 다음, 도 2d에 도시한 바와 같이, 상기 듀얼 다마신 패턴(209)을 완전히 매립할 수 있을 정도의 두께로 전체 구조 상에 구리막(211)을 형성한다.Then, as shown in FIG. 2D, the copper film 211 is formed on the entire structure to a thickness such that the dual damascene pattern 209 can be completely embedded.

그 다음에, 도 2e에 도시한 바와 같이, 상기 제 3 층간절연막(206)이 노출될 때까지 상기 구리막(211)을 CMP하여 상기 듀얼 다마신 패턴(209) 내에 구리 금속배선(211a)을 형성한다. 이어서, 상기 구리 금속배선(211a)에 H2 또는 NH3 플라즈마 처리를 실시한다. 상기 H2 또는 NH3 플라즈마 처리는 구리 금속배선(211a) 상에 형성되는 CuOX 등과 같은 구리 금속배선(211a) 표면의 불순물을 효과적으로 제거한다. 이때, 상기 NH3 플라즈마 처리를 실시함으로써 구리에 존재하는 CuOX를 줄이는 과정을 [화학식 1]에 나타내었다.Next, as shown in FIG. 2E, the copper film 211 is CMP until the third interlayer insulating film 206 is exposed, thereby forming a copper metal wiring 211a in the dual damascene pattern 209. Form. Subsequently, the copper metal wiring 211a is subjected to H 2 or NH 3 plasma treatment. The H 2 or NH 3 plasma treatment effectively removes impurities from the surface of the copper metal wiring 211a such as CuO X formed on the copper metal wiring 211a. In this case, a process of reducing CuO X present in copper by performing the NH 3 plasma treatment is shown in [Formula 1].

3CuO + 2NH3 → 3Cu + N2 + 3H2O3CuO + 2NH 3 → 3Cu + N 2 + 3H 2 O

이러한 H2 또는 NH3 플라즈마 처리는 최종 구리막, 즉 구리 금속배선(211a) 표면의 결정(texture)을 향상시키는 등의 물성을 개선할 수 있다.The H 2 or NH 3 plasma treatment may improve physical properties such as improving the texture of the final copper film, that is, the surface of the copper metal wiring 211a.

그런 다음, 도 2f에 도시한 바와 같이, 상기 구리 금속배선(211a)의 표면에만 선택적으로 화학적 강화제(chemical enhancer)층(212)을 형성한다. 상기 화학적 강화제층(212)은 CH3I, C2H5I, CH2I2 중 어느 하나의 요오드(I) 함유 액체화합물, Hhfac1/2H2O, Hhfac 및 TMVS 중 어느 하나를 이용하여 -20 내지 300℃의 온도범위에 서 1 내지 600초 동안 처리하여 형성한다. 여기서, 상기 요오드(I) 함유 액체화합물, Hhfac1/2H2O, Hhfac 및 TMVS 대신에 순수 요오드 가스(pure I2), 요오드(I) 함유 가스 및 수증기(water vapor) 중 어느 하나를 이용하거나, 또는, 주기율표 상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물의 액체 상태나 가스 상태 중 어느 하나를 이용할 수 있다. 상기 화학적 강화제층(212)은 산화막 등의 절연막에서는 흡착이 이루어지지 않기 때문에, 구리 금속배선(211a)의 표면에만 선택적으로 흡착시킬 수 있으며, 후속적으로 수행되는 금속(Ru)막의 증착 시 촉매로 작용하게 된다.Then, as illustrated in FIG. 2F, a chemical enhancer layer 212 is selectively formed only on the surface of the copper metal wiring 211a. The chemical reinforcing layer 212 using any one of iodine (I) -containing liquid compound of any one of CH 3 I, C 2 H 5 I, CH 2 I 2 , Hhfac 1/2 H 2 O, Hhfac and TMVS- It is formed by treating for 1 to 600 seconds in the temperature range of 20 to 300 ℃. Here, in place of the iodine (I) -containing liquid compound, Hhfac 1/2 H 2 O, Hhfac and TMVS using pure iodine gas (pure I 2 ), iodine (I) containing gas and water vapor (water vapor), Alternatively, any one of a liquid state or a gas state of F, CI, Br, I, At elements, which are Group 7 elements on the periodic table, or a liquid state or gas state of the compound may be used. Since the chemical reinforcing layer 212 is not adsorbed on an insulating film such as an oxide film, the chemical reinforcing layer 212 may be selectively adsorbed only on the surface of the copper metal wiring 211a. It will work.

다음으로, 도 2g에 도시한 바와 같이, 상기 화학적 강화제층(212)이 형성된 구리배선(211a) 표면에 선택적으로 금속막을 증착함으로써, 상기 구리 금속배선(211a)의 표면에 제 2 확산 방지막(213)을 형성한다. 상기 금속막은 Ru을 ALD법으로 증착하여 형성하며, 상기 Ru의 소스로서 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3 및 RuO4 중 어느 하나를 사용한다. 이때, 상기 화학적 강화제층(212)을 이루고 있는 요오드(I) 등은 상기 Ru의 증착속도를 높이는 촉매 역할을 하며, 화학적 강화제층(212)이 형성된 구리 금속배선(211a)의 표면에만 선택적으로 Ru의 증착이 일어나도록 한다.Next, as shown in FIG. 2G, the second diffusion barrier layer 213 is formed on the surface of the copper metal wiring 211 a by selectively depositing a metal film on the surface of the copper wiring 211 a on which the chemical reinforcing layer 212 is formed. ). The metal film is formed by depositing Ru by an ALD method, and Ru (Cp) 2 , Ru (EtCp) 2 , Ru (MeCp) 2 , Ru (tmhd) 3 , Ru (mhd) 3 , Ru ( Od) 3 , RuCl 3 , Ru 3 (CO) 12 , Ru-acetylacetonate (Ru-AA), RuO 3 and RuO 4 are used. In this case, iodine (I) forming the chemical reinforcing layer (212) serves as a catalyst to increase the deposition rate of the Ru, selectively Ru only on the surface of the copper metal wiring (211a) formed with the chemical reinforcing layer (212) Allow deposition of.

상기와 같이, 요오드(I) 등을 이용한 화학적 강화제층(212)을 적용하여 형성되는 제 2 확산 방지막(213)은 구리 금속배선(211a)과의 결합력이 우수하므로, 상기 제 2 확산 방지막(213)의 박리가 일어날 염려가 없고, 제 2 확산 방지막(213)과 구리 금속배선(211a) 계면에서의 EM 특성을 강화시킬 수 있다. As described above, since the second diffusion barrier layer 213 formed by applying the chemical reinforcing layer 212 using iodine (I) or the like has excellent bonding force with the copper metal wiring 211a, the second diffusion barrier layer 213 ), There is no fear of peeling off, and the EM characteristics at the interface between the second diffusion barrier film 213 and the copper metal wiring 211a can be enhanced.

또한, 종래의 경우 제 2 확산 방지막의 비교적 높은 k 값(SiN의 k=7, SiC의 k=5)에 의해 전체의 유효 k 값이 증가되지만, 본 발명의 경우 구리 금속배선(211a)을 제외한 영역에는 제 2 확산 방지막(213)이 형성되지 않으므로 유효 k 값이 증가되는 것을 방지할 수 있다.In addition, in the conventional case, the overall effective k value is increased by a relatively high k value of the second diffusion barrier (k = 7 of SiN and k = 5 of SiC), but in the present invention, except for the copper metal wiring 211a Since the second diffusion barrier layer 213 is not formed in the region, an increase in the effective k value can be prevented.

다음으로, 산성(acid) 용액을 DI 워터(deionized water)에 희석시킨 용액으로 세정 공정을 수행한 후, 도 2h에 도시한 바와 같이, 기판 전면 상에 제 4 층간절연막(214)을 형성한다. 상기 제 4 층간절연막(214)은 상기 제 1, 제 2 및 제 3 층간절연막(201, 204, 206)과 마찬가지로, 주로 산화물 계통의 절연물질, 특히 낮은 유전율값(low k)을 갖는 절연물질로 형성한다. 이때, 상기 제 2 확산 방지막(213)은 구리 금속배선(211a)의 구리 원자가 상기 제 4 층간절연막(214)으로 확산되는 것을 방지한다.Next, after performing a cleaning process with a solution in which an acid solution is diluted in DI water, a fourth interlayer insulating film 214 is formed on the entire surface of the substrate as shown in FIG. 2H. Like the first, second and third interlayer insulating films 201, 204, and 206, the fourth interlayer insulating film 214 is mainly an oxide-based insulating material, in particular, an insulating material having a low dielectric constant (low k). Form. In this case, the second diffusion barrier 213 prevents the copper atoms of the copper metal wiring 211a from diffusing into the fourth interlayer insulating layer 214.

이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.The present invention is not limited to the above-described embodiments, but can be variously modified and changed by those skilled in the art, which should be regarded as included in the spirit and scope of the present invention as defined in the appended claims. something to do.

앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구리 금속배선 형 성방법에 의하면, 유전층과의 계면특성이 우수한 RuO2 등을 배리어막으로 적용함으로써 미세 선폭에 적용되는 다공성 층간절연막의 기계적 안정성을 확보할 수 있으며, 듀얼 다마신 패턴의 바닥부에 형성된 배리어막 부분을 제거함으로써 하부 금속배선과 구리 금속배선 간의 저항을 감소시킬 수 있다. 또한, 요오드(I) 등을 이용한 화학적 강화제층을 적용하여 구리 금속배선의 표면에만 선택적으로 확산 방지막을 형성함으로써, 구리 금속배선과 확산 방지막 간의 결합력을 향상시켜 이들 계면에서의 EM 특성을 개선할 수 있을 뿐만 아니라, 유효 k 값이 증가되는 것을 방지할 수 있다.As described above, according to the copper metal wiring forming method of the semiconductor device according to the present invention, by applying RuO 2 having excellent interface characteristics with the dielectric layer as a barrier film to ensure the mechanical stability of the porous interlayer insulating film applied to the fine line width The resistance between the lower metal wiring and the copper metal wiring can be reduced by removing the barrier film portion formed at the bottom of the dual damascene pattern. In addition, by applying a chemical reinforcing layer using iodine (I) or the like to selectively form a diffusion barrier only on the surface of the copper metal wiring, it is possible to improve the bonding force between the copper metal wiring and the diffusion barrier to improve EM characteristics at these interfaces. In addition, the effective k value can be prevented from increasing.

결과적으로, 본 발명은 구리 금속배선의 신뢰성을 향상시킬 수 있다.As a result, the present invention can improve the reliability of the copper metal wiring.

Claims (17)

하부 금속배선이 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a lower metallization; 상기 반도체 기판 상에 상기 하부 금속배선의 일부분을 노출시키는 듀얼 다마신 패턴이 구비된 층간절연막을 형성하는 단계;Forming an interlayer insulating film having a dual damascene pattern exposing a portion of the lower metal wiring on the semiconductor substrate; 상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 배리어막을 형성하는 단계;Forming a barrier layer on the entire structure including the dual damascene pattern; 상기 듀얼 다마신 패턴의 바닥부에 형성된 상기 배리어막 부분을 제거하여 상기 하부 금속배선의 상부를 노출시키는 단계;Exposing an upper portion of the lower metal wire by removing a portion of the barrier layer formed on a bottom portion of the dual damascene pattern; 상기 상부가 노출된 하부 금속배선 상부의 상기 듀얼 다마신 패턴이 매립되도록 전체 구조 상에 구리막을 형성하는 단계;Forming a copper film on an entire structure such that the dual damascene pattern on the upper portion of the lower metal interconnection to which the upper portion is exposed is embedded; 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP하여 구리 금속배선을 형성하는 단계; 및CMP the copper film until the interlayer insulating film is exposed to form a copper metal wiring; And 상기 구리 금속배선의 표면에만 선택적으로 확산 방지막을 형성하는 단계;를 포함하는 반도체 소자의 구리 금속배선 형성방법.And selectively forming a diffusion barrier layer on only the surface of the copper metal wiring. 제 1 항에 있어서,The method of claim 1, 상기 구리 금속배선을 형성하는 단계 후,After forming the copper metal wiring, 상기 구리 금속배선에 H2 또는 NH3 플라즈마 처리를 실시하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.And performing a H 2 or NH 3 plasma treatment on the copper metal wires. 제 1 항에 있어서,The method of claim 1, 상기 확산 방지막을 형성하는 단계는,Forming the diffusion barrier layer, 상기 구리 금속배선의 표면에만 화학적 강화제층을 형성하는 단계; 및Forming a chemical reinforcing layer only on the surface of the copper metallization; And 상기 화학적 강화제층이 형성된 구리배선 표면에 선택적으로 금속막을 증착하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.And selectively depositing a metal film on a surface of the copper wiring on which the chemical reinforcing agent layer is formed. 제 3 항에 있어서,The method of claim 3, wherein 상기 화학적 강화제층은 CH3I, C2H5I, CH2I2 중 어느 하나의 요오드(I) 함유 액체화합물, Hhfac1/2H2O, Hhfac 및 TMVS 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The chemical reinforcing layer is formed using any one of iodine (I) -containing liquid compound of any one of CH 3 I, C 2 H 5 I, CH 2 I 2 , Hhfac1 / 2H 2 O, Hhfac and TMVS A copper metal wiring forming method of a semiconductor device. 제 3 항에 있어서,The method of claim 3, wherein 상기 화학적 강화제층은 순수 요오드 가스(pure I2), 요오드(I) 함유 가스 및 수증기(water vapor) 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The chemical reinforcing layer is formed using any one of pure iodine gas (pure I 2 ), iodine (I) -containing gas and water vapor (water vapor). 제 3 항에 있어서,The method of claim 3, wherein 상기 화학적 강화제층은 주기율표 상의 7족 원소들인 F, CI, Br, I, At 원소의 액체 상태나 가스 상태 또는 그 화합물의 액체 상태나 가스 상태 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The chemical reinforcing layer is formed using any one of a liquid state or a gas state of the F, CI, Br, I, At elements of the Group 7 elements of the periodic table, or a liquid state or gas state of the compound Copper metal wiring formation method. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,The method according to any one of claims 4 to 6, 상기 화학적 강화제층은 -20 내지 300℃의 온도범위에서 1 내지 600초 동안 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The chemical reinforcing layer is a copper metal wiring forming method of a semiconductor device, characterized in that formed for 1 to 600 seconds in the temperature range of -20 to 300 ℃. 제 3 항에 있어서,The method of claim 3, wherein 상기 금속막은 Ru을 ALD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The metal film is formed by depositing Ru by the ALD method. 제 8 항에 있어서,The method of claim 8, 상기 Ru의 소스로는 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3 및 RuO4 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.Ru sources include Ru (Cp) 2 , Ru (EtCp) 2 , Ru (MeCp) 2 , Ru (tmhd) 3 , Ru (mhd) 3 , Ru (Od) 3 , RuCl 3 , Ru 3 (CO). 12 , Ru-acetylacetonate (Ru-AA), RuO 3 and RuO 4 The method of forming a copper metal wiring of a semiconductor device, characterized in that using one. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 RuO2를 ALD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The barrier layer is formed by depositing RuO 2 by the ALD method. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 Ru을 ALD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The barrier film is formed by depositing Ru by the ALD method. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 RuO2 및 Ru을 ALD법으로 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The barrier film is formed by depositing RuO 2 and Ru by the ALD method in order to form a copper metal wiring of a semiconductor device. 제 12 항에 있어서,The method of claim 12, 상기 RuO2 및 Ru은 1 내지 200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The RuO 2 and Ru is a copper metal wiring forming method of a semiconductor device, characterized in that formed in a thickness of 1 to 200 Å. 제 13 항에 있어서,The method of claim 13, 상기 RuO2는 1 내지 190 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The RuO 2 is a copper metal wiring forming method of a semiconductor device, characterized in that formed in a thickness of 1 to 190 kPa. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 전도성막, 산화막 및 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The barrier film is a copper metal wiring forming method of a semiconductor device, characterized in that formed by any one of a conductive film, an oxide film and a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 배리어막은 TiN을 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하거나, WN를 CVD법으로 증착하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.The barrier film is deposited TiN by any one of ionization PVD, CVD and MOCVD method, or Ta or TaN by ionization PVD or CVD method, WN by CVD method, any one of TiAlN, TiSiN and TaSiN. Copper metal wiring formation method of a semiconductor device, characterized in that formed by depositing by PVD or CVD method. 제 1 항에 있어서,The method of claim 1, 상기 배리어막의 제거 공정은 RF 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.And removing the barrier film using a RF plasma.
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