KR100852569B1 - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

Abstract

본 발명은 어드레스 펄스의 전압이 낮은 동시에 스캔 펄스의 폭이 좁아도 어드레스 방전이 확실하게 발생되는 플라즈마 디스플레이의 구동 방법을 실현한다.

플라즈마 디스플레이의 구동 방법으로서, 1 표시 화면에 상당하는 1 표시 프레임은 복수의 서브 프레임을 구비하고, 점등하는 서브 프레임을 조합하여 계조 표시를 행하며, 각 서브 프레임은 리셋 기간과, 리셋 기간 후 표시 셀의 벽 전하를 표시 데이터에 따른 상태로 설정하는 어드레스 기간과, 점등 셀을 선택적으로 발광시키는 서스테인 기간을 구비하고, 리셋 기간에는 제1 전극과 제2 전극 사이에 시간의 경과와 함께 전압이 변화하는 신호를 인가하는 플라즈마 디스플레이의 구동 방법에 있어서, 리셋 기간에 제1과 제2 전극 사이에 인가되는 리셋 전압 차와, 어드레스 기간에 제1과 제2 전극 사이에 인가되는 어드레스 전압 차는 각 서브 프레임마다 임의로 설정된다.

플라즈마 디스플레이, 프레임, 어드레스 전극, 서스테인 기간, 리셋 기간

Description

플라즈마 디스플레이 패널의 구동 방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}

도 1은 플라즈마 디스플레이 장치의 기본 구성을 나타내는 블록도.

도 2는 플라즈마 디스플레이 장치에서 계조 표시를 행하기 위한 프레임 구성을 나타내는 도면.

도 3은 플라즈마 디스플레이 장치의 종래의 구동 방법을 나타내는 파형도.

도 4는 플라즈마 디스플레이 장치의 종래의 구동 방법의 다른 예를 나타내는 파형도.

도 5는 본 발명의 제1 실시예의 프레임 구성을 나타내는 도면.

도 6은 제1 실시예의 구동 방법을 나타내는 파형도.

도 7은 제1 실시예에 있어서의 리셋 기간 종료 후의 각 전극의 벽 전하를 나타내는 도면.

도 8은 제1 실시예에서 사용하는 둔파 발생 회로의 구성과 동작을 나타내는 도면.

도 9는 본 발명의 제2 실시예의 프레임 구성을 나타내는 도면.

도 10은 제2 실시예의 구동 방법을 나타내는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 플라즈마 디스플레이 패널

11 : 어드레스 드라이버

12 : Y 스캔 드라이버

13 : Y 서스테인 회로

14 : X 서스테인 회로

15 : 제어 회로

본 발명은, 플라즈마 디스플레이의 구동 방법에 관한 것으로, 특히 각 표시 프레임은 복수의 서브 프레임을 포함하며, 점등하는 서브 프레임의 조합에 의해 계조 표시를 행하는 플라즈마 디스플레이의 구동 방법에 관한 것이다.

플라즈마 디스플레이(PD) 장치는, 자기 발광형이므로 시인성(visibility)이 좋고, 박형이며 대화면 표시 및 고속 표시가 가능하기 때문에, CRT를 대신하는 표시 장치로서 주목받고 있다.

도 1은, PD 장치의 기본 구성을 나타내는 도면이다.

도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널(PDP : 10)에서는 X 전극(제1 전극 : 서스테인 전극 : X1, X2, …)과 Y 전극(제2 전극 : 스캔 전극 : Y1, Y2, …)을 인접하여 교대로 배치하고, X 및 Y 전극에 수직 방향으로 어드레스 전극(제3 전극 : A1, A2, …)을 배치한다. X 전극과 Y 전극의 조합, 즉 X1과 Y1, X2와 Y2, … 사이에 표시 라인이 형성되고, 각 표시 라인과 어드레스 전극이 교차 하는 부분에 표시 셀(이하, 단순히 셀이라고 칭함.)이 형성된다.

X 전극은 공통으로 X 서스테인 회로(14)에 접속되고, 동일한 구동 신호가 인가된다. Y 전극은 각각 Y 스캔 드라이버(12)에 접속되고, 후술하는 어드레스 동작 시에는 순차 스캔 펄스가 인가되지만, 그 외인 경우에는 Y 서스테인 회로(13)에 의해 동일한 구동 신호가 인가된다. 어드레스 전극은, 어드레스 드라이버(11)에 접속되고, 어드레스 동작 시에는 스캔 펄스에 동기하여, 점등 셀과 비점등 셀을 선택하는 어드레스 신호가 인가되지만, 그 외인 경우에는 동일한 구동 신호가 인가된다. 제어 회로(15)는 상기된 각 부분을 제어하는 신호를 출력한다.

도 2는 PD 장치에서의 구동 시퀀스를 설명하기 위한 프레임의 구성을 나타내는 도면이다. 플라즈마 디스플레이의 방전은, 온 또는 오프의 2치의 상태밖에 얻을 수 없기 때문에, 발광의 횟수에 의해 계조를 표현한다. 그 때문에, 도 2에 도시된 바와 같이 1 화면의 표시에 상당하는 1 프레임을, 여러개의 서브 프레임으로 분할한다. 각 서브 프레임은 리셋 기간, 어드레스 기간, 및 서스테인 기간을 포함한다. 리셋 기간에서는 전의 서브 필드에서의 점등 상태에 관계없이, 모든 셀을 균일한 상태, 예를 들면 벽 전하를 소거한 상태나 벽 전하가 균일하게 형성되는 상태로 하기 위한 동작이 행해진다. 어드레스 기간에서는 표시 데이터에 따라 셀의 온이나 오프의 상태를 결정하기 위해, 선택적인 방전(어드레스 방전)이 행해지며, 온 상태인 셀에 다음 서스테인 기간에 방전하여 발광하는 데 필요한 벽 전하가 형성된다. 서스테인 기간은, 어드레스 기간에 온 상태로 설정된 셀에서 반복하여 방전을 행하게 하여, 발광시킨다. 서스테인 기간의 길이, 즉 발광 횟수는 각각의 서 브 필드에서 다른데, 예를 들면 각 서브 프레임의 발광 횟수의 비율을 1 : 2 : 4 : 8…이라는 상태로 설정하고, 각 셀마다 계조에 따라 발광시키는 서브 프레임을 조합하면, 계조 표시를 행할 수 있다.

도 3은, 플라즈마 디스플레이 패널의 종래의 구동 방법의 예를 나타내는 파형도이다. 도시된 바와 같이, 리셋 기간에서는 X 전극에 방전 개시 전압 이상의 높은 전압 Vw, 예를 들면 300V의 펄스를 인가한다. 상기 펄스의 인가에 따라, 이전의 서브 필드의 점등 상태에 관계없이, 모든 셀에서 방전이 발생하고, 벽 전하가 형성된다. 이어서 상기 펄스를 제거하면, 벽 전하 자체의 전압에 의해 재차 방전을 개시하지만, 전극 사이에는 전위차가 없기 때문에, 방전에 의해 발생한 공간 전하는 중화하여 벽 전하가 없는 균일한 상태를 실현할 수 있다. 어드레스 기간에 있어서는 Y 전극에 스캔 펄스를 순차적으로 인가하고, 그 표시 라인을 점등시키는 셀의 어드레스 전극에는 어드레스 펄스(어드레스 신호)를 인가하여 방전을 행한다. 상기 방전은 X 전극측에도 확대되고, X 전극과 Y 전극 사이에는 벽 전하가 형성된다. 상기 스캔을 모든 표시 라인에 걸쳐 실행한다. 어드레스 기간에 있어서는, 어드레스 펄스를 인가한 셀에서는 방전이 발생하고, 어드레스 펄스를 인가하지 않은 셀에서는 방전이 발생하지 않는 것이 필요하고, 어드레스 펄스의 전압은 각종 오차 요인을 고려하여 결정한다. 이어서, 서스테인 기간에서, X 전극과 Y 전극에 전압 Vs(약 170V)의 서스테인 펄스를 반복하여 인가한다. 서스테인 펄스가 인가되면, 어드레스 기간에 벽 전하가 형성된 셀은, 서스테인 펄스의 전압에 벽 전하의 전압이 중첩되어 방전 개시 전압 이상이 되어 방전을 개시한다. 어드레스 기간에 벽 전하가 형성되지 않은 셀은 방전되지 않는다. 또, 대부분의 전하는 중화하지만, 다소의 이온이나 준안정 원자는 방전 공간 내에 머문다. 다음 어드레스 방전으로 상기 남은 전하를 이용하여, 어드레스 방전을 확실하게 발생시키기 위한 불씨로서 작용시키는 것도 행해지고 있다. 이것은, 일반적으로 불씨 효과 또는 프라이밍(priming) 효과라고 한다.

도 4는, 본 출원인이 일본 미심사 특허공개 2000-75835호 공보에서 개시하고 있는 종래의 구동 방법의 다른 예를 나타내는 도면이다. 상기 구동 방법은, 리셋 펄스를 전압이 완만하게 변화하는 둔파로 함으로써, 미약한 리셋 방전을 생기게 하고, 리셋 방전에 의한 콘트라스트의 저하를 억제할 수 있다. 또, 일본 미심사 특허 공개 2000-75835호 공보는 리셋 기간의 종료 시에 X 전극과 Y 전극 사이에 인가하는 전압에 의해 축적되는 벽 전하를 임의의 양으로 하는 것이 가능하며, Y 전극에 인가되는 둔파 파형의 전압을, 어드레스 시에 스캔 펄스가 인가되지 않을 때의 전압과 스캔 펄스의 전압 사이의 임의의 전압으로 함으로써, 안정된 어드레스 방전을 행할 수 있는 것을 개시하고 있다.

이상이, 플라즈마 디스플레이 장치의 기본적인 구성과 동작이지만, 각종 변형례가 제안되어 있다. 예를 들면, 도 2의 프레임 구성으로, 동일한 발광 횟수의 서브 필드를 여러개 설치하여, 동화상 표시가 원활해지도록 하는 것이 행해지고 있다. 또한, 1 프레임의 최초의 서브 필드에서만 기입 방전을 따르는 리셋 동작을 행하고, 이후의 서브 필드의 리셋 동작으로는 기입 방전을 행하지 않은 경우도 있다. 또한, 모든 셀에서 리셋을 행하지 않고, 이전의 서브 필드에서 점등한 셀만 리셋을 행하는 경우도 있다. 또한, 리셋 동작으로 균일한 벽 전하를 남기고, 어드레스 동작으로는 비점등 셀을 선택하여 벽 전하를 소거하는 소거 어드레스법이 행해지는 경우도 있다. 또한, 리셋 펄스를 제거한 후의 X 전극과 Y 전극 사이에 전위차를 제공함에 따라, 원하는 전하를 남겨, 어드레스 동작 시에 이용하는 경우도 있다. 또한, 본 출원인은 특허 제2801893호에서, X 전극과 Y 전극 사이의 모든 슬릿, 즉 각 Y 전극과 양측의 X 전극 사이에서 표시 라인을 형성함으로써, X 전극과 Y 전극의 개수를 바꾸지 않고 표시 라인 수를 2배로 하는 ALIS 방식이라고 하는 플라즈마 디스플레이 장치를 개시하고 있다.

이상과 같이, 플라즈마 디스플레이 장치에는 각종 변형예가 있지만, 본원 발명은 그 어디에도 적용 가능하다.

플라즈마 디스플레이 장치는, CRT를 능가하는 고화질이 요구되고 있다. 고 화질의 요소로는 고정밀, 고계조성, 고휘도화, 고콘트라스트 등이 있다. 고정밀로 하기 위해서는 화소 피치를 미세하게 하여 표시 라인 수 및 표시 셀 수를 증가시킬 필요가 있으며, 상기된 ALIS 방식은 고정밀화를 저비용으로 실현하는 구성이다. 고콘트라스트로 하기 위해서는 리셋 펄스 등의 화상에 관계하지 않은 방전의 강도나 횟수를 감소시킨다.

고계조로 하기 위해서는, 프레임 내의 서브 필드의 개수를 증가시켜, 표현할 수 있는 계조 수를 증가시킬 필요가 있지만, 여기에는 리셋 기간이나 어드레스 기간에 필요한 시간을 단축하거나, 서스테인 방전의 주기를 단축할 필요가 있다. 또한, 고휘도로 하기 위해서는 1회의 서스테인 방전의 강도를 증가시키는 것이라도 가능하지만, 이것은 형광체의 열화를 초래한다는 문제가 있고, 다른 방법으로는 프레임 내의 서스테인 방전의 횟수를 증가시키는 방법이 있다. 서스테인 방전의 횟수를 증가시키기 위해서는, 상기된 바와 같이 서스테인 방전의 주기를 단축하거나, 리셋 기간이나 어드레스 기간에 필요로 하는 시간을 단축하여 서스테인 기간의 비율을 증가시키는 것이다. 그러나, 서스테인 동작 주기의 단축은 현재의 구성으로는 서스테인 방전을 안정적으로 발생시키는 데에 있어서 한계가 있다. 그래서, 고계조화 및 고휘도화의 관점으로부터 리셋 기간이나 어드레스 기간에 필요로 하는 시간의 단축이 기대되고 있다. 특히, 어드레스 기간은 스캔 펄스를 순차 인가하기 위해 리셋 기간에 비해 길며, 스캔 펄스를 좁힐 수 있다면 시간 단축의 효과가 크다.

어드레스 동작에서의 어드레스 전극과 Y 전극 사이의 전압은, 어드레스 펄스의 전압과 스캔 펄스의 전압의 차(혹은, 그것에 리셋 기간에 형성된 벽 전하에 의한 실효적인 전압을 가한 전압)이고, 상기 실효 전압이 방전 임계치 전압을 넘으면 방전한다. 이 때의 실효 전압과 방전 임계치 전압과의 차가 크면 어드레스 방전을 개시하기까지의 지연이 작아지므로, 스캔 펄스의 폭을 좁힐 수 있고, 차가 작으면 어드레스 방전을 개시하기까지의 지연이 커지므로, 스캔 펄스의 폭을 넓힐 필요가 있다. 즉, 어드레스 동작에서의 어드레스 전극과 Y 전극 사이의 실효 전압과 스캔 펄스의 폭은, 트레이드 오프의 관계에 있다. 따라서, 좁은 스캔 펄스로 동작시키는 하나의 방법은, 어드레스 펄스와 스캔 펄스의 전압 차를 크게 하는 것이다.

또한, 어드레스 펄스의 전압은 각종 오차 요인을 고려하여, 어드레스 펄스가 인가된 셀에서는 어드레스 방전이 발생하고, 어드레스 펄스가 인가되지 않은 셀에서는 어드레스 방전이 발생하지 않도록 결정할 필요가 있다. 구체적으로는, 어드레스 펄스의 전압을 각 셀에 인가되는 실효 전압의 변동 이상으로 설정하고, 어드레스 펄스 전압의 1/2이 인가되었을 때에 방전 임계치 전압이 되도록, 스캔 펄스의 전압(및 리셋 기간에 형성된 벽 전하에 의한 실효적인 전압)을 결정하고 있다. 스캔 펄스는, 어드레스 펄스와의 차 전압이 문제이고, 어드레스 펄스가 정극성이라고 하면 스캔 펄스는 부극성이다. 상술된 바와 같이 차전압을 크게 하기 위해서는, 예를 들면 스캔 펄스의 전압을 저하시킬 필요가 있지만, 이 경우에는 Y 스캔 드라이버의 내압(耐壓)의 문제가 생긴다.

그래서, 리셋 기간에 다음 어드레스 동작에 유효한 벽 전하를 남기고, 상기 잔류 벽 전하에 의한 전압을 이용하여 어드레스 펄스와 스캔 펄스의 전압 차를 실효적으로 높이는 것도 유효하다.

이상 설명한 바와 같은 점을 고려하여, 어드레스 펄스의 전압, 스캔 펄스의 전압과 폭, 및 리셋 기간에 잔류시키는 벽 전하를, 표시 데이터에 따른 어드레스 방전이 확실하게 발생되도록 스캔 펄스의 폭을 결정하고 있다.

플라즈마 디스플레이 장치에서는, 계조를 표현하기 위해, 도 2에 도시된 바와 같은 서브 프레임 구성을 구비하고, 각 셀마다 표시 레벨에 따라 발광시키는 서브 프레임을 선택하고 있다. 어드레스 펄스의 전압, 스캔 펄스의 전압과 폭, 및 리셋 기간에 잔류시키는 벽 전하는, 일반적으로는 이들 조건은 모든 서브 프레임에 서 동일하였다.

그러나, 리셋 기간과 어드레스 기간의 조건을 각 서브 프레임에서 동일하게 한 경우, 서브 프레임에 의해 어드레스 방전의 발생의 지연이 다르다. 상기 어드레스 방전 발생의 지연은, 프라이밍 효과의 부족에 의해 발생되고, 어드레스 방전을 발생하기 어렵게 한다. 상술된 바와 같이, 방전에 의해 발생한 전하는 벽 전하가 되거나 중화하지만, 다소의 이온이나 준 안정 원자는 방전 공간 내에 머물고, 프라이밍 효과를 제공한다. 방전 공간 내의 전하는 방전의 강도에 따라 발생하고, 서서히 중화하여 소멸한다. 그 때문에, 웨이티드가 큰(largely-weighted) 서브 프레임이 점등한 경우에는, 서스테인 방전이 다수회 행해지므로 큰 프라이밍 효과를 생기게 하지만, 웨이티드가 작은 서브 프레임이 점등한 경우에는, 서스테인 방전이 행해지는 횟수가 적으므로, 발생하는 프라이밍 효과는 작다. 또한, 프라이밍 효과는 방전 후에 시간의 경과와 함께 서서히 감소한다. 그 때문에, 예를 들면 어두운 표시가 계속되는 경우에는, 각 프레임으로 웨이티드가 작은 서브 프레임만이 점등하므로, 상기 서브 프레임에 의한 프라이밍 효과가 작은데다가, 다음 프레임까지 점등시키는 서브 프레임이 없기 때문에, 프라이밍 효과가 감소하여, 다음 프레임에서 그 서브 프레임의 어드레스 기간에는 프라이밍 효과가 매우 작아져, 어드레스 방전이 발생하기 어려워진다.

종래에는, 이러한 경우에도 확실하게 어드레스 동작을 행할 수 있도록 어드레스 펄스의 전압, 스캔 펄스의 전압과 폭, 및 리셋 기간에 잔류시키는 벽 전하 등의 조건을 결정하였다. 서브 프레임마다의 차는 어드레스 동작 시의 실효 전압의 변동을 증대시키므로, 그 만큼 어드레스 펄스의 전압을 크게 하거나, 스캔 펄스의 폭을 넓혀 허용 범위를 넓혔다. 그러나, 어드레스 펄스의 전압을 높이는 경우에는 내압(耐壓)이 높은 어드레스 드라이버를 사용할 필요가 있어, 비용 증가라는 문제를 생기게 한다. 한편, 스캔 펄스의 폭을 넓힌 경우에는, 어드레스 기간이 증가한다고 하는 문제를 생기게 한다.

이와 같이, 어드레스 펄스의 전압을 낮춤과 함께 스캔 펄스의 폭도 좁힌다는 양방의 조건을 충족시키는 방법은 종래 행해지지 않았다.

본 발명은 어드레스 펄스의 전압이 낮은 동시에 스캔 펄스의 폭이 좁아도 어드레스 동작을 위한 방전이 확실하게 발생하는 플라즈마 디스플레이의 구동 방법을 실현하는 것을 목적으로 한다.

본 발명의 플라즈마 디스플레이의 구동 방법은, 리셋 기간에 벽 전하를 남기도록 제1 전극(X 전극)과 제2 전극(Y 전극)사이에 인가되는 전압에 차를 만드는 구동 방법으로서, 상기 목적을 실현하기 위해 리셋 기간에 제1 전극과 제2 전극 사이에 인가되는 리셋 전압 차와, 어드레스 기간에 제1 전극과 제2 전극 사이에 인가되는 어드레스 전압 차는, 각 서브 프레임마다 임의로 설정되고, 리셋 전압 차 및 어드레스 전압 차 중 적어도 한쪽은 적어도 하나의 서브 프레임에서 다르다.

리셋 기간에 제1 전극과 제2 전극 사이에 인가되는 리셋 전압 차는 리셋 기간에 남는 벽 전하에 관계한다. 또한, 어드레스 전압 차와 벽 전하에 따른 전압을 정합한 전압이, 어드레스 동작 시에 제1 전극과 제2 전극 사이에 인가되는 실효 전 압이다. 본 발명에 따르면, 어드레스 기간에 제1 전극과 제2 전극 사이에 인가되는 어드레스 전압 차 또는 리셋 기간에 남는 벽 전하 또는 그 양방(즉 실효 전압)이 서브 프레임마다 최적의 양으로 설정된다. 따라서, 지금까지 고려한 서브 프레임에 의한 어드레스 방전의 지연을 고려할 필요가 없어지며, 모든 서브 프레임으로 스캔 펄스의 폭을 동일하게 좁힐 수 있고, 어드레스 기간에 필요로 하는 시간을 단축할 수 있다.

어드레스 동작 시의 실효 전압은 서스테인 기간이 긴 서브 프레임보다 서스테인 기간이 짧은 서브 프레임에서 더 크게 된다. 또한, 표시 프레임이 전면에서 리셋 방전을 행하는 프레임 리셋 기간을 프레임 최초로 구비하는 경우에는, 어드레스 동작 시의 실효 전압은 프레임 리셋 기간에 가까운 서브 프레임보다 프레임 리셋 기간에서 먼 서브 프레임에서 더 크게 된다.

또한, 어드레스 동작 시의 실효 전압과 함께 스캔 펄스의 폭도, 각 서브 프레임마다 설정하도록 해도 좋다.

본 발명의 구동 방법은, 리셋 기간에 제1 전극과 제2 전극 사이에 인가하는 둔파 펄스의 종료 시의 전압을 바꾸어 원하는 벽 전하를 남기는 방법이다. 종료 시의 전압을 바꾸기 위해서는, 상기 둔파 펄스를 발생시키는 회로가 시간의 경과와 함께 출력 전압이 변화하는 회로로서, 그 구동 시간을 제어함으로써 실현된다.

<발명의 실시 형태>

도 5는, 본 발명의 제1 실시예의 프레임 구성을 나타내는 도면이다. 도시된 바와 같이, 1 프레임에서는 서브 프레임 1(SF1), SF2, …, SF6의 6개의 서브 프레 임이 순서대로 배치되고, 각 서브 프레임의 서스테인 기간은 SF1, SF2, …, SF6의 순으로 길어진다.

도 6은, 제1 실시예의 각 서브 프레임에서의 구동 파형을 나타내는 도면이고, 서브 프레임에 따라 서스테인 기간의 길이(즉 서스테인 펄스 수)가 다름과 함께 ΔVadd-ΔVh가 임의로 설정된다.

도시된 바와 같이, 각 SF의 리셋 기간은 리셋 기간(기입)과 리셋 기간(전하 조정) 두개의 기간으로 분리된다. 리셋 기간(기입)에서는, X 전극에는 완만히 전압이 저하하는 둔파 펄스를, Y 전극에는 서서히 전압이 증가하는 둔파 펄스를 인가하여 리셋 방전을 발생시키고 있다. 리셋 방전에 의해, X 전극측에는 플러스의 전하가 축적되고, Y 전극측에는 마이너스의 전하가 축적된다. 그러나, 둔파 펄스에 의한 방전은 작고, 리셋 방전에 의한 불필요한 발광량을 작게 할 수 있다는 이점이 있다. 그러나, 둔파 펄스에 의한 리셋 방전으로 생기는 프라이밍 효과는 매우 작고, 충분한 프라이밍 효과를 얻을 수 없었다. 그 때문에, 이후의 어드레스 기간에서의 어드레스 방전에서는 서스테인 방전에 의해 생기는 프라이밍 효과가 중요해진다.

다음 리셋 기간(전하 조정)에서는 X 전극에 소정의 전압(여기서는 서스테인 펄스의 플러스측과 동일한 전압)을 인가하고, Y 전극에 서서히 전압이 저하하는 둔파 펄스를 인가하여 이전의 리셋 기간(기입)에서 축적된 벽 전하를 감소시킨다. 이 때, X 전극 인가하는 전압은 Y 전극에 인가하는 전압보다 높아, 그 사이의 전압 차는 ΔVh이다. 상술된 일본 미심사 특허 공개2000-75835호 공보에 개시되어 있듯 이 상기 전압 차 ΔVh와 잔류하는 벽 전하의 양사이에는 소정의 관계가 있으며, 전압 차 ΔVh를 작게 하면 벽 전하의 양이 증가한다. 또, 리셋 기간(전하 조정)에는 리셋 기간(기입)에서 축적된 벽 전하를 감소시키므로, 리셋 기간(기입)의 리셋 방전의 강도도, 리셋 기간(전하 조정)의 종료 후에 잔류하는 벽 전하에 관계한다. 리셋 방전의 강도는 리셋 기간(기입)의 X 전극과 Y 전극 사이의 전압에 관계한다. 어떤 경우든, 리셋 기간(전하 조정)의 종료 후에는 도 7에 도시된 바와 같이 Y 전극 상에는 마이너스의 전하가, X 전극 및 어드레스 전극 상에는 플러스의 전하가 축적된다. 축적되는 전하의 양은, ΔVh가 작으면 커지고, 또한 리셋 기간(기입)의 X 전극과 Y 전극사이의 전압이 커지면 커진다.

다음 어드레스 기간에서는 X 전극에 상기한 소정의 전압(서스테인 펄스의 플러스측과 동일한 전압)보다 ΔVx 높은 전압을 인가하고, Y 전극에 서스테인 펄스의 중간 전압을 인가한 후에, 폭 Ts의 스캔 펄스를 순차 인가한다. 스캔 펄스를 인가했을 때의 X 전극과 Y 전극 사이의 전압 차는 ΔVadd 이다. 스캔 펄스의 전압은 리셋 기간(전하 조정) 마지막에 Y 전극에 인가된 둔파 펄스의 전압보다 ΔVα 낮다. 또한, 스캔 펄스의 인가에 동기하여 어드레스 전극에 어드레스 펄스를 인가한다. 여기서, 어드레스 방전 시에 X 전극과 Y 전극사이에 인가되는 실효 전압은, ΔVadd에 벽 전하에 의한 전압을 중첩한 전압이다. 상기된 바와 같이 벽 전하에 의한 전압은 ΔVh에 관계하므로, 어드레스 방전 시에 X 전극과 Y 전극사이에 인가되는 실효 전압은 ΔVadd-ΔVh에 관계한다. 즉, ΔVadd-ΔVh가 클 수록, 어드레스 방전이 발생하기 쉽다. 이후의 서스테인 기간은, 종래와 마찬가지이며, 설명은 생 략한다.

상술된 바와 같이, 방전에 의해 발생한 전하의 일부는 방전 공간 내에 머물고, 프라이밍 효과를 제공한다. 제1 실시예에서는, 상기된 바와 같이 리셋 기간(기입)의 리셋 방전에 의한 프라이밍 효과가 작으므로, 주로 서스테인 방전에 의한 프라이밍 효과가 문제가 된다. 웨이티드가 큰 서브 프레임이 점등한 경우에는, 서스테인 방전이 다수회 행해지므로 큰 프라이밍 효과를 생기게 한다. 따라서, 웨이티드가 큰 서브 프레임이 점등하는 경우에는 인접하는 웨이티드가 작은 서브 프레임에도 프라이밍 효과를 제공하는 것뿐만 아니라, 다음 프레임의 웨이티드가 큰 서브 프레임까지 프라이밍 효과가 지속되므로, 프라이밍 효과는 문제가 되지 않는다. 이에 대해, 웨이티드가 작은 서브 프레임만이 점등하는 경우에는 프라이밍 효과가 작아, 다음 프레임이 웨이티드가 작은 서브 프레임이 점등할 때까지는 프라이밍 효과는 매우 작아진다. 그 때문에, 프라이밍 효과의 감소가 문제가 되는 것은 웨이티드가 작은 서브 프레임이다.

제1 실시예에서는 웨이티드가 작은 서브 프레임 SF1이나 SF2 등에서의 ΔVadd-ΔVh를, 웨이티드가 큰 서브 프레임 SF5나 SF6 등에서의 ΔVadd-ΔVh보다 크게 하여 어드레스 방전을 발생하기 쉽게 한다. 또한, 리셋 기간(기입)의 X 전극과 Y 전극 사이의 전압을 크게 하는 경우도 있다. 이에 따라, 비록 웨이티드가 작은 서브 프레임만이 점등하여 프라이밍 효과가 작은 경우라도 확실하게 어드레스 방전이 발생한다.

또한, 도 6에서, 리셋 기간(전하 조정)에 X 전극에 인가하는 전압과 어드레 스 기간에 X 전극에 인가하는 전압의 차 ΔVx와, 리셋 기간(전하 조정)의 종료 시에 Y 전극에 인가하는 전압(둔파의 종료 시의 전압)과 어드레스 기간에 Y 전극에 인가하는 스캔 펄스의 전압의 차 ΔVα의 합은, ΔVadd-ΔVh와 동일하다, 즉, ΔVadd-ΔVh= ΔVx+ ΔVα 이다. ΔVadd-ΔV h를 증가시키는 경우, ΔVx를 증가시켜도, ΔVα를 증가시켜도 동일한 효과를 얻을 수 있었다. 또, 어드레스 동작 시에 어드레스 전극에 잔류시키는 벽 전하의 양은, ΔVx와 ΔVα의 분배비에 의해 제어할 수 있다.

제1 실시예에서는, 리셋 기간(기입)과 리셋 기간(전하 조정)에서, 전극에 둔파 펄스를 인가할 필요가 있고, 게다가 둔파 펄스의 인가 종료 시의 전압을 서브 프레임에 따라 바꿀 필요가 있다. 도 8은, 이와 같은 둔파 펄스를 발생시키기 위한 둔파 발생 회로의 회로 구성과 그 동작을 나타내는 도면이다. 도 8의 (a)에 도시된 바와 같이 제1 FET의 드레인을 제1 전원 단자에 접속하고, 게이트를 제어부에 접속하고, 소스를 저항과 다이오드를 통해 출력에 접속한다. 출력은 Y 전극에 접속되고, Y 전극은 X 전극 사이에서 패널 용량을 형성한다. 또한, Y 전극, 즉 출력은 다이오드와 저항과 제2 FET를 통해 제2 전원 단자에 접속되어 있다. 제1 전원은 플러스의 둔파 파형의 목표 전압보다 약간 큰 전압의 전압원이고, 제2 전원은 마이너스의 둔파 파형의 목표보다 약간 낮은 전압의 전압원이다. 플러스의 둔파 펄스를 인가할 때에는 제어부로부터는 제2 FET를 오프 상태로 하는 신호를 출력한 상태에서 제1 FET를 온 상태로 하는 펄스가 인가된다. 제어부는 이 펄스의 폭을 자유롭게 설정 가능하다. 출력은, 저항과 패널 용량이 지연 회로를 형성하기 때문 에 FET가 온 상태가 되면 서서히 증가한다. 출력이 원하는 전압에 도달한 시점에서, 제어부가 제1 FET의 게이트에 인가하는 펄스의 출력을 정지시키면, 출력은 원하는 전압으로 유지된다. 예를 들면, 도 8의 (b)에 도시된 바와 같이, V1의 전압에서 정지하는 것이면, 제어부는 t1의 폭의 펄스를 출력하고, V2의 전압에서 정지하는 것이면, 제어부는 t2의 폭의 펄스를 출력한다. 이와 같이 하여, 플러스의 둔파 펄스의 종료 시의 전압을 임의로 설정할 수 있다. 마이너스의 둔파 펄스를 인가할 때에는 제2 FET를 상기된 바와 같이 구동한다. 이와 같이 함으로써, 도 6의 Y 전극에 인가하는 2개의 둔파 펄스를 조합시킨 신호를 생성할 수 있다.

도 9는 본 발명의 제2 실시예의 프레임 구성을 나타내는 도면이다. 제2 실시예의 프레임 구성에서는 프레임의 중앙으로부터 순서대로 웨이티드가 큰 서브 프레임을 배치함과 함께, 프레임의 최초에 프레임 리셋 기간을 마련하였다. 상기 프레임 리셋 기간은 이전 서브 프레임이 종료한 상태에 관계없이, 전면(모든 셀)에서 리셋 방전을 발생시키는 기간에 종래의 전면 기입 펄스를 사용해도 둔파 펄스를 사용해도 좋다. 상기 리셋 방전에 의해 프라이밍이 형성된다.

도 10은, 제2 실시예의 각 서브 프레임의 구동 파형을 나타내는 도면이고, 도 6의 제1 실시예의 구동 파형과 다른 것은 리셋 기간(기입)에, 급격하게 변화하는 펄스를 인가한다는 점이다. 이러한 펄스를 인가해도 마찬가지로 리셋 방전이 발생한다. 이후의 동작은 제1 실시예와 동일하지만, 제2 실시예에서는 프레임 리셋 기간으로부터 떨어진 서브 프레임 SF4나 SF2에 있어서의 ΔVadd-ΔVh 또는 리셋 기간(기입)의 X 전극과 Y 전극 사이의 전압을, 다른 서브 프레임 SF나 SF6 등에서 의 ΔVadd-ΔVh보다 크게 하여 어드레스 방전을 발생시키기 쉽게 한다. 이에 따라, 비록 프레임 리셋 기간으로부터 떨어진 서브 프레임에서 프라이밍 효과가 작은 경우라도, 확실하게 어드레스 방전이 발생한다.

이상 설명한 바와 같이, 본 발명에 따르면, 서브 프레임에 따라 어드레스 시의 실효 전압이 최적의 상태로 설정되므로, 동작 마진이 커지고, 스캔 펄스 폭을 좁게 하여 어드레스 기간을 짧게 할 수 있다. 이에 따라, 플라즈마 디스플레이 장치의 계조성 및 휘도를 한층 개선할 수 있다.

Claims (5)

1. 플라즈마 디스플레이 패널의 구동 방법으로서,

   제1 및 제2 전극이 교대로 인접하여 복수 배치됨과 함께, 그 제1 및 제2 전극에 교차하도록 제3 전극이 복수 배치되어 있고, 1 필드는 적어도 리셋 기간과 표시 셀의 벽 전하를 표시 데이터에 따른 상태로 설정하는 어드레스 기간을 갖는 복수의 서브 프레임을 갖고,

   상기 리셋 기간에서는, 상기 제2 전극에 시간의 경과에 따라 인가 전압 값이 증대하는 제1 파형의 전압을 인가하는 공정과, 이어서 상기 제2 전극에 시간의 경과에 따라 인가 전압 값이 감소하는 제2 파형의 전압을 인가하는 공정을 포함하고,

   상기 제2 파형이 최저 전압 값에 도달한 때의 상기 제1 전극과 상기 제2 전극 간에 인가되는 리셋 전압 차가 상이한 적어도 2개의 서브 프레임을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
2. 제1항에 있어서,

   상기 복수의 서브 프레임은, 상기 어드레스 기간에 설정된 상기 표시 셀의 상태에 따라, 점등 셀을 선택적으로 발광시키는 서스테인 기간을 갖고,

   상기 리셋 전압 차는, 상기 서스테인 기간이 긴 서브 프레임보다 상기 서스테인 기간이 짧은 서브 프레임에 있어서 더 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
3. 제1항에 있어서,

   각 표시 프레임은 이전의 프레임의 종료 상태에 관계없이 전체면에서 리셋 방전을 행하는 프레임 리셋 기간을 상기 프레임의 최초에 포함하고,

   상기 리셋 전압 차는, 상기 프레임 리셋 기간에 가까운 서브 프레임보다 상기 프레임 리셋 기간에서 먼 서브 프레임에 있어서 더 큰 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
4. 제1항에 있어서,

   상기 어드레스 기간에는, 상기 제2 전극에 순차 스캔 펄스가 인가됨과 함께, 상기 제3 전극에 상기 스캔 펄스에 동기하여 표시 데이터에 대응하는 신호가 인가되고,

   상기 스캔 펄스의 펄스 폭은 각 서브 프레임마다 임의로 설정되고,

   상기 리셋 전압 차는, 각 서브 프레임마다 상기 스캔 펄스의 펄스 폭에 따라 임의로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
5. 제1항에 있어서,

   상기 제1 파형과 상기 제2 파형은, 시간의 경과와 함께 출력 전압이 변화하는 회로의 구동 시간을 제어하는 것에 의해 실현되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.

Images