KR100829910B1 - 세라믹 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 세라믹 패키지 및 그 제조 방법에 관한 것으로, 발광 다이오드 칩 또는 반도체 칩이 실장되는 기판으로 도전성 세라믹 기판을 이용함으로써 방열 면적을 더 넓혀 발광 다이오드 칩 또는 반도체 칩으로부터 발생되는 열을 더욱 용이하게 방출할 수 있고, 도전성 세라믹 기판과 표면 실장용 외부 전극 사이에 절연막을 형성함으로써 도전성 세라믹 기판과 반도체 칩이 단락되는 것을 방지할 수 있는 세라믹 패키지 및 그 제조 방법이 제시된다.
패키지, 방열, 도전성 세라믹 기판
Description
도 1은 본 발명의 일 실시 예에 따른 발광 칩을 실장한 세라믹 패키지의 사시도.
도 2는 본 발명의 일 실시 예에 따른 발광 칩을 실장한 세라믹 패키지의 단면도.
도 3(a) 내지 도 3(f)는 본 발명의 일 실시 예에 따른 발광 칩을 실장한 세라믹 패키지의 제조 방법을 설명하기 위해 순서적으로 도시한 사시도.
도 4는 본 발명의 다른 실시 예에 따른 발광 칩을 실장한 세라믹 패키지의 단면도.
도 5는 본 발명의 또다른 실시 예에 따른 반도체 칩을 실장한 세라믹 패키지의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 도전성 세라믹 기판 13a 내지 13c : 절연막
14a 내지 14d : 금속막 15 : 발광 다이오드 칩
16 : 절연성 세라믹 기판 17 : 와이어
본 발명은 세라믹 패키지 및 그 제조 방법에 관한 것으로, 특히 도전성 세라믹 기판을 이용하여 방열 특성을 향상시킨 세라믹 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 패키지는 각종 전자 회로 및 배선이 형성된 단일 소자, 집적 회로등의 반도체 칩 또는 발광 칩을 먼지, 습기, 전기적 또는 기계적 부하등의 각종 외부 환경으로부터 보호하고, 반도체 칩 또는 발광 칩의 성능을 최적화 및 극대화시키기 위하여 리드 프레임 등을 이용하여 메인 보드로의 신호 인출 단자를 형성하고 몰딩재 등을 이용하여 몰딩한 것을 말한다.
종래의 패키지는 플라스틱 본체를 이용하는데, 플라스틱 본체를 이용하는 패키지는 반도체 칩, 예를들어 발광 칩에서 방출되는 열에 의해 플라스틱 본체가 변형될 수 있다. 따라서, 이에 따른 열응력을 완화하는 방법이 요구된다. 이를 위해 히트 싱크를 사용하여 방열 특성을 향상시키는 방법들이 연구되었다. 히트 싱크를 이용하는 패키지는 플라스틱 본체가 히트 싱크로부터 전기적 및 열적으로 고립된다. 따라서, 반도체 칩에서 방출되는 열에 의한 플라스틱 본체의 변형을 방지할 수 있다. 그러나, 플라스틱 본체를 이용함으로써 극소형 패키지를 제조하기 어려우며, 이를 제조하는 공정이 복잡하다.
한편, 세라믹을 이용하여 반도체 칩을 패키지하는 방법도 있다. 이 경우 절연성 세라믹 기판을 이용하고, 세라믹 기판의 반도체 칩 실장 영역에 소정의 홀을 형성하며, 홀을 포함한 세라믹 기판 상부에 반도체 칩을 실장한다. 이렇게 하여 세라믹 기판에 형성된 홀이 방열 기능을 하게 된다. 또한, 홀 상부에 또다른 절연성 세라믹 기판을 형성하고, 그 상부에 반도체 칩을 실장할 수도 있다.
그러나, 세라믹 기판을 이용한 패키지는 절연성 세라믹 기판에 형성된 홀에 의해서만 열을 방출시키기 때문에 방열 면적이 작고, 그에 따라 열 방출양도 한정될 수 밖에 없다. 따라서, 방열 면적을 크게 하여 반도체 칩으로부터 발생된 열을 모두 방출시킬 수 있는 패키지가 필요하게 된다. 이러한 열 방출 구조를 구비한 패키지는 반도체 발광 칩과 같이 많은 열이 야기되는 반도체 칩에서 더욱 절실하게 요구된다.
본 발명은 도전성 세라믹 기판을 이용하여 발광 칩 또는 반도체 칩을 실장하여 히트 싱크 또는 홀을 형성하지 않고도 방열 효과를 높일 수 있는 세라믹 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 도전성 세라믹 기판을 이용하면서 발광 칩 또는 반도체 칩의 일 전극 단자가 도전성 세라믹 기판과 단락되는 것을 방지할 수 있는 세라 믹 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 따른 세라믹 패키지는 도전성 세라믹 기판; 상기 도전성 세라믹 기판의 일면에 실장된 반도체 칩; 및 상기 도전성 세라믹 기판에 형성되며, 상기 반도체 칩과 연결되는 표면 실장용 외부 전극을 포함한다.
상기 도전성 세라믹 기판과 상기 표면 실장용 외부 전극 사이에 형성된 절연막을 더 포함한다.
또한, 본 발명의 실시 예에 따른 세라믹 패키지는 도전성 세라믹 기판; 상기 도전성 세라믹 기판 측면의 소정 영역을 통해 상기 도전성 세라믹 기판 전면의 소정 영역과 그 하부면의 소정 영역에 절연막 및 제 1 금속막이 적층되어 형성된 제 1 표면 실장용 외부 전극; 상기 도전성 세라믹 기판 타면의 소정 영역을 통해 상기 도전성 세라믹 기판 전면의 소정 영역과 그 하부면의 소정 영역에 제 2 금속막으로 형성된 제 2 표면 실장용 외부 전극; 및 상기 도전성 세라믹 기판 상면의 소정 영역에 실장된 반도체 칩을 포함한다.
상기 도전성 세라믹 기판의 측면과 타면은 상기 도전성 세라믹 기판의 두 측면이 연결되는 모서리를 포함한다.
상기 도전성 세라믹 기판의 측면과 타면은 서로 대향된다.
상기 반도체 칩은 발광 다이오드 칩을 포함한다.
상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성된 절연성 세라믹 기판이 더 형성된다.
상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성되며, 하부에 절연막이 형성된 도전성 세라믹 기판이 더 형성된다.
본 발명의 실시 예에 따른 세라믹 패키지 제조 방법은 도전성 세라믹 시트의 소정 영역에 복수의 제 1 홀을 형성한 후 상기 제 1 홀이 매립되도록 상기 도전성 세라믹 시트 전면의 소정 영역에 제 1 절연막을 형성하는 단계; 상기 도전성 세라믹 시트 하부면의 소정 영역에 제 2 절연막을 형성하는 단계; 상기 제 1 홀에 매립된 상기 제 1 절연막을 일부 제거하여 제 2 홀을 형성한 후 상기 제 2 홀이 매립되도록 상기 도전성 세라믹 시트 상면의 소정 영역에 제 1 금속막을 형성하는 단계; 상기 도전성 세라믹 시트 하부면의 소정 영역에 제 2 금속막을 형성하는 단계; 상기 도전성 세라믹 시트 상면의 소정 영역에 반도체 칩을 실장하는 단계; 및 상기 제 2 홀의 중앙부가 절단되도록 상기 도전성 세라믹 시트를 절단하는 단계를 포함한다.
상기 도전성 세라믹 시트는 복수의 도전성 세라믹 시트가 적층되어 형성된다.
상기 제 1 금속막은 상기 제 1 절연막 상부 및 상기 반도체 칩이 실장되는 영역을 제외한 나머지 영역에 형성된다.
상기 제 2 금속막은 상기 제 2 절연막 상부 및 상기 제 2 절연막과 소정 간격 이격된 영역에 형성된다.
상기 반도체 칩은 발광 다이오드 칩을 포함한다.
상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성된 절연성 세라믹 기판이 더 형성된다.
상기 절연성 세라믹 기판이 형성된 후 상기 도전성 세라믹 기판과 동시 소결하는 단계를 더 포함한다.
상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성되며, 하부에 절연막이 형성된 도전성 세라믹 기판이 더 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 칩을 실장하는 세라믹 패키지의 사시도이고, 도 2는 도 1을 대각선 방향으로 절취한 상태의 단면도이다.
도 1 및 도 2를 참조하면, 전기 전도성 뿐만 아니라 열 전도성이 뛰어난 도전성 세라믹 기판(11) 측면의 소정 영역, 예컨데 육면체 도전성 세라믹 기판(11)의 네 모서리 면(영역 12)에 절연막(13a) 및 금속막(14a)이 적층 형성된다. 여기서, 절연막(13a) 및 금속막(14a)이 적층 형성되는 도전성 세라믹 기판(11)의 측면은 네 모서리 면에 국한되지 않고 서로 대향되는 두면에 형성될 수 있으며, 각 측면에 하나 또는 그 이상이 형성될 수 있다. 또한, 도전성 세라믹 기판(11) 상부면 중앙부의 소정 영역, 바람직하게는 이후 반도체 칩(15)이 실장될 영역을 중심으로 일측에 절연막(13b) 및 금속막(14b)이 각각 소정 두께로 형성된다. 그리고, 도전성 세라믹 기판(11) 상부면의 반도체 칩(15)이 실장된 영역을 중심으로 타측에 금속막(14c)이 소정 두께로 형성된다. 여기서, 절연막들(13a 및 13b)은 동시에 형성될 수 있으며, 금속막들(14a, 14b 및 14c)도 동시에 형성될 수 있다. 그리고, 도전성 세라믹 기판(11) 상부면의 절연막(13b) 및 금속막(14b)이 적층된 영역에 대향하는 도전성 세라믹 기판(11) 하부면 영역에 절연막(13c) 및 금속막(14d)이 적층된다. 또한, 도전성 세라믹 기판(11) 상부면의 금속막(14c)이 형성된 영역에 대향하는 도전성 세라믹 기판(11) 하부면 영역에 금속막(14e)이 형성된다. 상기 도전성 세라믹 기판(11) 상부면의 절연막(13b) 상부에 형성된 금속막(14b) 및 하부면의 절연막(13c) 상부에 형성된 금속막(14d)은 도전성 세라믹 기판의 측면에 형성된 금속막(14a)을 통해 연결되어 제 1 표면 실장용 외부 전극으로 작용하고, 도전성 세라믹 기판(11)의 금속막(14c) 및 하부면의 금속막(14e)은 도전성 세라믹 기판(11)의 측면에 형성된 금속막(14a)을 통해 연결되어 제 2 표면 실장용 외부 전극으로 작용한다. 또한, 제 1 및 제 2 표면 실장용 외부 전극이 형성된 도전성 세라믹 기판(11) 상부에 소정 영역에 개구부가 형성된 절연성 세라믹 기판(16)이 형성된다. 절연성 세라믹 기판(16)의 개구부는 이후 반도체 칩(15)이 형성될 영역이 노출되도록 형성된다. 그 리고, 절연성 세라믹 기판(16)의 개구부에 의해 노출된 도전성 세라믹 기판(11) 상부면의 금속막(14b 및 14c)이 형성되지 않은 영역, 즉 중앙부에 접착제 등에 의해 반도체 칩(15)이 실장된다. 그리고, 와이어(17)에 의해 반도체 칩(15)과 제 1 및 제 2 표면 실장용 외부 전극이 각각 연결된다. 한편, 반도체 칩(15)과 표면 실장용 외부 전극을 보호하기 위한 몰딩부(미도시)가 형성될 수 있다. 이때, 반도체 칩(15)은 발광 다이오드를 포함하는 반도체 발광 소자, 반도체 메모리 소자 등 여러가지 소자일 수 있다. 여기서, 반도체 칩(15)이 반도체 발광 소자인 경우 반도체 발광 소자의 발광 효율을 향상시키기 위하여 절연성 세라믹 기판(16)의 개구부에 반사막을 도포하거나 반사판을 형성할 수도 있다.
상기한 바와 같이 본 발명에서는 제 1 표면 실장용 외부 전극 하부에 절연막(13a 및 13b)를 형성해야 하는데, 이는 본 발명에서는 도전성 세라믹 기판(11)을 이용하기 때문에 도전성 세라믹 기판(11)과 제 1 표면 실장용 외부 전극이 단락되는 것을 방지하기 위함이다. 즉, 도전성 세라믹 기판(11)과 제 1 및 제 2 표면 실장용 외부 전극이 모두 단락될 경우 와이어(17)에 의해 연결된 반도체 칩(15)도 단락되어 정상 동작하지 않기 때문에 제 1 및 제 2 표면 실장용 외부 전극중 적어도 어느 하나는 도전성 세라믹 기판(11)과 절연되어야 한다. 물론, 제 1 및 제 2 표면 실장용 외부 전극이 모두 도전성 세라믹 기판(11)과 절연되는 것이 좋겠지만, 이렇게 하면 절연막 증착 공정 및 패터닝 공정이 추가되는 등 공정 수가 증가하게 된다.
도 3(a) 내지 도 3(f)는 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 실장하는 세라믹 패키지의 제조 방법을 설명하기 위해 순서적으로 도시한 도면이다.
도 3(a)를 참조하면, 도전성 세라믹 시트(110)가 제공되고, 도전성 세라믹 시트(110)의 소정 영역에 제 1 펀칭 공정을 통해 복수의 제 1 홀(120)을 형성한다. 여기서, 도전성 세라믹 시트(110)는 세라믹 분말과 도전성 물질의 분말, 예컨데 금속 분말을 섞어 제조하는데, 도전성 물질의 함유량을 조절하여 도전 성질을 갖게 된다. 따라서, 도전성 세라믹 시트(110)는 전기 전도성 뿐만 아니라 뛰어난 열 전도성을 갖게 된다. 또한, 복수의 제 1 홀(120)은 소정의 간격으로 반복적으로 형성되는데, 예컨데 상하좌우 동일한 간격으로 복수의 제 1 홀(120)이 형성될 수 있다. 복수의 제 1 홀(120)은 하나의 발광 다이오드 칩이 실장되는 예컨데 사각형 세라믹 기판(111)의 네 모서리에 해당하는 영역에 형성될 수도 있으며, 사각형 세라믹 기판(111)의 일측에 하나 또는 두개의 홀이 형성되고, 이와 대향되는 타측에 하나 또는 두개의 홀이 형성될 수도 있다. 본 실시 예에서는 하나의 발광 다이오드 칩이 실장되는 사각형 세라믹 기판(111)의 네 모서리에 제 1 홀(120)이 형성되는 것으로 설명하겠다. 이러한 인접한 네개의 제 1 홀(120)이 이루는 사각형 영역의 중앙부에 이후 발광 다이오드 칩이 실장된다.
도 3(b)를 참조하면, 도전성 세라믹 시트(110) 상부면의 소정 영역에 제 1 절연막(130)을 형성한다. 이때, 제 1 절연막(130)은 도전성 세라믹 시트(110)의 일 방향으로 배열된 복수의 제 1 홀(120) 사이의 도전성 세라믹 시트(110)의 중앙부에 서 일측 방향으로만 형성된다. 즉, 도전성 세라믹 시트(110)의 중앙부를 중심으로 왼쪽 방향으로 제 1 홀(120)을 경계로 제 1 절연막(130)이 형성된다. 따라서, 결과적으로 복수의 제 1 홀(120) 전체가 제 1 절연막(130)에 의해 매립된다. 이후 도전성 세라믹 시트(110) 하부면의 제 1 절연막(130)이 형성된 상부면에 대향되는 영역의 일부에 제 2 절연막(140)을 형성한다. 이에 의해 도전성 세라믹 시트(110)의 상부면 및 하부면의 소정 영역에 제 1 및 제 2 절연막(130 및 140)이 형성되고, 복수의 홀(120)은 제 1 절연막(130)에 의해 매립되게 된다.
도 3(c)를 참조하면, 제 1 절연막(130)에 의해 매립된 복수의 제 1 홀(120)에 제 2 펀칭 공정으로 제 1 홀(120)보다 작은 제 2 홀(150)을 형성한다. 즉, 제 2 홀(150)은 제 1 홀(120)에 매립된 제 1 절연막(130)의 일부를 펀칭 공정으로 제거함으로써 형성된다. 따라서, 제 2 홀(150)이 형성되면서 제 1 홀(120)에 형성된 제 1 절연막(130)이 노출된다.
도 3(d)를 참조하면, 도전성 세라믹 시트(110) 상부면의 소정 영역에 제 1 금속막(160)을 형성한다. 즉, 제 1 금속막(160)은 도전성 세라믹 시트(110)의 발광 다이오드 칩이 형성될 영역을 제외한 양측에 형성되는데, 제 1 절연막(130) 상부와 발광 다이오드 칩이 형성될 영역을 제외한 제 1 절연막(130)이 형성되지 않은 영역의 도전성 세라믹 시트(110) 상부면에 제 1 금속막(160)이 형성된다. 따라서, 복수의 제 2 홀(150)이 제 1 금속막(160)에 의해 매립된다. 또한, 도전성 세라믹 시트(110) 하부면의 중앙 부위의 소정 영역을 제외한 나머지 영역에 제 2 금속막(170)을 형성한다. 특히, 제 2 절연막(140) 상부에 형성되는 제 2 금속막(170)은 도전성 세라믹 시트(110)와 단락되지 않도록 제 2 절연막(140)이 노출되도록 형성하거나 제 2 절연막(140)과 동일 패턴으로 형성해야 한다. 상기 제 1 및 제 2 금속막(160 및 170)은 스크린 인쇄 방식 또는 스퍼터링 방식을 이용하여 형성하며, 예를들어 Ag, Pd, Pt 등을 이용하여 형성한다. 또한, 제 2 홀(150)을 금속막으로 형성한 후 도전성 세라믹 시트(110)의 상부면 및 하부면에 제 1 및 제 2 금속막(160 및 170)을 형성할 수도 있다. 따라서, 제 1 및 제 2 금속막(160 및 170)은 제 2 홀(150)에 의해 서로 연결되고, 이들은 각각 제 1 및 제 2 표면 실장용 외부 전극으로 작용한다.
도 3(e)를 참조하면, 절연성 세라믹 시트(180)를 마련한 후 적어도 도전성 세라믹 시트(110)의 반도체 칩이 실장될 영역이 노출되도록 제 3 펀칭 공정에 의해 절연성 세라믹 시트(180)에 복수의 개구를 형성한다. 그리고, 복수의 개구가 형성된 절연성 세라믹 시트(180)를 도전성 세라믹 시트(110)에 적층한다. 그후 적층된 두 세라믹 시트(110 및 180)을 동시에 소결한다. 이때, 소결 온도는 약 700∼1050℃가 바람직하다.
도 3(f)를 참조하면, 절연성 세라믹 시트(180)의 개구부(185)에 의해 노출된 도전성 세라믹 시트(110) 상부에 반도체 칩(190)을 실장한 후 와이어(200)를 이용하여 제 1 및 제 2 표면 실장용 외부 전극과 연결한다. 이후 반도체 칩(190)과 배선들을 보호하기 위한 몰딩부(미도시)를 형성할 수 있다. 몰딩부(미도시)는 반도체 칩(190)을 보호하는 보호체의 역할 뿐만 아니라, 반도체 칩이 발광 소자인 경우 렌즈의 형상으로 형성하여 발광 소자 칩에서 출사되는 광이 경로를 제어하는 역할도 할 수 있다. 몰딩부(미도시)는 투명한 실리콘 수지 또는 에폭시 수지로 형성할 수 있으며, 발광 다이오드의 용도에 따라 광이 투과될 수 있을 정도의 불투명 수지로 형성될 수도 있다. 또한, 몰딩부(미도시)를 투명한 실리콘 수지를 이용하여 돔(dome) 형태 또는 상부가 평평한 형태로 형성하며, 실리콘 수지에 일정량의 확산제를 첨가할 수도 있다.
이후 제 1 홀(120) 내에 형성된 제 2 홀(150)의 중앙점을 절단점으로 하여 절단 공정을 실시한다. 이에 따라 도 1에 도시된 바와 같은 개별 세라믹 패키지가 형성된다.
상기에서는 도전성 세라믹 시트(110)가 단일 시트로 설명되었으나, 복수의 세라믹 시트가 적층된 다층 구조일 수 있다. 또한, 제 1 홀(120) 및 제 1 홀(120)내에 형성된 제 2 홀(150)은 단위 칩 패키지를 이루는 육면체의 네 모서리 면에 형성되었으나, 이에 국한되지 않고 단위 칩 패키지를 이루는 육면체의 서로 대향하는 두 면에 형성될 수 있으며, 각 측면에 하나 또는 그 이상이 형성될 수 있다.
한편, 상기 실시 예에서는 도전성 세라믹 기판(11) 상부에 실장된 발광 다이오드 칩(15)을 두개의 와이어(17)을 이용하여 제 1 및 제 2 표면 실장용 외부 전극에 연결하며, 수직한 개구부를 갖는 절연성 세라믹 기판(16) 형성하였다. 그러나, 이에 국한되지 않고 도 4에 도시된 바와 같이 제 2 표면 실장용 외부 전극 상에 발광 다이오드 칩(15)을 실장하고 하나의 와이어(17)을 이용하여 제 1 표면 실장용 외부 전극과 연결하고, 절연성 세라믹 시트(18)에 의해 절연되는 도전성 세라믹 기판(19)을 형성할 수도 있다. 또한, 도전성 세라믹 기판(19)는 개구부가 상부로 갈수록 폭이 넓어지게 형성될 수 있다. 이는 도전성 세라믹 기판(19)을 형성하기 위해 다수의 도전성 세라믹 시트를 적층하여 형성하는데, 아래에 형성되는 도전성 세라믹 시트의 개구의 크기보다 위로 적층될수록 도전성 세라믹 시트의 개구의 크기를 크게 형성한 후 압착함으로써 형성된다. 이렇게 하면 상부의 도전성 세라믹 기판(19)을 통해서도 열이 방출되므로 더욱 열 전도 특성을 더욱 향상시킬 수 있다.
또한, 절연성 세라믹 시트와 도전성 세라믹 시트를 교호로 적층할 수도 있는데, 이때도 위로 적층되는 세라믹 시트의 개구의 크기를 크게 형성한 후 압착한다. 이때, 제 1 및 제 2 표면 실장용 외부 전극과 접촉되는 최하단부는 절연성 세라믹 시트가 형성되는 것이 바람직하다.
도 5는 본 발명의 다른 실시 예에 따른 세라믹 패키지의 단면도이다.
도 5를 참조하면, 도전성 세라믹 기판(210)의 소정 영역에 복수의 홀(미도시)이 소정 크기로 형성되고, 홀(미도시)이 절연막 및 금속막으로 매립된다. 그리고, 도전성 세라믹 기판(210) 상부면 중앙부의 소정 영역, 즉 이후 반도체 칩이 실장될 영역을 제외한 나머지 영역에 절연막 및 금속막이 적층되고, 절연막 및 금속막이 적층된 상부면에 대향되는 영역의 도전성 세라믹 기판(210) 하부면에 절연막 및 금속막이 적층된다. 따라서, 도전성 세라믹 기판(210) 상부면 및 하부면에 각각 형성된 절연막 및 금속막이 홀에 형성된 절연막 및 금속막을 통해 서로 연결된다. 이에 따라 절연막(220) 상부에 복수의 리드 프레임(230)이 형성된다. 복수의 리드 프레임(230)이 형성되지 않은 도전성 세라믹 기판(210)의 상부에 프로세서에 의해 원하는 회로 소자가 형성된 반도체 칩(240)이 접착제(미도시)에 의해 접합된다. 접착제(미도시)는 페이스트를 이용할 수 있다. 또한, 반도체 칩(240)은 고주파수 특성을 갖는 마이크로 프로세서나 ASIC 제품 또는 DRAM, SRAM, 비휘발성 메모리 소자 등과 같은 고속 메모리 등이 구현된 칩 또는 센서 소자, 발광 소자를 포함한다. 그리고, 반도체 칩(240) 상부의 소정 부위에는 서로 소정 간격 이격되어 복수의 범프(bump) 전극(250)이 형성된다. 복수의 금속 패턴(230)과 복수의 범프 전극(250)은 본딩 와이어(260)에 의해 전기적으로 연결된다. 그리고, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 등의 봉지 수지(270)가 반도체 칩(240)과 본딩 와이어(260) 등을 외부 환경으로부터 보호하기 위해 피복된다. 또한, 전도성 세라믹 기판(210)의 하부면에는 복수의 솔더 볼(solder ball)(280)이 형성될 수 있다.
상기한 바와 같이 본 발명에서는 도전성 세라믹 기판(210)을 이용하기 때문에 제 1 및 제 2 리드 프레임 하부에 절연막(220)을 반드시 형성하여 제 1 및 제 2 금속 패턴과 도전성 세라믹 기판(210)이 단락되는 것을 방지해야 한다. 즉, 도전성 세라믹 기판(210)과 제 1 및 제 2 리드 프레임이 모두 단락될 경우 와이어에 의해 연결된 반도체 칩(240)도 단락되기 때문에 제 1 및 제 2 리드 프레임이 도전성 세라믹 기판(210)과 절연되어야 한다.
상술한 바와 같이 본 발명에 의하면 발광 다이오드 칩 또는 반도체 칩이 실장되는 기판으로 도전성 세라믹 기판을 이용함으로써 종래의 절연성 세라믹 기판에 홀을 형성하여 방열하는 구조에 비해 방열 면적이 더 넓어지므로 발광 다이오드 칩 또는 반도체 칩으로부터 발생되는 열을 용이하게 방출할 수 있다.
또한, 도전성 세라믹 기판과 표면 실장용 외부 전극 사이에 절연막을 형성함으로써 도전성 세라믹 기판과 반도체 칩이 단락되는 것을 방지할 수 있다.
Claims (16)
- 도전성 세라믹 기판;상기 도전성 세라믹 기판 측면의 소정 영역을 통해 상기 도전성 세라믹 기판 상부면의 소정 영역과 그 하부면의 소정 영역에 형성된 표면 실장용 외부 전극; 및상기 도전성 세라믹 기판 상부의 소정 영역에 실장되며 상기 표면 실장용 외부 전극과 연결되는 반도체 칩을 포함하는 세라믹 패키지.
- 제 1 항에 있어서, 상기 도전성 세라믹 기판과 상기 표면 실장용 외부 전극 사이에 형성된 절연막을 더 포함하는 세라믹 패키지.
- 도전성 세라믹 기판;상기 도전성 세라믹 기판 측면의 소정 영역을 통해 상기 도전성 세라믹 기판 상부면의 소정 영역과 그 하부면의 소정 영역에 절연막 및 제 1 금속막이 적층되어 형성된 제 1 표면 실장용 외부 전극;상기 도전성 세라믹 기판 타면의 소정 영역을 통해 상기 도전성 세라믹 기판 상부면의 소정 영역과 그 하부면의 소정 영역에 제 2 금속막으로 형성된 제 2 표면 실장용 외부 전극; 및상기 도전성 세라믹 기판 상면의 소정 영역에 실장된 반도체 칩을 포함하는 세라믹 패키지.
- 제 3 항에 있어서, 상기 도전성 세라믹 기판의 측면과 타면은 상기 도전성 세라믹 기판의 두 측면이 연결되는 모서리를 포함하는 세라믹 패키지.
- 제 3 항에 있어서, 상기 도전성 세라믹 기판의 측면과 타면은 서로 대향되는 세라믹 패키지.
- 제 1 항 또는 제 3 항에 있어서, 상기 반도체 칩은 발광 다이오드 칩을 포함하는 세라믹 패키지.
- 제 6 항에 있어서, 상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성된 절연성 세라믹 기판이 더 형성된 세라믹 패키지.
- 제 6 항에 있어서, 상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성되며, 하부에 절연막이 형성된 도전성 세라믹 기판이 더 형성된 세라믹 패키지.
- 도전성 세라믹 시트의 소정 영역에 복수의 제 1 홀을 형성한 후 상기 제 1 홀이 매립되도록 상기 도전성 세라믹 시트 상부면의 소정 영역에 제 1 절연막을 형성하는 단계;상기 도전성 세라믹 시트 하부면의 소정 영역에 제 2 절연막을 형성하는 단계;상기 제 1 홀에 매립된 상기 제 1 절연막을 일부 제거하여 제 2 홀을 형성한 후 상기 제 2 홀이 매립되도록 상기 도전성 세라믹 시트 상면의 소정 영역에 제 1 금속막을 형성하는 단계;상기 도전성 세라믹 시트 하부면의 소정 영역에 제 2 금속막을 형성하는 단계;상기 도전성 세라믹 시트 상면의 소정 영역에 반도체 칩을 실장하는 단계; 및상기 제 2 홀의 중앙부가 절단되도록 상기 도전성 세라믹 시트를 절단하는 단계를 포함하는 세라믹 패키지의 제조 방법.
- 제 9 항에 있어서, 상기 도전성 세라믹 시트는 복수의 도전성 세라믹 시트가 적층되어 형성된 세라믹 패키지의 제조 방법.
- 제 9 항에 있어서, 상기 제 1 금속막은 상기 제 1 절연막 상부 및 상기 반도체 칩이 실장되는 영역을 제외한 나머지 영역에 형성되는 세라믹 패키지의 제조 방법.
- 제 9 항에 있어서, 상기 제 2 금속막은 상기 제 2 절연막 상부 및 상기 제 2 절연막과 소정 간격 이격된 영역에 형성되는 세라믹 패키지의 제조 방법.
- 제 9 항에 있어서, 상기 반도체 칩은 발광 다이오드 칩을 포함하는 세라믹 패키지의 제조 방법.
- 제 9 항 또는 제 13 항에 있어서, 상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형 성된 절연성 세라믹 기판이 더 형성되는 세라믹 패키지의 제조 방법.
- 제 14 항에 있어서, 상기 절연성 세라믹 기판이 형성된 후 상기 도전성 세라믹 기판과 동시 소결하는 단계를 더 포함하는 세라믹 패키지의 제조 방법.
- 제 9 항 또는 제 13 항에 있어서, 상기 발광 다이오드 칩이 실장된 상기 도전성 세라믹 기판 상부에 상기 발광 다이오드 칩을 노출시키는 소정의 개구부가 형성되며, 하부에 절연성막이 형성된 도전성 세라믹 기판이 더 형성되는 세라믹 패키지의 제조 방법.
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