KR100823835B1 - 아날로그/디지털 변환기 및 그 방법 - Google Patents

아날로그/디지털 변환기 및 그 방법 Download PDF

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Abstract

본 발명은 복수 채널의 아날로그 신호를 순차적으로 샘플링하여 디지털 신호로 변환하면서도 위상지연을 보상하지 않아도 되는 아날로그/디지털 변환기 및 그 방법을 제공한다.
본 발명에 따르면, 복수 채널로 각기 입력되는 복수의 아날로그 신호들을 정역 스위칭 유닛이 정방향 및 역방향을 교대로 순차 선택하고, 정역 스위칭 유닛이 선택한 아날로그 신호를 샘플링 및 홀딩 유닛이 샘플링 및 홀딩한다. 그리고 홀딩한 아날로그 신호를 아날로그/디지털 변환 유닛이 디지털 신호로 변환하는 것으로 복수 채널의 아날로그 신호를 순차 샘플링함에 따라 발생하는 위상지연의 누적 평균값이 동일하게 되고, 이로 인하여 위상지연을 보상하지 않아도 된다.
아날로그/디지털 변환기, 위상지연, 누적 평균값, 복수 채널, 동시 샘플링

Description

아날로그/디지털 변환기 및 그 방법{Analog to digital converter and method thereof}
도 1은 종래의 순차 샘플링 아날로그/디지털 변환기의 구성을 보인 도면,
도 2는 본 발명의 아날로그/디지털 변환기의 구성을 보인 도면, 및
도 3은 본 발명의 아날로그/디지털 변환방법을 보인 신호흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 정역 스위칭 유닛 210 : 샘플링/홀딩 유닛
220 : 아날로그 디지털 변환 유닛 A00, A01 : 제어신호
AN0, AN1, AN2, AN3 : 복수의 채널
본 발명은 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기 및 그 방법에 관한 것이다. 복수 채널의 아날로그 신호를 하나의 아날로그/디지털 변환기를 사용하여 디지털 신호로 변환할 경우에 각 채널들 사이의 위상 지연이 누 적 평균화되어 복수 채널의 아날로그 신호를 동시에 샘플링한 효과를 얻을 수 있는 아날로그/디지털 변환기 및 그 방법에 관한 것이다.
일반적으로 복수 채널의 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기는 복수 채널의 아날로그 신호를 샘플링하는 방식에 따라 동시 샘플링 아날로그/디지털 변환기와, 순차 샘플링 아날로그/디지털 변환기로 구분할 수 있다.
상기 동시 샘플링 아날로그/디지털 변환기는 복수 채널의 아날로그 신호를 동시에 샘플링하고, 그 샘플링한 복수 채널의 아날로그 신호를 순차적으로 디지털 신호로 변환하는 것이다. 이러한 동시 샘플링 아날로그/디지털 변환기는 복수 채널의 아날로그 신호를 동시에 샘플링하므로 각 채널의 아날로그 신호들 상호간에 시간차 및 위상차가 발생하지 않는 장점이 있다. 그러나 동시 샘플링 아날로그/디지털 변환기는 하드웨어의 구현이 어렵고, 상기 순차 샘플링 아날로그/디지털 변환기에 비하여 매우 고가인 문제점이 있다.
그리고 상기 순차 샘플링 아날로그/디지털 변환기는 복수 채널의 아날로그 신호를 순차적으로 하나씩 선택하여 샘플링하고, 그 샘플링한 아날로그 신호를 디지털 신호로 변환하는 것이다. 이러한 순차 샘플링 아날로그/디지털 변환기는 하드웨어의 구현이 간단하고, 상기 동시 샘플링 아날로그/디지털 변환기에 비하여 저렴하나, 복수 채널의 아날로그 신호를 순차적으로 하나씩 선택하여 샘플링함에 따라 채널들 사이에 위상차 및 시간차가 발생하여 이를 보상해야 되었다.
이러한 종래의 순차 샘플링 아날로그/디지털 변환기를 도 1의 도면을 참조하여 상세히 설명한다.
도 1은 종래의 순차 샘플링 아날로그/디지털 변환기의 구성을 보인 도면이다. 여기서, 부호 100은 아날로그/디지털 변환기이고, 부호 110은 디지털 신호 처리부(Digital Signal Processor)이다.
상기 아날로그/디지털 변환기(100)는 순차 스위칭 유닛(102)과, 샘플링/홀딩 유닛(104)과, 아날로그/디지털 변환 유닛(106)을 포함한다.
상기 순차 스위칭 유닛(102)은 복수의 채널(AN0, AN1, AN2, AN3)을 통해 입력되는 복수의 아날로그 신호들을 상기 디지털 신호 처리기(110)에서 출력되는 제어신호(A0, A1)에 따라 순차적으로 하나씩 선택한다.
상기 샘플링/홀딩 유닛(104)은 상기 순차 스위칭 유닛(102)이 스위칭하여 선택한 소정 채널의 아날로그 신호를 샘플링하고, 샘플링한 아날로그 신호를 홀딩하여 상기 아날로그/디지털 변환 유닛(106)으로 출력한다.
상기 아날로그/디지털 변환 유닛(106)은 상기 샘플링/홀딩 유닛(104)으로부터 입력되는 홀딩 신호를 디지털 신호로 변환하고, 그 변환한 디지털 신호를 상기 디지털 신호 처리기(110)로 출력한다.
상기 디지털 신호 처리기(110)는 상기 제어신호(A0, A1)를 발생하여 상기 순차 스위칭 유닛(102)의 스위칭 동작을 제어한다. 또한 상기 디지털 신호 처리 기(110)는 위상 보정기(112)를 내장한다. 상기 위상 보정기(112)는 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호를 변환한 디지털 신호들 사이의 위상차 및 시간차의 보정을 수행한다.
이러한 구성을 가지는 종래의 순차 샘플링 아날로그/디지털 변환기는 복수의 채널(AN0, AN1, AN2, AN3)을 통해 입력되는 복수의 아날로그 신호들을 디지털 신호로 변환할 경우에 디지털 신호 처리기(110)가 제어신호(A0, A1)를 발생하고, 그 발생한 제어신호(A0, A1)에 따라 아날로그/디지털 변환기(100)의 순차 스위칭 유닛(102)이 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호를 순차적으로 선택하고, 그 선택한 아날로그 신호를 샘플링/홀딩 유닛(104)이 샘플링하여 순차 샘플링을 수행한다.
즉, 제어신호(A0, A1)에 따라 순차 스위칭 유닛(102)이 채널(AN0)의 아날로그 신호를 선택하여 샘플링/홀딩 유닛(104)이 샘플링한다. 다음에는 제어신호(A0, A1)에 따라 순차 스위칭 유닛(102)이 채널(AN1, AN2, AN3)의 아날로그 신호를 순차적으로 선택하여 샘플링/홀딩 유닛(104)이 샘플링하면서 복수의 채널(AN0, AN1, AN2, AN3)의 복수의 아날로그 신호를 순차 샘플링한다.
상기 샘플링/홀딩 유닛(104)이 순차적으로 샘플링한 아날로그 신호는 그 샘플링/홀딩 유닛(104)이 홀딩하여 아날로그/디지털 변환 유닛(106)으로 출력한다.
그러면, 아날로그/디지털 변환유닛(106)은 상기 샘플링/홀딩 유닛(104)이 홀딩한 아날로그 신호를 디지털 신호로 변환하게 된다.
여기서, 상기 순차 스위칭 유닛(102)이 상기 제어신호(A0, A1)에 따라 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호를 순차적으로 스위칭함에 따라 상기 아날로그/디지털 변환유닛(106)에서 출력되는 각 채널(AN0, AN1, AN2, AN3)의 디지털 신호들 사이에는 상호간에 위상차 및 시간차가 발생하게 되므로 이를 보상해야 된다.
디지털 신호 처리기(110)는 상기 아날로그/디지털 변환유닛(106)에서 변환된 디지털 신호를 처리하기 전에 상기 제어신호(A0, A1)를 발생하여 상기 순차 스위칭 유닛(102)이 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호를 순차적으로 스위칭함에 따라 발생하는 위상지연을 위상 보정기(112)가 소프트웨어적으로 보상하고, 그 위상지연을 보상한 디지털 신호를 디지털 신호 처리기(110)가 처리하게 된다.
이러한 종래의 순차 샘플링 아날로그/디지털 변환기는 복수 채널의 아날로그 신호들을 순차적으로 샘플링함에 따라 발생하는 위상지연을 디지털 신호 처리기(110)의 위상 보정기(112)가 보정을 한다. 상기 위상 보정은 비선형 함수를 많이 사용하여 보상하는 것이다.
그러므로 디지털 신호 처리기의 연산 능력의 상당한 부분이 상기 위상지연을 보정하는데 소모되고, 이로 인하여 디지털 신호 처리기에 과부하가 걸리게 됨은 물론 신호 처리에 많은 시간이 지연되게 된다. 또한 위상지연을 보정하는 과정에서 발생하는 수치적인 에러는 원래의 신호를 왜곡하는 결과를 초래하게 되고, 이로 인하여 깨끗한 신호 처리의 결과를 기대하기가 어려웠다.
그리고 각각의 채널마다 각기 아날로그/디지털 변환기를 구비하여 각 채널의 아날로그 신호를 동시에 디지털 신호로 변환하는 것도 알려져 있으나, 이는 각 채널의 수만큼 아날로그/디지털 변환기를 필요로 하므로 채널의 수에 비례하여 제작비용이 증가하게 되는 문제점이 있었다.
또한 상기 디지털 신호 처리기에 위상 보정기를 구비하지 않고, 별도의 하드웨어로 위상 보정기를 구성하여 위상지연을 보정하는 것도 알려져 있으나, 이는 하드웨어의 구성이 매우 복잡하고, 또한 별도로 위상 보정기를 구성하는 하드웨어의 비용이 추가되는 문제점이 있었다.
본 발명의 목적은 복수 채널의 아날로그 신호를 순차적으로 샘플링하여 디지털 신호로 변환하면서도 위상지연을 보상하지 않아도 되는 아날로그/디지털 변환기 및 그 방법을 제공하는데 있다.
본 발명의 다른 목적은 복수 채널의 아날로그 신호를 순차적으로 샘플링함에 따라 발생하는 위상지연이 상호간에 누적 평균화되어 상쇄되게 하는 아날로그/디지털 변환기 및 그 방법을 제공하는데 있다.
이러한 목적을 가지는 본 발명의 아날로그/디지털 변환기 및 그 방법에 따르면, 복수 채널의 아날로그 신호들을 정방향으로 순차적으로 선택하여 샘플링 및 홀딩하고, 디지털 신호로 변환한다. 그리고 복수 채널의 아날로그 신호들의 정방향 선택이 완료되었을 경우에 복수 채널의 아날로그 신호들을 역방향으로 순차적으로 선택하여 샘플링 및 홀딩하고, 디지털 신호로 변환한다.
따라서 복수 채널의 아날로그 신호들을 순차적으로 선택함에 따라 발생하는 위상지연의 누적 평균값은 동일하게 되고, 이로 인하여 위상지연을 보정하지 않아도 된다.
그러므로 본 발명의 아날로그/디지털 변환기는, 복수 채널의 아날로그 신호들을 정방향 및 역방향을 교대로 순차 선택하는 정역 스위칭 유닛과, 상기 정역 스위칭 유닛이 선택한 아날로그 신호를 샘플링 및 홀딩하는 샘플링/홀딩 유닛과, 상기 샘플링/홀딩 유닛이 홀딩한 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환 유닛을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명은 상기 아날로그/디지털 변환 유닛이 변환한 디지털 신호를 처리하는 디지털 신호 처리기를 더 포함하고, 상기 정역 스위칭 유닛은 상기 디지털 신호 처리기가 발생하는 제어신호에 따라 상기 복수 채널의 아날로그 신호들을 정방향 및 역방향을 교대로 순차 선택하는 것을 특징으로 한다.
그리고 본 발명의 아날로그/디지털 변환방법은, 복수 채널로 각기 입력되는 복수의 아날로그 신호들을 정역 스위칭 유닛이 정방향 및 역방향을 교대로 순차 선택하는 단계와, 상기 정역 스위칭 유닛이 선택한 아날로그 신호를 샘플링 및 홀딩 유닛이 샘플링 및 홀딩하는 단계와, 상기 홀딩한 아날로그 신호를 아날로그/디지털 변환 유닛이 디지털 신호로 변환하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하의 상세한 설명은 예시에 지나지 않으며, 본 발명의 실시 예를 도시한 것에 불과하다. 또한 본 발명의 원리와 개념은 가장 유용하고, 쉽게 설명할 목적으로 제공된다. 따라서, 본 발명의 기본 이해를 위한 필요 이상의 자세한 구조를 제공하고자 하지 않았음은 물론 통상의 지식을 가진 자가 본 발명의 실체에서 실시될 수 있는 여러 가지의 형태들을 도면을 통해 예시한다.
도 2는 본 발명의 아날로그/디지털 변환기의 구성을 보인 도면이다. 도 2를 참조하면, 본 발명의 아날로그/디지털 변환기는 정역 스위칭 유닛(200)과, 샘플링/홀딩 유닛(210)과, 아날로그/디지털 변환 유닛(220)을 포함하여 구성된다.
상기 정역 스위칭 유닛(200)은, 입력되는 제어신호(A00, A01)에 따라 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호를 정방향으로 스위칭하여 선택하고, 정방향 스위칭이 완료되었을 경우에 역방향으로 스위칭하여 선택하는 것을 반복한다.
상기 샘플링/홀딩 유닛(210)은 상기 정역 스위칭 유닛(200)이 스위칭하여 선택한 소정 채널의 아날로그 신호를 샘플링하고, 샘플링한 아날로그 신호를 홀딩하 여 상기 아날로그/디지털 변환 유닛(220)으로 출력한다.
상기 아날로그/디지털 변환 유닛(220)은 상기 샘플링/홀딩 유닛(210)으로부터 입력되는 홀딩 신호를 디지털 신호로 변환한다.
이와 같이 구성된 본 발명의 아날로그/디지털 변환기는 외부로부터 제어신호(A00, A01)가 입력되어 정역 스위칭 유닛(200)에 인가된다. 여기서, 상기 제어신호(A00, A01)는 디지털 신호 처리기로부터 입력될 수 있다.
상기 정역 스위칭 유닛(200)은 상기 인가되는 제어신호(A00, A01)에 따라 복수의 채널(AN0, AN1, AN2, AN3)로 각기 입력되는 복수의 아날로그 신호들을 정방향으로 순차적으로 스위칭하여 선택하고, 정방향 스위칭이 완료되었을 경우에 상기 복수의 아날로그 신호들을 역방향으로 순차적으로 스위칭하여 선택하며, 역방향 스위칭이 완료되었을 경우에 다시 정방향으로 순차적으로 스위칭하여 선택하는 것을 반복 수행한다.
즉, 상기 정역 스위칭 유닛(200)은 복수의 채널(AN0, AN1, AN2, AN3)로 각기 입력되는 복수의 아날로그 신호들을 정방향인 AN0→AN1→AN2→AN3의 순서로 순차적으로 스위칭하여 선택한다. 그리고 채널(AN3)의 아날로그 신호까지 스위칭이 완료되었을 경우에 역방향인 AN3→AN2→AN1→AN0의 순서로 순차적으로 스위칭하여 선택하고, 채널(AN0)의 아날로그 신호까지 스위칭이 완료되었을 경우에 다시 정방향인 AN0→AN1→AN2→AN3의 순서로 순차적으로 스위칭하여 선택하는 동작을 반복 수행한다.
이와 같이 정역 스위칭 유닛(200)이 스위칭하여 선택하는 아날로그 신호는 샘플링/홀딩 유닛(210)으로 입력되어 샘플링 및 홀딩되고, 그 홀딩된 아날로그 신호는 아날로그/디지털 변환 유닛(220)에서 디지털 신호로 변환되어 디지털 신호 프로세서로 출력된다.
이러한 본 발명의 아날로그/디지털 변환기는 상기 정역 스위칭 유닛(200)이 정향향 및 역방향을 교대로 복수의 채널(AN0, AN1, AN2, AN3)로 입력되는 아날로그 신호들을 순차적으로 스위칭하여 선택하고, 그 선택한 아날로그 신호는 샘플링/홀딩 유닛(210)이 샘플링 및 홀딩하여 아날로그/디지털 변환 유닛(220)이 디지털 신호로 변환한다.
그러므로 아날로그/디지털 변환 유닛(220)이 출력하는 복수 채널(AN0, AN1, AN2, AN3)의 디지털 신호들은 상호간의 위상이 지연되는 위상지연의 누적 평균값이 동일하게 되고, 이로 인하여 복수 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 동시에 샘플링하여 디지털 신호로 변환하는 것과 동일한 결과를 얻을 수 있어 아날로그/디지털 변환 유닛(220)에서 출력되는 디지털 신호들의 위상 조정을 하지 않아도 된다.
도 3은 본 발명의 아날로그/디지털 변환방법을 보인 신호흐름도이다. 도 3을 참조하면, 복수의 채널(AN0, AN1, AN2, AN3)로 각기 입력되는 복수의 아날로그 신호들을 디지털 신호로 변환할 경우에 정역 스위칭 유닛(200)이 외부에서 입력되는 제어신호(A00, A01)에 따라 정방향으로 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 순차적으로 하나씩 스위칭하여 선택한다(S300).
상기 정역 스위칭 유닛(200)이 스위칭하여 선택한 아날로그 신호는 샘플링/홀딩 유닛(210)으로 입력되어 샘플링 및 홀딩되고(S302), 샘플링/홀딩 유닛(210)에서 홀딩된 아날로그 신호는 아날로그/디지털 변환 유닛(220)에서 디지털 신호로 변환된다(S304).
이와 같은 상태에서 디지털 신호 처리기는 복수의 채널(AN0, AN1, AN2, AN3)로 입력되는 복수의 아날로그 신호들을 정방향으로 하나씩 모두 순차 선택하였는지의 여부를 판단한다(S306). 상기 판단 결과 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 정방향으로 하나씩 모두 선택하지 않았을 경우에 상기 단계(S300)로 복귀하여 정역 스위칭 유닛(200)이 정방향으로 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 순차적으로 하나씩 선택하고, 선택한 아날로그 신호를 샘플링/홀딩 유닛(210)이 샘플링 및 홀딩하며, 홀딩한 아날로그 신호는 아날로그/디지털 변환 유닛(220)이 디지털 신호로 변환하는 동작을 반복 수행한다.
그리고 상기 판단 결과 복수의 채널(AN0, AN1, AN2, AN3)로 입력되는 복수의 아날로그 신호들을 정방향으로 하나씩 모두 순차 선택하였을 경우에 정역 스위칭 유닛(200)이 외부에서 입력되는 제어신호(A00, A01)에 따라 역방향으로 복수의 채널(AN3, AN2, AN1, AN0)의 아날로그 신호들을 순차적으로 하나씩 스위칭하여 선택한다(S308).
상기 정역 스위칭 유닛(200)이 스위칭하여 선택한 아날로그 신호는 샘플링/ 홀딩 유닛(210)으로 입력되어 샘플링 및 홀딩되고(S310), 샘플링/홀딩 유닛(210)에서 홀딩된 아날로그 신호는 아날로그/디지털 변환 유닛(220)에서 디지털 신호로 변환된다(S312).
이와 같은 상태에서 디지털 신호 처리기는 복수의 채널(AN0, AN1, AN2, AN3)로 입력되는 복수의 아날로그 신호들을 역방향으로 하나씩 모두 순차 선택하였는지의 여부를 판단한다(S314). 상기 판단 결과 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 역방향으로 하나씩 모두 선택하지 않았을 경우에 정역 스위칭 유닛(200)은 상기 단계(S300)로 복귀하여 역방향으로 복수의 채널(AN3, AN2, AN1, AN0)의 아날로그 신호들을 순차적으로 하나씩 선택하고, 선택한 아날로그 신호를 샘플링/홀딩 유닛(210)이 샘플링 및 홀딩하며, 홀딩한 아날로그 신호는 아날로그/디지털 변환 유닛(220)이 디지털 신호로 변환하는 동작을 반복 수행한다.
그리고 상기 판단 결과 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 역방향으로 하나씩 모두 선택하였을 경우에 디지털 신호 처리기는 아날로그 신호의 디지털 변환이 완료되었는지의 여부를 판단한다(S316). 상기 판단 결과 디지털 변환이 완료되지 않았을 경우에 상기 단계(S300)로 복귀하여 정역 스위칭 유닛(200)이 정방향으로 복수의 채널(AN0, AN1, AN2, AN3)의 아날로그 신호들을 순차적으로 하나씩 선택하고, 선택한 아날로그 신호를 샘플링/홀딩 유닛(210)이 샘플링 및 홀딩하며, 홀딩한 아날로그 신호는 아날로그/디지털 변환 유닛(220)이 디지털 신호로 변환하며, 정방향 선택이 완료되었을 경우에 정역 스위칭 유닛(200)이 역방향으로 복수의 채널(AN3, AN2, AN1, AN0)의 아날로그 신호들을 순차적으로 하나씩 선택하고, 선택한 아날로그 신호를 샘플링/홀딩 유닛(210)이 샘플링 및 홀딩하며, 아날로그/디지털 변환 유닛(220)이 디지털 신호로 변환하는 동작을 반복 수행한다.
그리고 상기 단계(S316)의 판단 결과 디지털 변환이 완료되었을 경우에 디지털 변환동작을 종료한다.
한편 상기에서는 4개 채널(AN0, AN1. AN2, AN3)로 입력되는 아날로그 신호들을 정방향 및 역방향으로 하나씩 순차적으로 선택하여 디지털 신호로 변환하는 것을 예로 들어 설명하였다. 본 발명을 실시함에 있어서는 이에 한정되지 않고, 4개 초과 또는 4개 미만 복수의 채널로 입력되는 아날로그 신호들을 순차적으로 선택하여 디지털 신호로 변환하게 구성할 수도 있다. 이러한 경우에 상기 제어신호의 개수는 아날로그 신호들이 입력되는 채널의 개수에 따라 가변된다.
이상에서 상세히 설명한 바와 같이 본 발명은 복수 채널의 아날로그 신호들을 샘플링 및 홀딩하여 디지털 신호로 변환할 경우에 복수 채널의 아날로그 신호들을 정방향으로 하나씩 순차적으로 선택하여 샘플링 및 홀딩하고, 디지털 신호로 변환한다. 그리고 정방향 선택이 완료되었을 경우에 복수 채널의 아날로그 신호들을 역방향으로 하나씩 순차적으로 선택하여 샘플링 및 홀딩하고, 디지털 신호로 변환하는 것을 반복한다.
그러므로 각 채널의 아날로그 신호들을 순차적으로 선택함에 따라 발생하는 위상지연이 누적 평균화되어 상호간에 상쇄되므로 디지털 신호의 위상지연을 보상할 필요가 없고, 이로 인하여 디지털 신호 처리기의 부하를 경감할 수 있음은 물론 아날로그 신호들을 깨끗한 디지털 신호로 변환할 수 있는 등의 효과가 있다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 복수 채널의 아날로그 신호들을 정방향 및 역방향을 교대로 순차 선택하는 정역 스위칭 유닛;
    상기 정역 스위칭 유닛이 선택한 아날로그 신호를 샘플링 및 홀딩하는 샘플링/홀딩 유닛; 및
    상기 샘플링/홀딩 유닛이 홀딩한 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환 유닛을 포함하여 구성된 아날로그/디지털 변환기.
  2. 제 1 항에 있어서,
    상기 아날로그/디지털 변환 유닛이 변환한 디지털 신호를 처리하는 디지털 신호 처리기를 더 포함하고,
    상기 정역 스위칭 유닛은;
    상기 디지털 신호 처리기가 발생하는 제어신호에 따라 상기 복수 채널의 아날로그 신호들을 정방향 및 역방향을 교대로 순차 선택하는 것을 특징으로 하는 아날로그/디지털 변환기.
  3. 복수 채널로 각기 입력되는 복수의 아날로그 신호들을 정역 스위칭 유닛이 정방향 및 역방향을 교대로 순차 선택하는 단계;
    상기 정역 스위칭 유닛이 선택한 아날로그 신호를 샘플링 및 홀딩 유닛이 샘플링 및 홀딩하는 단계; 및
    상기 홀딩한 아날로그 신호를 아날로그/디지털 변환 유닛이 디지털 신호로 변환하는 단계를 포함하여 이루어지는 아날로그/디지털 변환 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101241501B1 (ko) * 2011-07-12 2013-03-11 엘지이노텍 주식회사 컨버터 회로 및 그 구동 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101104446B1 (ko) * 2009-12-30 2012-01-12 엘에스산전 주식회사 아날로그 입력 모듈에서의 아날로그-디지털 변환방법
CN101917362B (zh) * 2010-06-25 2013-05-08 万高(杭州)科技有限公司 一种对多通道模数转换信号的相位补偿方法
RU2513116C2 (ru) * 2012-05-04 2014-04-20 Федеральное государственное унитарное предприятие Ордена Трудового Красного Знамени (ФГУП НИИР) научно-исследовательский институт радио Способ формирования цифрового вещательного сигнала
CN105259407B (zh) * 2015-11-04 2019-04-30 武汉精测电子集团股份有限公司 可对多路电流进行采样与检测的装置及方法
US11921537B2 (en) 2021-08-30 2024-03-05 Stmicroelectronics International N.V. Method and circuit for calibration of high-speed data interface

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000011790A1 (en) 1998-08-20 2000-03-02 Telefonaktiebolaget Lm Ericsson Floating-point analog-to-digital converter
KR20010028503A (ko) * 1999-09-21 2001-04-06 김종수 자동 아날로그/디지털 변환회로
JP2001102923A (ja) 2000-07-31 2001-04-13 Hitachi Ltd ディジタル信号処理方法及びその装置
KR100365837B1 (ko) 1995-12-30 2003-05-12 삼성탈레스 주식회사 디지탈 신호처리를 위한 자동 아날로그 디지탈 변환장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4114971A1 (de) * 1991-05-03 1992-11-05 Siemens Ag Schaltungsanordnung zum wandeln mehrerer an eingangsanschluessen liegender, analoger elektrischer messsignale in entsprechende digitale signale

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365837B1 (ko) 1995-12-30 2003-05-12 삼성탈레스 주식회사 디지탈 신호처리를 위한 자동 아날로그 디지탈 변환장치
WO2000011790A1 (en) 1998-08-20 2000-03-02 Telefonaktiebolaget Lm Ericsson Floating-point analog-to-digital converter
KR20010028503A (ko) * 1999-09-21 2001-04-06 김종수 자동 아날로그/디지털 변환회로
JP2001102923A (ja) 2000-07-31 2001-04-13 Hitachi Ltd ディジタル信号処理方法及びその装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101241501B1 (ko) * 2011-07-12 2013-03-11 엘지이노텍 주식회사 컨버터 회로 및 그 구동 방법
US8917098B2 (en) 2011-07-12 2014-12-23 Lg Innotek Co., Ltd. Converter circuit and method of driving the same

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