KR100800488B1 - 전원잡음을 개선한 반도체 소자 - Google Patents

전원잡음을 개선한 반도체 소자 Download PDF

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Abstract

1GHz보다 큰 고속 소자에 사용할 수 있고, 신호패턴이나 다른 구조물에 의한 공간의 제약이 없으며, 전원잡음을 개선할 수 있는 반도체소자를 제공한다. 그 소자는 전기적인 소자가 형성된 제1 전원판을 덮는 제2 절연층 상에 형성되며, 제2 절연층을 관통하는 비아 콘택을 통하여 제1 전원판과 전기적으로 연결되는 하나 또는 복수개의 부채꼴 형상의 스터브(stub)를 포함한다.
전원잡음. 고속 소자, 부채꼴 형상의 스터브

Description

전원잡음을 개선한 반도체 소자{Semiconductor device for improving the noise of power}
도 1은 종래의 디커플링 커패시터가 장착된 인쇄회로기판의 일례를 나타낸 평면도이다.
도 2는 전원판(power plane)이 배제된 상태에서 도 1의 주파수에 대한 임피던스의 관계를 나타낸 그래프이다.
도 3은 본 발명에 적용되는 전원잡음을 개선한 소자를 나타낸 단면도이고, 도 4는 도 3의 스터브의 일반적인 구조를 설명하기 위한 평면도이다.
도 5는 본 발명에 사용되는 제1 전원판을 나타낸 평면도이고, 도 6은 도 5의 제1 전원판에 커패시터를 추가한 경우의 주파수에 따른 임피던스를 나타낸 그래프이다.
도 7은 본 발명의 제1 실시예에 의한 스터브가 포함된 제2 전원판을 나타낸 평면도이고, 도 8은 도 7에 의한 주파수에 따른 임피던스를 나타낸 그래프이다.
도 9는 본 발명의 제2 실시예에 의한 스터브가 포함된 제2 전원판을 나타낸 평면도이고, 도 10은 도 8에 의한 주파수에 따른 임피던스를 나타낸 그래프이다.
도 11은 본 발명의 제2 실시예에 대한 제1 변형예로써, 스터브가 포함된 제2 전원판을 나타낸 평면도이고, 도 12는 도 11에 의한 주파수에 따른 임피던스를 나타낸 그래프이다.
도 13은 본 발명의 제2 실시예에 대한 제2 변형예로써, 스터브가 포함된 제2 전원판을 나타낸 평면도이고, 도 12는 도 11에 의한 주파수에 따른 임피던스를 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
110, 116; 접지층 102; 제1 절연층
104; 제1 전원판 106; 제2 절연층
108; 비아 콘택 110; 제2 전원판
112; 스터브 114; 제3 절연층
본 발명은 반도체소자에 관한 것으로, 더욱 상세하게는 전원잡음을 개선한 반도체소자에 관한 것이다.
정보통신기기 등 다양한 전자제품들이 소형화, 경량화, 고성능화되면서, 인쇄회로 패턴을 구비한 다층기판이 필수적으로 자리잡고 있다. 다층기판은 금속층과 절연층으로 다층으로 형성한 것으로 전자제품의 전기적인 시스템을 구성하고 있다. 그런데, 이러한 다층기판에서 발생하는 전원의 잡음을 제거하는 것이 요구된다.
종래에는 디커플링 커패시터(decoupling capacitor)을 이용하여 전원 임피던스를 낮추어 전원잡음을 제거하여 왔다. 그런데, 종래의 방법은 100MHz-1GHz까지는 커패시터의 공진특성에 의해 임피던스를 낮출 수 있었으나, 1GHz 이상에서는 구현하기 어렵다.
도 1은 종래의 디커플링 커패시터가 장착된 인쇄회로기판의 일례를 나타낸 평면도이고, 도 2는 전원판(power plane)이 배제된 상태에서 도 1의 주파수에 대한 임피던스의 관계를 나타낸 그래프이다.
도 1에 도시된 바와 같이, 기판(10) 상에 전류를 소모하는 소자(20)가 패키지되어 있고, 소자(20)의 근처에는 용량이 다른 여러 종류의 커패시터(C1-C6)가 병렬로 연결되어 있다. 복수개의 커패시터(C1-C6)는 세라믹 커패시터가 바람직하며, 소자(20)와 최대한 가까운 곳에 부착된다. 여기서, 참조부호 30은 전류가 싱크(sink)되는 곳이다.
복수개의 커패시터(C1-C6)를 소자(20) 근처에 부착함으로써, 커패시터(C1-C6)가 가지고 있는 공진 특성에 의해 전원잡음을 낮출 수 있다. 그런데, 용량이 다른 복수개의 커패시터(C1-C6)를 병렬로 연결하면, 도 2의 a 부분에서와 같이 여러 개의 공진이 발생한다. 즉, 커패시터(C1-C6)는 위치에 따른 특성 변화가 크고, 각각의 커패시터의 용량의 허용치(Tolerance)의 차이가 있어서, 동일한 공진을 얻기 어렵다. 특히, 동작주파수가 1GHz보다 큰 고속 소자에서는 도 2에서와 같이 커패시터를 이용하여 전원잡음을 제거하기 힘들다. 또한, 커패시터(C1-C6)를 소자의 가장 가까운 지점에 형성하는 것도 신호패턴이나 다른 구조물에 의해 곤란한 경우가 많 다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 1GHz보다 큰 고속 소자에 사용할 수 있고, 신호패턴이나 다른 구조물에 의한 공간의 제약이 없으며, 전원잡음을 개선할 수 있는 반도체소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자는 전기적인 소자가 형성된 제1 전원판과, 상기 제1 전원판을 덮는 제2 절연층을 포함한다. 또한, 상기 제2 절연층 상에 형성되며, 상기 제2 절연층을 관통하는 비아 콘택을 통하여 제1 전원판과 전기적으로 연결되는 하나 또는 복수개의 부채꼴 형상의 스터브를 포함한다.
본 발명의 제1 전원판에는 분리된 커패시터가 형성될 수 있다.
상기 비아 콘택은 상기 제1 전원판에 수직하게 형성될 수 있고, 상기 스터브는 상기 비아 콘택을 중심으로 방사상으로 확장될 수 있다. 또한, 상기 스터브에 의해 임피던스가 감소되는 주파수를 상기 스터브의 반경에 의해 조절될 수 있으며, 이를 위해 상기 스터브는 서로 다른 반경을 가진 복수개의 부채꼴 형상을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자는 제1 절연층과, 상기 제1 절연층의 일면에 형성되며, 전기적인 소자가 형성된 제1 전원판과, 상기 제1 전원판을 덮는 제2 절연층을 포함한다. 또한, 상기 제2 절연층 상에 형성 되며, 상기 제2 절연층을 관통하는 비아 콘택을 통하여 제1 전원판과 전기적으로 연결되는 하나 또는 복수개의 부채꼴 형상의 스터브 및 상기 스터브를 덮으며, 상기 스터브를 보호하는 제3 절연층을 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예들은 주파수에 따라 전원잡음을 개선하기 위하여 부채꼴 형상의 스터브(stub)를 제공할 것이다. 여기서, 전원잡음을 개선한다는 것은 원하는 주파수에서 전원잡음을 최소화하고 안정되게 임피던스를 감소하는 것을 말한다. 이를 위해, 먼저 상기 스터브의 특징을 살펴보고, 이어서 전원잡음에의 영향을 스터브의 형상에 따라 구분되어 설명할 것이다.
도 3은 본 발명의 실시예들에 적용되는 전원잡음을 개선한 소자를 나타낸 단면도이다. 도 4는 도 3의 스터브의 일반적인 구조를 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 상기 소자에 있어서 제1 절연층(102)과 제2 절연층(106) 사이에는 제1 전원판(104)이 놓이고, 제2 절연층(106)과 제3 절연층(114) 사이에는 제2 전원판(110)이 게재된다. 제1 전원판(104)은 통상의 인쇄회로 기판일 수 있다. 제2 전원판(110)은 본 발명의 스터브(112)가 놓이는 층이며, 인쇄회로 기판일 수 있다. 제1 전원판(104)과 스터브(112)는 제2 절연층(106)을 관통한 비아 콘택(108)에 의해 전기적으로 연결된다. 제3 절연층(114)은 제2 전원판(110)과 스터브(112)를 보호하기 위하여 덮이며, 제1 절연층(102)과 제3 절연층(114)의 외부로 노출되는 면은 접지를 위한 접지층(100, 116)이 형성된다.
도 4에 의하면, 스터브(112)는 비아 콘택(108)을 중심으로 방사상(radial)으로 펼쳐지는 부채꼴 형상을 갖는다. 여기서는, 2개의 부채꼴 형상의 스터브(112)를 제시하였으며, 각각의 스터브(112)는 다른 반경을 가질 수 있다. 스터브(112)의 반경은 실효 파장(λ)의 1/4에 해당하는 λ/4에 해당한다. 실효 파장(λ)은 임피던스 감소가 요구되는 주파수의 파장이다. 예를 들어, 스터브(112)는 실효 파장 λa의 1/4에 해당하는 반경 ℓa의 스터브와 실효 파장 λb의 1/4에 해당하는 반경 ℓb의 스터브로 구성될 수 있다. 공진주파수는 스터브(112)의 길이에 따라 달라지므로, 스터브(112)의 길이를 조절함으로써, 원하는 대역의 임피던스를 쉽게 낮출 수 있다.
본 발명의 스터브(112)는 제1 전원판(104)와 최단거리에 위치하는 것이 바람직하다. 별도의 제2 전원판(110) 내에 제1 전원판(104)에서 가장 가까운 거리에 스터브(112)를 배치함으로써, 신호패턴과 다른 구조물의 영향을 받지 않고 전원잡음을 제거할 수 있다. 이를 위해, 스터브(112)는 제1 전원판(104)에 수직하게 형성된 비아 콘택(108)과 연결되는 것이 바람직하다.
도 5는 본 발명의 실시예에 사용되는 제1 전원판(104), 예컨대 인쇄회로기 판의 구조를 나타낸 평면도이고, 도 6은 도 5의 제1 전원판(104)에 커패시터를 추가한 경우의 주파수에 따른 임피던스를 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 전류가 싱크(sink)되는 지점(120)에 커패시터를 형성한 경우, 1GHz 이하의 주파수 대역의 임피던스는 낮출 수 있다. 하지만, 1GHz 대역 근처(b)에서 임피던스의 크기가 크게 증가하고 있으며, 일정한 임피던스 감소 특성을 얻을 수 없다. 즉, 커패시터의 인덕터(inductor) 성분에 의해 일정한 특성을 갖는 것이 방해되어, 전원잡음 감소를 위한 임피던스 감소를 일정하게 얻을 수 없다. 또한, 제1 전원판(104)에 형성된 다양한 구조물로 인하여, 임피던스 감소를 위한 커패시터를 부착하기 어려운 점이 있다.
제1 전원판(104)에 커패시터를 직접 부착하여 발생하는 문제점을 해결하기 위하여, 본 발명의 실시예들은 별도의 절연층, 도 3의 제2 절연층((106)을 형성하고, 제2 전원판(110)에 도 3에서와 같이 스터브(112)를 형성한다. 이에 따라, 일정한 임피던스 감소 특성을 얻을 수 있고, 원하는 위치에 스터브(112)를 부착할 수 있다.
이하의 실시예들에서는 전원잡음 감소 효과를 스터브의 형상에 따라 구분 지어 설명할 것이다. 각각의 스터브는 설명의 편의를 위하여 별도의 참조번호를 부여하였다. 스터브가 형성된 제2 전원판(110)과 전기적으로 연결되는 제1 전원판(104)에는 필요에 따라, 앞에서 설명한 분리된 커패시터가 형성될 수 있다. 다시 말하면, 제1 전원판(104)에는 분리된 커패시터가 배치되고 제2 전원판(110)에는 이하에서 설명될 스터브가 놓일 수 있다. 경우에 따라, 제1 전원판(104)에는 분리된 커패시터가 형성되지 않을 수도 있다.
(제1 실시예)
도 7은 본 발명의 제1 실시예에 의한 스터브(200)가 포함된 제2 전원판(110)을 나타낸 평면도이고, 도 8은 도 7에 의한 주파수에 따른 임피던스를 나타낸 그래프이다. 이때, 스터브(200)를 제외한 전원잡음 개선소자는 도 3을 참조한 구조와 동일하다. 상기 실시예는 2개의 스터브(200)가 배치된 상태를 나타낸 것이다.
도 7 및 도 8을 참조하면, 노출된 비아 콘택(108)을 중심으로 2개의 스터브(200a, 200b)가 부채꼴을 이루면서 배치되어 있다. 즉, 스터브(200)는 실효 파장 λ1의 1/4에 해당하는 반경 ℓ1의 스터브(200a)와 실효 파장 λ2의 1/4에 해당하는 반경 ℓ2의 스터브(200b)로 구성될 수 있다.
공진주파수는 스터브(200)의 길이에 따라 달라지므로, 스터브(200)의 길이를 조절함으로써, 원하는 대역의 임피던스를 쉽게 낮출 수 있다. 즉, 도 8에서와 같이, 주파수 1GHz 근처(c)에서 안정된 임피던스 감소 특성을 얻을 수 있었다. 각각의 스터브(200a, 200b) 사이의 각(angle) 거리는 임피던스 감소의 특성에 맞게 조절할 수 있다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 의한 스터브(400)가 포함된 제2 전원판(110)을 나타낸 평면도이고, 도 10은 도 9에 의한 주파수에 따른 임피던스를 나 타낸 그래프이다. 이때, 스터브(400)을 제외한 전원잡음 개선 소자의 구조는 도 3을 참조한 것과 동일하다. 상기 실시예는 4개의 스터브(400)가 배치된 상태를 나타낸 것이다.
도 9 및 도 10을 참조하면, 노출된 비아 콘택(108)을 중심으로 4개의 스터브(400a, 400b, 400c, 400d)가 부채꼴을 이루면서 배치되어 있다. 즉, 스터브(400)는 실효 파장 λ3의 1/4에 해당하는 반경 ℓ3의 스터브(400a)와, 실효 파장 λ4의 1/4에 해당하는 반경 ℓ4의 스터브(400b)와, 실효 파장 λ5의 1/4에 해당하는 반경 ℓ5의 스터브(400c) 및 실효 파장 λ6의 1/4에 해당하는 반경 ℓ6의 스터브(400d)로 구성될 수 있다. 이때, 각각의 반경은 ℓ5 <ℓ3 < ℓ4 < ℓ6의 관계를 유지한다.
공진주파수는 스터브(400)의 길이에 따라 달라지므로, 스터브(400)의 길이를 조절함으로써, 원하는 대역의 임피던스를 쉽게 낮출 수 있다. 즉, 도 10에서와 같이, 주파수 1GHz 근처에서 각각의 스터브(400a, 400b, 400c, 400d)에 따른 임피던스 감소 특성을 얻을 수 있었다. 본 발명의 제2 실시예에 의해 구현하고자 하는 주파수는 700-1200MHz이었다. 도시된 바와 같이, 스터브(400)의 길이가 커지면, 임피던스가 감소하는 주파수는 줄어 들었다. 각각의 스터브(400a, 400b, 400c, 400d) 사이의 각(angle) 거리는 임피던스 감소의 특성에 맞게 조절할 수 있다.
도 11은 본 발명의 제2 실시예에 대한 제1 변형예로써, 스터브(402)가 포함된 제2 전원판(110)을 나타낸 평면도이고, 도 12는 도 11에 의한 주파수에 따른 임피던스를 나타낸 그래프이다. 이때, 스터브(402)를 제외한 전원잡음 개선 소자의 구조는 도 3을 참조한 것과 동일하다. 상기 변형예는 4개의 스터브(402)가 배치된 상태를 나타낸 것이다.
도 11 및 도 12를 참조하면, 노출된 비아 콘택(108)을 중심으로 4개의 스터브(402a, 402b, 402c, 402d)가 부채꼴을 이루면서 배치되어 있다. 즉, 스터브(402)는 실효 파장 λ7의 1/4에 해당하는 반경 ℓ7의 스터브(402a)와, 실효 파장 λ8의 1/4에 해당하는 반경 ℓ8의 스터브(402b)와, 실효 파장 λ9의 1/4에 해당하는 반경 ℓ9의 스터브(402c) 및 실효 파장 λ10의 1/4에 해당하는 반경 ℓ10의 스터브(402d)로 구성될 수 있다. 이때, 각각의 반경은 ℓ10 <ℓ7 < ℓ8 < ℓ9의 관계를 유지한다.
공진주파수는 스터브(402)의 길이에 따라 달라지므로, 스터브(402)의 길이를 조절함으로써, 원하는 대역의 임피던스를 쉽게 낮출 수 있다. 즉, 도 12에서와 같이, 주파수 1GHz 근처에서 각각의 스터브(402a, 402b, 402c, 402d)에 따른 임피던스 감소 특성을 얻을 수 있었다. 본 발명의 제1 변형예에 의해 구현하고자 하는 주파수는 1200-2000MHz이었다. 도시된 바와 같이, 스터브(402)의 길이가 커지면, 임피던스가 감소하는 주파수는 줄어 들었다. 또한, 스터브(402)의 길이를 서로 다르게 함으로써, 임피던스가 감소하는 주파수를 선택할 수 있었다.
도 13은 본 발명의 제2 실시예에 대한 제2 변형예로써, 스터브(404)가 포함된 제2 전원판(110)을 나타낸 평면도이고, 도 12는 도 11에 의한 주파수에 따른 임피던스를 나타낸 그래프이다. 이때, 스터브(404)를 제외한 전원잡음 개선 소자의 구조는 도 3을 참조한 것과 동일하다. 상기 변형예는 4개의 스터브(404)가 배치된 상태를 나타낸 것이다.
도 13 및 도 14를 참조하면, 노출된 비아 콘택(108)을 중심으로 4개의 스터브(404a, 404b, 404c, 404d)가 부채꼴을 이루면서 배치되어 있다. 즉, 스터브(404)는 실효 파장 λ11의 1/4에 해당하는 반경 ℓ11의 스터브(404a)와, 실효 파장 λ12의 1/4에 해당하는 반경 ℓ12의 스터브(404b)와, 실효 파장 λ13의 1/4에 해당하는 반경 ℓ13의 스터브(404c) 및 실효 파장 λ14의 1/4에 해당하는 반경 ℓ14의 스터브(404d)로 구성될 수 있다. 이때, 각각의 반경은 ℓ13 <ℓ11 < ℓ12 < ℓ14의 관계를 유지한다. 다만, 제2 변형예는 ℓ11, ℓ12 및 ℓ14의 크기가 약간 차이가 있다는 점이 제1 변형예와 다른 점이다.
공진주파수는 스터브(404)의 길이에 따라 달라지므로, 스터브(404)의 길이를 조절함으로써, 원하는 대역의 임피던스를 쉽게 낮출 수 있다. 즉, 도 14에서와 같이, 주파수 1GHz 근처(d)에서 각각의 스터브(404a, 404b, 404c, 404d)에 따른 임피던스 감소 특성을 얻을 수 있었다. 도시된 바와 같이, 스터브(404)의 길이가 커지면, 임피던스가 감소하는 주파수는 줄어 들었다. 또한, 반경의 크기 차이를 제1 변형예에 비해 적게 함으로써, 임피던스의 감소를 좀더 안정적으로 구현할 수 있었다.
상세하게 설명하지는 않았지만, 상기 스터브의 길이, 즉 부채꼴의 반경이 동일한 복수개의 스터브를 구비하면, 허용오차(tolerance)가 거의 존재하지 않는 전원잡음 제거소자를 얻을 수 있다. 또한, 1GHz보다 낮은 주파수에서 임피던스를 감소하기 위해서는 상대적은 큰 반경의 스터브가 필요하다. 따라서, 구조적인 제약이 없다면, 스터브를 크게 하여 1GHz보다 낮은 주파수에서도 임피던스를 낮출 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. 예를 들어, 본 발명의 실시예서는 복수개가 조합된 스터브를 제시하였으나, 필요에 따라 하나의 스터브로 본 발명의 목적을 달성할 수 있다.
상술한 본 발명에 따른 전원잡음의 감소를 위한 소자는 인쇄회로기판과는 별도로 전원잡음 제거를 위한 스터브를 형성함으로써, 주파수에 따른 안정된 전원잡음 감소 효과를 얻을 수 있고, 원하는 위치에 스터브를 형성할 수 있었다.

Claims (18)

  1. 전기적인 소자가 형성된 제1 전원판;
    상기 제1 전원판을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 형성되며, 상기 제2 절연층을 관통하는 비아 콘택을 통하여 제1 전원판과 전기적으로 연결되는 하나 또는 복수개의 부채꼴 형상의 스터브를 포함하는 전원잡음을 개선한 소자.
  2. 제1항에 있어서, 상기 제1 전원판은 인쇄회로 기판인 전원잡음을 개선한 반도체소자.
  3. 제1항에 있어서, 상기 제1 전원판에는 분리된 커패시터가 형성된 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 비아 콘택은 상기 제1 전원판에 수직하게 형성되는 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  5. 제1항에 있어서, 상기 스터브는 상기 비아 콘택을 중심으로 방사상으로 확장되는 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  6. 제1항에 있어서, 상기 스터브에 의해 임피던스가 감소되는 주파수를 상기 스터브의 반경에 의해 조절하는 것을 특징으로 하는 전원잡음을 개선한 반도체소자
  7. 제1항에 있어서, 상기 스터브는 서로 다른 반경을 가진 복수개의 부채꼴 형상을 가진 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  8. 제1항에 있어서, 상기 스터브는 각각 동일한 반경을 가진 복수개의 부채꼴 형상을 가진 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  9. 제1항에 있어서, 상기 스터브의 반경은 실효 파장의 1/4에 해당하는 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  10. 제1항에 있어서, 상기 스터브의 반경은 원하는 주파수 대역에서의 임피던스의 감소를 위하여 조합되는 것을 특징으로 하는 전원잡음을 개선한 반도체소자.
  11. 제1항에 있어서, 상기 스터브 사이의 각(angle) 거리는 임피던스가 감소되는 주파수에 따라 결정되는 것을 특징으로 하는 전원잡음을 개선한 반도체소자
  12. 제1 절연층;
    상기 제1 절연층의 일면에 형성되며, 전기적인 소자가 형성된 제1 전원판;
    상기 제1 전원판을 덮는 제2 절연층;
    상기 제2 절연층 상에 형성되며, 상기 제2 절연층을 관통하는 비아 콘택을 통하여 제1 전원판과 전기적으로 연결되는 하나 또는 복수개의 부채꼴 형상의 스터브; 및
    상기 스터브를 덮으며, 상기 스터브를 보호하는 제3 절연층을 포함하는 전원잡음을 개선한 소자.
  13. 제11항에 있어서, 상기 비아 콘택은 상기 제1 전원판에 수직하게 형성되는 것을 특징으로 하는 전원잡음을 개선한 소자.
  14. 제11항에 있어서, 상기 스터브는 상기 비아 콘택을 중심으로 방사상으로 확장되는 것을 특징으로 하는 전원잡음을 개선한 소자.
  15. 제11항에 있어서, 상기 스터브는 서로 다른 반경을 가진 복수개의 부채꼴 형상을 가진 것을 특징으로 하는 전원잡음을 개선한 소자.
  16. 제11항에 있어서, 상기 스터브는 각각 동일한 반경을 가진 복수개의 부채꼴 형상을 가진 것을 특징으로 하는 전원잡음을 개선한 소자.
  17. 제11항에 있어서, 상기 스터브의 반경은 실효 파장의 1/4에 해당하는 것을 특징으로 하는 전원잡음을 개선한 소자.
  18. 제11항에 있어서, 상기 스터브의 반경은 원하는 주파수 대역에서의 임피던스의 감소를 위하여 조합되는 것을 특징으로 하는 전원잡음을 개선한 소자.
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