KR100800148B1 - FBGA package - Google Patents

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Abstract

본 발명은 FBGA(Fine-pitch Ball Grid Array) 패키지를 개시하며, 개시된 본 발명의 FBGA 패키지는, 캐버티(cavity) 및 회로패턴을 갖는 기판; 상기 기판 상에 접착제를 매개로 하여 페이스 다운(face-down) 타입으로 부착된 본딩패드를 갖는 반도체칩; 상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 기판의 회로패턴간을 전기적으로 연결시키도록 형성된 금속와이어; 상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및 상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며, 상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면 상에 형성된 솔더 마스크와, 상기 코어층의 상면을 덮도록 형성되면서 일정 부분이 제거된 솔더 레지스트로 구성되고, 상기 접착제는 상기 솔더 레지스트의 제거 부위 전체에 위치된 것을 특징으로 한다. The present invention discloses a fine-pitch ball grid array (FBGA) package, the disclosed FBGA package comprising: a substrate having a cavity and a circuit pattern; A semiconductor chip having a bonding pad attached to the substrate in a face-down type through an adhesive; A metal wire formed through the cavity of the substrate to electrically connect the bonding pad of the semiconductor chip and the circuit pattern of the substrate; An encapsulant formed to seal an upper surface of the substrate including the semiconductor chip and a cavity of the substrate including the metal wire; And a solder ball attached to a circuit pattern on a lower surface of the substrate, wherein the substrate includes a core layer, a circuit pattern including an electrode terminal and a ball land formed on a lower surface of the core layer, and the electrode terminal. And a solder mask formed on the bottom surface of the core layer including the remaining circuit pattern portions except for the ball land portion, and a solder resist formed to cover the top surface of the core layer, and having a predetermined portion removed therefrom. And is located throughout the removal site of the resist.

Description

ＦＢＧＡ 패키지{FBGA package}FBA package {FBGA package}

도 1은 종래의 FBGA 패키지를 도시한 단면도. 1 is a cross-sectional view showing a conventional FBGA package.

도 2는 본 발명에 따른 FBGA 패키지를 도시한 단면도. 2 is a cross-sectional view showing an FBGA package according to the present invention.

도 3은 본 발명에 따른 FBGA 패키지에서의 솔더 레지스트를 도시한 평면도.3 is a plan view showing a solder resist in an FBGA package according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

1 : 코어층 2 : 회로패턴1 core layer 2 circuit pattern

3 : 솔더 마스크 4,4a : 솔더 레지스트3: solder mask 4,4a: solder resist

5 : 캐버티 6 : 접착제5: cavity 6: adhesive

7 : 금속와이어 8 : 봉지제7: metal wire 8: sealing agent

9 : 솔더 볼 10 : 기판9: solder ball 10: substrate

11 : 반도체칩 12 : 본딩패드11 semiconductor chip 12 bonding pad

본 발명은 FBGA(Fine-pitch Ball Grid Array) 패키지에 관한 것으로, 보다 상세하게는, 기판의 솔더 레지스트 및 접착제에 기인하는 결함 발생이 방지되도록 한 FBGA 패키지에 관한 것이다. The present invention relates to a fine-pitch ball grid array (FBGA) package, and more particularly, to an FBGA package to prevent defects caused by solder resists and adhesives of a substrate.

주지된 바와 같이, 반도체 패키지는 그 크기를 낮추면서 전기적 특성을 향상시키는 방향으로 개발되어져 왔다. 볼 그리드 어레이(Ball Grid Array: 이하, BGA) 패키지는 그 좋은 예이며, 이러한 BGA 패키지는 전체 크기가 칩 크기와 유사하기 때문에 실장 면적을 최소화할 수 있고, 아울러, 솔더 볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다. 특히, 최근의 반도체칩이 작은 크기이면서 더 많은 신호 입출력 패드를 구비하게 됨으로써, 이에 부응하기 위해 상기 BGA 패키지는 FBGA(Fine-pitch BGA) 패키지의 형태로 제작되고 있다. As is well known, semiconductor packages have been developed in the direction of improving their electrical properties while reducing their size. A ball grid array (BGA) package is a good example of this, and since the overall size is similar to the chip size, the mounting area can be minimized and solder balls can be used to connect with external circuits. Since the electrical connection is made, the electrical characteristics are improved by minimizing the electrical signal transmission path. In particular, as the recent semiconductor chip has a smaller size and more signal input / output pads, the BGA package is manufactured in the form of a fine-pitch BGA (FBGA) package.

이러한 FBGA 패키지의 종래의 예가 도 1에 도시되어 있는 바, 이를 설명하면 다음과 같다. 도 1을 참조하면, 캐버티(cavity; 5)를 갖는 기판(10) 상에 접착제(6)를 매개로 하여 반도체칩(11)이 페이스 다운(face-down) 타입으로 부착되어 있고, 상기 반도체칩(11)의 본딩패드(12)와 기판 회로패턴(2)의 전극단자가 캐버티(5)를 관통하는 금속와이어(6)에 의해 전기적으로 연결되어 있으며, 상기 반도체칩(11)을 포함한 기판(10)의 상부면과 상기 금속와이어(7)를 포함한 기판(10)의 캐버티(5)가 봉지제(8)로 각각 밀봉되어 있고, 그리고, 상기 기판(10)의 하면에 구비된 회로패턴(2)의 볼 랜드 각각에 솔더 볼(9)이 부착되어 있다. A conventional example of such an FBGA package is illustrated in FIG. 1, which will be described below. Referring to FIG. 1, a semiconductor chip 11 is attached in a face-down type on a substrate 10 having a cavity 5 via an adhesive 6. The bonding pad 12 of the chip 11 and the electrode terminal of the circuit board pattern 2 are electrically connected by metal wires 6 penetrating through the cavity 5, and the semiconductor chip 11 includes the semiconductor chip 11. The upper surface of the substrate 10 and the cavity 5 of the substrate 10 including the metal wires 7 are sealed with an encapsulant 8, respectively, and provided on the lower surface of the substrate 10. Solder balls 9 are attached to each ball land of the circuit pattern 2.

여기서, 상기 기판(10)은, 코어층(1)과 상기 코어층(1)의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴(2)과 상기 전극단자 및 볼 랜드를 제외한 나머지 회로패턴 부분을 포함하는 코어층(1)의 하면 상에 형성된 솔더 마스크(3) 및 상기 코어층(1)의 상면을 덮도록 형성된 솔더 레지스트(solder resist; 4)를 포 함한다. The substrate 10 may include a circuit pattern 2 including an electrode terminal and a ball land formed on the core layer 1 and a lower surface of the core layer 1, and the remaining circuit patterns except for the electrode terminal and the ball land. It includes a solder mask (3) formed on the bottom surface of the core layer (1) including the portion and a solder resist (4) formed to cover the top surface of the core layer (1).

그런데, 이와같은 종래의 FBGA 패키지는 코어층의 상면에 형성된 솔더 레지스트가 강도가 약하여 외부의 약한 힘에도 잘 깨지고, 또한, 반도체칩과 기판을 접착시켜주는 접착제와의 접착력도 약하여 예비-조건(pre-condition)과 같은 패키지 환경 시험에서 솔더 레지스트와 접착제 사이에서 박리(delamination)가 발생하거나, 또는, 솔더 레지스트 부위에서 균열(crack)이 발생하여 제품의 불량이 야기되는 문제점이 있다. However, in the conventional FBGA package, the solder resist formed on the upper surface of the core layer has a weak strength and is easily broken by external weak forces, and also has a weak adhesive force between the semiconductor chip and the adhesive that bonds the substrate to the pre-condition. In a package environmental test such as -condition, a delamination occurs between the solder resist and the adhesive, or a crack occurs in the solder resist, thereby causing a defect in the product.

또한, 종래 페이스 다운 타입의 FBGA 패키지는 상기 접착제를 스크린 프린팅(screen printing) 방식으로 붙일 경우, 그 접착제가 패키지의 외곽으로 흘러나와 외관 불량을 야기함은 물론 기판의 전극단자(bond finger) 주위로 흘러나와 금속와이어의 본딩이 이루어지지 않게 하는 불량을 야기하게 되는 문제점이 있다. In addition, in a conventional face down type FBGA package, when the adhesive is attached by screen printing, the adhesive flows to the outside of the package and causes a poor appearance as well as around the bond finger of the substrate. There is a problem that flows out and causes a defect that prevents bonding of the metal wire.

따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 기판의 솔더 레지스트 및 접착제에 기인하는 불량 발생이 방지되도록 한 FBGA 패키지를 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide an FBGA package that can prevent defects caused by solder resists and adhesives of a substrate.

또한, 본 발명은 접착제를 매개로 하는 반도체칩과 기판간의 접착력을 강화시킴으로써 신뢰성을 향상시킨 FBGA 패키지를 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide an FBGA package having improved reliability by enhancing adhesion between a semiconductor chip and a substrate via an adhesive.

상기와 같은 목적을 달성하기 위한 본 발명의 FBGA 패키지는, 캐버티 및 회로패턴을 갖는 기판; 상기 기판 상에 접착제를 매개로 하여 페이스 다운(face-down) 타입으로 부착된 본딩패드를 갖는 반도체칩; 상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 기판의 회로패턴간을 전기적으로 연결시키도록 형성된 금속와이어; 상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및 상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며, 상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면 상에 형성된 솔더 마스크와, 상기 코어층의 상면을 덮도록 형성되면서 일정 부분이 제거된 솔더 레지스트로 구성되고, 상기 접착제는 상기 솔더 레지스트의 제거 부위 전체에 위치된 것을 특징으로 한다. FBGA package of the present invention for achieving the above object, the substrate having a cavity and a circuit pattern; A semiconductor chip having a bonding pad attached to the substrate in a face-down type through an adhesive; A metal wire formed through the cavity of the substrate to electrically connect the bonding pad of the semiconductor chip and the circuit pattern of the substrate; An encapsulant formed to seal an upper surface of the substrate including the semiconductor chip and a cavity of the substrate including the metal wire; And a solder ball attached to a circuit pattern on a lower surface of the substrate, wherein the substrate includes a core layer, a circuit pattern including an electrode terminal and a ball land formed on a lower surface of the core layer, and the electrode terminal. And a solder mask formed on the bottom surface of the core layer including the remaining circuit pattern portions except for the ball land portion, and a solder resist formed to cover the top surface of the core layer, and having a predetermined portion removed therefrom. And is located throughout the removal site of the resist.

여기서, 상기 솔더 레지스트는 기판 캐버티의 양측 부위 각각이 제거된 것을 특징으로 한다. Here, the solder resist is characterized in that each side portion of the substrate cavity is removed.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 페이스 다운 타입의 FBGA 패키지에 사용되는 기판의 솔더 레지스트를 일정 부분 제거해주며, 그리고, 상기 솔더 레지스트가 제거된 기판 부분 전체에 접착제를 붙인다. First, the technical principle of the present invention, the present invention removes a portion of the solder resist of the substrate used in the face-down type FBGA package, and paste the adhesive on the entire portion of the substrate where the solder resist is removed.

이 경우, 상기 솔더 레지스트가 외부 힘에 직접적으로 영향을 받지 않게 되므로 상기 솔더 레지스트의 깨짐을 방지할 수 있으며, 또한, 상기 솔더 레지스트와 접착제간 접착이 이루어지지 않는 것으로 인해 패키지의 신뢰성 테스트시 솔더 레지스트와 접착제 사이에서 박리(delamination)가 발생되거나 균열이 발생되는 등의 불량 발생을 방지할 수 있다. In this case, since the solder resist is not directly affected by an external force, it is possible to prevent the solder resist from being broken, and also because the adhesion between the solder resist and the adhesive is not performed, the solder resist at the time of the reliability test of the package. The occurrence of defects such as delamination or cracking between the adhesive and the adhesive can be prevented.

아울러, 상기 접착제가 상기 솔더 레지스트가 제거된 부위에 위치하게 되므로 상기 접착제의 원치않는 방향으로의 흘러내림을 방지할 수 있으며, 이에 따라, 외관 불량 및 와이어 본딩 불량의 발생을 방지할 수 있다. In addition, since the adhesive is located at the site where the solder resist is removed, it is possible to prevent the adhesive from flowing in an unwanted direction, thereby preventing appearance defects and wire bonding defects.

게다가, 상기 접착제와 기판의 코어층이 직접적으로 접착되는 바, 접착제와 기판간의 접착력을 강화시킬 수 있고, 이에 따라, FBGA 패키지의 신뢰성을 향상시킬 수 있다. In addition, since the adhesive and the core layer of the substrate are directly bonded to each other, the adhesive force between the adhesive and the substrate can be enhanced, thereby improving the reliability of the FBGA package.

자세하게, 도 2 및 도 3은 본 발명의 실시예에 따른 FBGA 패키지를 설명하기 위한 도면들로서, 이를 설명하면 다음과 같다. 여기서, 도 2는 본 발명의 페이스 다운 타입의 FBGA 패키지를 도시한 단면도이고, 도 3은 코어층 상에 형성되는 솔더 레지스트를 도시한 평면도이다. 이때, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다. In detail, FIGS. 2 and 3 are diagrams for describing an FBGA package according to an embodiment of the present invention. 2 is a cross-sectional view showing a face down type FBGA package of the present invention, and FIG. 3 is a plan view showing a solder resist formed on a core layer. At this time, the same parts as in Fig. 1 are designated by the same reference numerals.

도 2를 참조하면, 본 발명의 FBGA 패키지는 캐버티(5)를 갖는 기판(10) 상에 접착제(6)를 매개로 하여 반도체칩(11)이 페이스 다운(face-down) 타입으로 부착되고, 상기 반도체칩(11)의 본딩패드(12)와 기판 회로패턴(2)의 전극단자가 캐버티(5)를 관통하는 금속와이어(7)에 의해 전기적으로 연결되며, 상기 반도체칩(11)을 포함한 기판(10)의 상부면과 상기 금속와이어(7)를 포함한 기판(10)의 캐버티(5)가 봉지제(8)로 밀봉되고, 그리고, 상기 기판(10)의 하면에 구비된 회로패 턴(2)의 볼 랜드에 솔더 볼(9)이 부착되어 구성된 구조를 갖는다. 2, in the FBGA package of the present invention, the semiconductor chip 11 is attached in a face-down type on the substrate 10 having the cavity 5 through the adhesive 6. The bonding pad 12 of the semiconductor chip 11 and the electrode terminal of the substrate circuit pattern 2 are electrically connected by metal wires 7 penetrating through the cavity 5, and the semiconductor chip 11. The upper surface of the substrate 10 including the metal and the cavity 5 of the substrate 10 including the metal wire 7 is sealed with an encapsulant 8, and provided on the lower surface of the substrate 10. The solder ball 9 is attached to the ball land of the circuit pattern 2 and has a structure comprised.

여기서, 상기 기판(10)은, 예컨데, 코어층(1)의 하면에 전극단자 및 볼 랜드를 갖는 회로패턴(2)이 형성되고, 상기 전극단자 및 볼 랜드를 제외한 나머지 회로패턴 부분을 덮도록 코어층(1)의 하면 상에 솔더 마스크(3)가 형성되며, 그리고, 상기 코어층(1)의 상면에 솔더 레지스트(4a)가 형성된 구조이다. For example, the substrate 10 may include, for example, a circuit pattern 2 having electrode terminals and ball lands formed on a lower surface of the core layer 1, and covering portions of the circuit pattern except for the electrode terminals and ball lands. The solder mask 3 is formed on the lower surface of the core layer 1, and the solder resist 4a is formed on the upper surface of the core layer 1.

이때, 상기 솔더 레지스트(4a)는 종래의 그것과는 달리, 도 3에 도시된 바와 같이, 일정 부분이 제거된 형태로 형성된다. 예컨데, 상기 솔더 레지스트(4a)는 기판 캐버티 부분 이외에 상기 캐버티 부분 양측 부위 각각이 제거된 형태로 형성된다. 그리고, 상기 접착제(6)는 상기 솔더 레지스트(4a)가 제거된 부분의 코어층(1) 상에 전체적으로 배치된다. At this time, unlike the conventional one, the solder resist 4a is formed in a form in which a portion is removed, as shown in FIG. 3. For example, the solder resist 4a may be formed in such a manner that each side portion of the cavity portion is removed in addition to the substrate cavity portion. The adhesive 6 is entirely disposed on the core layer 1 in the portion where the solder resist 4a is removed.

따라서, 본 발명의 FBGA 패키지에 있어서, 상기 접착제(6)는 솔더 레지스트(4)가 아닌 코어층(1)과 접촉하게 되는 바, 패키지의 신뢰성 테스트를 위한 예비-조건과 같은 패키지 환경 테스트에서 솔더 레지스트(4a)와 접착제(6) 사이에서 박리 또는 균열이 발생되는 등의 불량 발생은 일어나지 않는다. Thus, in the FBGA package of the present invention, the adhesive 6 is brought into contact with the core layer 1 and not the solder resist 4, so that the solder in the package environment test, such as pre-conditions for the reliability test of the package, is soldered. No defect occurs such as peeling or cracking between the resist 4a and the adhesive 6.

또한, 접착제(6)가 솔더 레지스트(4a)가 아닌 코어층(1)에 직접 부착됨에 따라 상기 접착제(6)와 기판(1)간의 접착력이 강화되며, 이는 반도체칩(11)과 기판(10)간의 접착력이 향상되는 결과로 이어져 패키지의 신뢰성을 향상시키게 된다. In addition, as the adhesive 6 is directly attached to the core layer 1 rather than the solder resist 4a, the adhesive force between the adhesive 6 and the substrate 1 is enhanced, which is the semiconductor chip 11 and the substrate 10. This results in improved adhesion between the shells, resulting in improved package reliability.

게다가, 본 발명의 FBGA 패키지에 있어서, 접착제(6)는 솔더 레지스트(4a)의 제거 부분에 위치하게 되므로, 이러한 접착제(6)를 스크린 프린팅 방식으로 붙일 경우에도 그 접착제가 패키지의 외곽으로 흘러나와 외관 불량을 야기함은 물론 기 판의 전극단자 주위로 흘러나와 금속와이어의 본딩이 이루어지지 않게 하는 불량은 전혀 야기하지 않게 된다. In addition, in the FBGA package of the present invention, since the adhesive 6 is located at the removal portion of the solder resist 4a, even when the adhesive 6 is pasted by screen printing, the adhesive flows out of the package. Not only does it cause appearance defects, but also flows around the electrode terminals of the substrate and does not cause any defects that prevent the bonding of the metal wires.

결국, 본 발명의 FBGA 패키지는 기판의 솔더 레지스트 구조를 약간 변경함에 따라 접착력 향상과 더불어 불량 발생을 방지하게 되고, 그래서, 향상된 신뢰성을 갖게 된다. As a result, the FBGA package of the present invention prevents the occurrence of defects along with the improvement of adhesion by slightly changing the solder resist structure of the substrate, so that the reliability is improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 기판의 솔더 레지스트를 일정 부분 제거해주면서 상기 솔더 레지스트가 제거된 부분 전체에 접착제를 위치시킴으로써 상기 솔더 레지스트의 깨짐 및 솔더 레지스트와 접착체간 박리 또는 균열의 발생을 방지할 수 있고, 또한, 상기 접착제의 원치않는 흘러내림에 기인하여 외관 불량 및 와이어 본딩 불량이 발생되는 것을 방지할 수 있다. As described above, the present invention can prevent the occurrence of cracking of the solder resist and peeling or cracking between the solder resist and the adhesive by placing the adhesive on the entire portion of the solder resist removed while removing a portion of the solder resist of the substrate. It is also possible to prevent appearance defects and wire bonding defects from occurring due to unwanted dripping of the adhesive.

따라서, 본 발명은 상기한 잇점을 가지며, 아울러, 접착제를 통한 반도체칩과 기판간 접착력을 향상시킬 수 있으므로, 결과적으로, FBGA 패키지의 신뢰성을 향상시킬 수 있다. Therefore, the present invention has the advantages described above, and can improve the adhesion between the semiconductor chip and the substrate through the adhesive, and as a result, the reliability of the FBGA package can be improved.

Claims (2)

캐버티(cavity) 및 회로패턴을 갖는 기판; A substrate having a cavity and a circuit pattern; 상기 기판 상에 접착제를 매개로 하여 페이스 다운(face-down) 타입으로 부착된 본딩패드를 갖는 반도체칩; A semiconductor chip having a bonding pad attached to the substrate in a face-down type through an adhesive; 상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 기판의 회로패턴간을 전기적으로 연결시키도록 형성된 금속와이어; A metal wire formed through the cavity of the substrate to electrically connect the bonding pad of the semiconductor chip and the circuit pattern of the substrate; 상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및 An encapsulant formed to seal an upper surface of the substrate including the semiconductor chip and a cavity of the substrate including the metal wire; And 상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며, It includes; solder ball attached to the circuit pattern on the lower surface of the substrate, 상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면 상에 형성된 솔더 마스크와, 상기 코어층의 상면을 덮도록 형성되면서 일정 부분이 제거된 솔더 레지스트로 구성되고, The substrate may include a circuit pattern including a core layer, electrode terminals and ball lands formed on the bottom surface of the core layer, and a bottom surface of the core layer including remaining circuit pattern portions except for the electrode terminal and ball land portions. And a solder mask formed on the upper surface of the core layer and a solder resist formed by removing a portion thereof, 상기 접착제는 상기 솔더 레지스트의 제거 부위 전체에 위치된 것을 특징으로 하는 FBGA 패키지. And wherein the adhesive is located throughout the removal portion of the solder resist. 제 1 항에 있어서, 상기 솔더 레지스트는 기판 캐버티의 양측 부위 각각이 제거된 것을 특징으로 하는 FBGA 패키지.The FBGA package of claim 1, wherein each of the solder resists is removed from each side of the substrate cavity.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059917A (en) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 circuit board and semiconductor package with such circuit board and method for fabricating the same
KR20060001042A (en) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 Semiconductor package with improved thermal emission property
KR20060000572A (en) * 2004-06-29 2006-01-06 주식회사 하이닉스반도체 Fine pitch ball grid array package
JP2006073825A (en) * 2004-09-02 2006-03-16 Toshiba Corp Semiconductor device and packaging method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059917A (en) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 circuit board and semiconductor package with such circuit board and method for fabricating the same
KR20060000572A (en) * 2004-06-29 2006-01-06 주식회사 하이닉스반도체 Fine pitch ball grid array package
KR20060001042A (en) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 Semiconductor package with improved thermal emission property
JP2006073825A (en) * 2004-09-02 2006-03-16 Toshiba Corp Semiconductor device and packaging method thereof

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