KR100247507B1 - Printed circuit board of matrix type - Google Patents

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Abstract

본 발명은 매트릭스 타입의 인쇄회로기판에 관한 것으로, 상기 인쇄회로기판에 와이어의 본딩이나, 솔더볼의 융착 등을 위한 금(Au) 도금시 전해도금을 할 수 있도록 매트릭스 타입의 인쇄회로기판에 형성된 각 유니트의 모든 도전성 트레이스 패턴을 지그재그 형상의 플레이팅 라인으로 서로 연결하여 외부로 연장 형성함으로서 전기적 통전이 가능하고, 패키지 봉함공정 후의 소잉 공정에서 얼라이먼트가 틀려도 불량이 발생되지 않음으로서 불량을 방지하여 신뢰성 및 상품성이 있도록 된 것이다.The present invention relates to a matrix type printed circuit board, each of which is formed on a matrix type printed circuit board to be electroplated during gold plating (Au) for bonding the wires, fusion of solder balls, etc. Electrical conduction is possible by connecting all the conductive trace patterns of the unit with zigzag plated lines and extending to the outside.No defect occurs even when alignment is wrong in the sawing process after the package sealing process. It is made to be commercial.

Description

매트릭스 타입의 인쇄회로기판Matrix type printed circuit board

본 발명은 매트릭스 타입의 인쇄회로기판에 관한 것이다.The present invention relates to a matrix type printed circuit board.

최근, 반도체칩의 급속한 고집적화 및 소형화 추세에 따라 전자 기기나 가전제품들도 소형화되어 가고 있음으로, 이러한 추세에 따라 반도체 패키지에 있어서도 다핀화가 요구되고 있다. 따라서, 다핀화를 가능케 한 볼 그리드 어레이 반도체 패키지가 개발되었다.Recently, electronic devices and home appliances have also been miniaturized due to the rapid integration and miniaturization of semiconductor chips, and according to this trend, multi-pinning is required in semiconductor packages. Thus, a ball grid array semiconductor package has been developed that enables multipinning.

또한, CABGA(Chip Array Ball Grid Array ; 칩 어레이 볼 그리드 어레이 패키지), CSP(Chip Scale Package ; 칩 스케일 패키지), 플립 칩(Flip chip) 등을 응용한 소형 패키지가 개발됨에 따라 인쇄회로기판도 일렬의 스트립 단위에서 다열로 된 매트릭스 타입의 인쇄회로기판이 사용된다. 이러한 매트릭스 타입의 인쇄회로기판은 반도체 패키징 공정시 봉함공정 후에 소잉공정이 이루어진다.In addition, with the development of small packages using CABGA (Chip Array Ball Grid Array), CSP (Chip Scale Package), Flip chip, etc. Multi-layer matrix type printed circuit boards are used. In the matrix type printed circuit board, a sawing process is performed after the sealing process in the semiconductor packaging process.

상기한 매트릭스 타입의 인쇄회로기판의 구성은, 각 유니트(Unit)가 매트릭스 타입으로 배열되고, 상기 각 유니트에는 반도체칩이 실장되는 패드가 형성되며, 상기 패드에 실장되는 반도체칩의 본드패드와 와이어에 의해 전기적으로 접속되도록 인쇄회로기판 상에 도전성 트레이스로 패턴이 형성되고, 상기 인쇄회로기판 상의 도전성 트레이스 패턴은 저면의 솔더볼이 융착되는 솔더볼 랜드에 전기적으로 접속되어 있다.In the matrix type printed circuit board, each unit is arranged in a matrix type, and each unit is formed with a pad on which a semiconductor chip is mounted, and bond pads and wires of the semiconductor chip mounted on the pad. A pattern is formed on the printed circuit board with conductive traces so as to be electrically connected by the conductive trace pattern, and the conductive trace pattern on the printed circuit board is electrically connected to the solder ball land to which the solder balls on the bottom surface are fused.

상기한 매트릭스 타입의 인쇄회로기판에는 와이어의 본딩이나, 솔더볼의 융착 등을 위해서 금(Au) 도금을 하는 것이 필수적이다. 이와 같이 금 도금을 하기 위한 기술은 무전해 도금(Electroless Plating)과 전해 도금(Electrolytic Plating)을 사용하는데, 특히 전해 도금의 성능이 월등히 우수함으로서 전해도금을 사용한다.In the matrix type printed circuit board, it is essential to perform Au plating for bonding of wires or fusion of solder balls. As described above, the technique for plating gold uses electroless plating and electrolytic plating, and in particular, electroplating is used because the electroplating performance is excellent.

따라서, 전해도금을 하기 위해서는 상기 매트릭스 타입의 인쇄회로기판에 형성된 모든 도전성 트레이스의 패턴과, 상기 인쇄회로기판의 저면에 솔더볼이 융착되는 솔더볼 랜드를 인쇄회로기판의 끝단 외부로 트레이싱(Tracing) 해주어야 한다.Therefore, in order to conduct electroplating, the traces of all conductive traces formed on the matrix type printed circuit board and the solder ball lands in which solder balls are fused to the bottom surface of the printed circuit board should be traced outside the ends of the printed circuit board. .

이와 같이 트레이싱 하기 위한 종래의 인쇄회로기판은 도 1에 도시된 바와 같이 매트릭스 타입으로 배열된 각 유니트(1) 중에서 인쇄회로기판의 끝단부에 위치된 유니트의 모든 도전성 트레이스 패턴(3)은 인쇄회로기판의 끝단 외부로 연장 형성하고, 중간부에 위치한 각 유니트(1)의 모든 도전성 트레이스 패턴(3)은 각 유니트(1)의 사이에 일직선의 플레이팅 라인(4)을 비교적 두껍게 형성하여 이 플레이팅 라인(4)에 연결하여 인쇄회로기판의 끝단 외부로 연장 형성하였다.In the conventional printed circuit board for tracing as described above, all conductive trace patterns 3 of the unit located at the end of the printed circuit board of each unit 1 arranged in a matrix type as shown in FIG. The conductive trace patterns 3 of each unit 1 located in the middle of the substrate extend outward from the ends of the substrate, and a relatively thick plating line 4 is formed between the units 1 to form a relatively thick line. It was connected to the forming line 4 and formed to extend outside the end of the printed circuit board.

그러나, 패키지의 크기가 작은 칩 스케일 패키지로 갈수록 이들 유니트(1)와 유니트(1) 간의 간격은 줄어들고 더욱이 반도체 패키지의 봉함공정(열경화성수지를 이용하여 자재를 외부의 충격 및 접촉으로부터 보호하고 외관상 제품의 형태를 만들기 위해 일정한 모양으로 성형하는 공정)이 완료된 후에 소잉(Sawing)공정이 이루어져 싱글레이션을 하는데, 상기 소잉 공정을 위한 장비의 얼라이먼트가 틀리면 즉, 상기한 CABGA는 봉함공정이 끝난 후에 소잉고정을 함으로서 패턴이 보이지 않게 되고, 이 상태에서 소잉을 하게되면 소잉 장비의 셋업에만 의지하여야 함으로서 미세한 오차가 발생하여도 이로 인한 불량이 발생되는 것이다.However, as the package size becomes smaller, the distance between these units 1 and 1 decreases, and furthermore, the sealing process of the semiconductor package (the thermosetting resin is used to protect the material from external impact and contact and the appearance of the product Sawing process is completed after the process of forming into a certain shape to form the shape of the sawing is completed, if the alignment of the equipment for the sawing process is wrong, that is, the CABGA is sawing fixed after the sealing process is finished The pattern becomes invisible, and when sawing in this state, it is necessary to rely only on the setup of the sawing equipment.

따라서, 도 2의 가상선(L)으로 도시된 바와 같이 정상적인 소잉을 하기가 매우 어렵다. 즉, 이들 패키지를 봉함공정이 완료된 상태에서 최종 싱글레이션 할 경우에는 도 3의 가상선(L)으로 도시된 바와 같이 각 유니트(1)의 사이에 형성된 플레이팅 라인(4)이 남아 있게 되어 인접한 패턴과 솔더볼 랜드를 쇼트(Short)시켜 불량의 제품을 대량으로 생산하는 문제점이 있었다.Therefore, it is very difficult to perform normal sawing as shown by the virtual line L in FIG. That is, in the case of final singleization of these packages after the sealing process is completed, the plating lines 4 formed between the units 1 remain as shown by the virtual lines L of FIG. There was a problem in that the pattern and the solder ball land (Short) to produce a large amount of defective products.

본 발명의 목적은 이와 같은 문제점을 해소하기 위하여 발명된 것으로서, 매트릭스 타입의 인쇄회로기판에 형성된 각 유니트의 모든 도전성 트레이스 패턴을 지그재그 형상의 플레이팅 라인으로 서로 연결하여 외부로 연장 형성함으로서 전기적 통전이 가능하고, 패키지 봉함공정 후의 소잉 공정에서 얼라이먼트가 틀려도 불량이 발생되지 않음으로서 불량을 방지하여 신뢰성 및 상품성이 있도록 된 매트릭스 타입의 인쇄회로기판을 제공함에 있다.An object of the present invention is to solve such a problem, the electrical conduction is formed by connecting all the conductive trace patterns of each unit formed on the matrix type printed circuit board to the outside by connecting them with zigzag plating lines. The present invention provides a matrix type printed circuit board capable of preventing defects and making reliability and commodity possible because defects are not generated even when alignment is wrong in the sawing process after the package sealing process.

도 1은 종래 매트릭스 타입의 인쇄회로기판을 도시한 평면도1 is a plan view illustrating a conventional matrix type printed circuit board

도 2는 도 1의 "A"부 확대도로서, 인쇄회로기판이 정상적으로 소잉된 상태를 나타낸 평면도FIG. 2 is an enlarged view of a portion “A” of FIG. 1 and is a plan view illustrating a state in which a printed circuit board is normally sawed.

도 3은 도 1의 "A"부 확대도로서, 인쇄회로기판이 불량으로 소잉된 상태를 설명하기 위한 평면도FIG. 3 is an enlarged view of a portion “A” of FIG. 1 and is a plan view illustrating a state in which a printed circuit board is sawed as defective.

도 4는 본 발명에 따른 매트릭스 타입의 인쇄회로기판을 도시한 평면도4 is a plan view showing a matrix type printed circuit board according to the present invention.

도 5는 도 4의 "B"부 확대도5 is an enlarged view of a portion “B” of FIG. 4.

도 6은 본 발명의 실시예에 따른 매트릭스 타입의 인쇄회로기판을 도시한 평면도6 is a plan view illustrating a matrix type printed circuit board according to an exemplary embodiment of the present invention.

도 7a와 도 7b는 도 5의 "B"부 확대도로서, 본 발명에 따른 매트릭스 타입의 인쇄회로기판이 소잉되는 상태를 설명하기 위한 평면도7A and 7B are enlarged views of a portion “B” of FIG. 5, and are plan views illustrating a state in which a matrix type printed circuit board according to the present invention is sawed.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

1 - 유니트 2 - 패드1-Unit 2-Pad

3 - 도전성 트레이스 패턴 4 - 플레이팅 라인3-conductive trace pattern 4-plating line

L - 가상선L-virtual line

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 매트릭스 타입의 인쇄회로기판을 도시한 평면도이고, 도 5는 도 4의 "B"부 확대도이다. 도시된 바와 같이 본 발명에 따른 구성은, 각 유니트(Unit)가 매트릭스 타입으로 배열되고, 상기 각 유니트(1)에는 반도체칩이 실장되는 패드(2)가 형성되며, 상기 패드(2)에 실장되는 반도체칩의 본드패드와 와이어에 의해 전기적으로 접속되도록 인쇄회로기판 상에 도전성 트레이스로 패턴(3)이 형성되고, 상기 인쇄회로기판 상의 도전성 트레이스 패턴(2)은 저면의 솔더볼이 융착되는 솔더볼 랜드에 전기적으로 접속되어 있는 매트릭스 타입의 인쇄회로기판에 있어서, 상기한 인쇄회로기판에 전해도금을 위해 각 유니트(1)에 형성된 모든 도전성 트레이스 패턴(3)이 전기적 통전이 가능하도록 각 유니트(1) 중에서 인쇄회로기판의 끝단부에 위치된 유니트의 모든 도전성 트레이스 패턴(3)은 인쇄회로기판의 끝단 외부로 연장 형성하고, 중간부에 위치한 각 유니트(1)의 모든 도전성 트레이스 패턴(3)은 각 유니트(1)의 사이에 지그재그 형상의 플레이팅 라인(4)에 연결하여 외부로 연장 형성하여서 된 것을 특징으로 한다.4 is a plan view illustrating a matrix type printed circuit board according to the present invention, and FIG. 5 is an enlarged view of portion “B” of FIG. 4. As shown, according to the configuration of the present invention, each unit is arranged in a matrix type, and each unit 1 is formed with a pad 2 on which a semiconductor chip is mounted, and mounted on the pad 2. The conductive trace pattern 2 is formed on the printed circuit board so as to be electrically connected by the bond pad of the semiconductor chip and the wire. The conductive trace pattern 2 on the printed circuit board has a solder ball land in which solder balls on the bottom thereof are fused. A matrix type printed circuit board electrically connected to each unit 1, in which each conductive trace pattern 3 formed in each unit 1 for electroplating on the printed circuit board is electrically energized. All conductive trace patterns (3) of the unit located at the end of the printed circuit board extend outward from the end of the printed circuit board, All the conductive trace patterns 3 of the knit 1 are characterized in that they are connected to the zigzag-plating line 4 between each unit 1 and extend outwardly.

또한, 인쇄회로기판의 각 유니트(1)에 형성된 모든 도전성 트레이스 패턴(3)을 서로 전기적 도통이 가능하도록 연결하는 플레이팅 라인(4)을 도 6에 도시된 바와 같이 지그재그 형상이 아닌 사각톱니 형상으로 형성하여도 됨은 물론이다.In addition, as shown in FIG. 6, the plated line 4 connecting all the conductive trace patterns 3 formed on each unit 1 of the printed circuit board to be electrically connected to each other is not square but not square. Of course, you may form.

이와 같이 구성된 본 발명은 인쇄회로기판의 각 유니트(1)와 유니트(1) 사이의 간격이 줄어들어도 반도체 패키지의 봉함공정이 완료된 후에 싱글레이션을 할 때, 장비의 얼라이먼트가 정확하지 않아도 즉, 오차가 발생하여도 상기한 플레이팅 라인(4)에 의해 인접한 패턴이 쇼트(Short)되는 것을 방지할 수 있는 것이다. 즉, 도 7a의 가상선(L)으로 도시된 바와 같이 이상적인 소잉을 할 수 있음은 물론, 도 7b의 가상선(L)으로 도시된 바와 같이 장비의 얼라이먼트가 틀린 상태로 싱글레이션 되어도 각 패키지의 성능에는 문제가 없는 장점을 갖고 있다.According to the present invention configured as described above, even when the distance between each unit 1 and the unit 1 of the printed circuit board is reduced, when the unitization is performed after the sealing process of the semiconductor package is completed, the alignment of the equipment is not accurate, that is, an error. Even if is generated, it is possible to prevent the adjacent pattern from being shorted by the plating line 4 described above. That is, the ideal sawing can be performed as shown by the virtual line L of FIG. 7A, and of course, even if the alignment of the equipment is singled in the wrong state as shown by the virtual line L of FIG. 7B. Performance has no problem.

이상의 설명에서 알 수 있듯이 본 발명의 매트릭스 타입의 인쇄회로기판에 의하면, 각 유니트의 모든 도전성 트레이스 패턴을 지그재그 형상의 플레이팅 라인을 서로 연결시켜 외부로 연장함으로서 패키지 봉함공정 후의 소잉 공정에서 장비의 얼라이먼트가 정확하지 않아도 불량이 발생되지 않아 신뢰성 및 상품성을 향상시킬 수 있는 효과가 있다.As can be seen from the above description, according to the matrix type printed circuit board of the present invention, the alignment of equipment in the sawing process after the package sealing process is performed by extending all the conductive trace patterns of each unit by connecting the zigzag plating lines to each other. Even if it is not accurate, the defect does not occur, there is an effect that can improve the reliability and marketability.

Claims (2)

각 유니트(Unit)가 매트릭스 타입으로 배열되고, 상기 각 유니트에는 반도체칩이 실장되는 패드가 형성되며, 상기 패드에 실장되는 반도체칩의 본드패드와 와이어에 의해 전기적으로 접속되도록 인쇄회로기판 상에 도전성 트레이스로 패턴이 형성되고, 상기 인쇄회로기판 상의 도전성 트레이스 패턴은 저면의 솔더볼이 융착되는 솔더볼 랜드에 전기적으로 접속되어 있는 매트릭스 타입의 인쇄회로기판에 있어서, 상기한 인쇄회로기판에 전해도금을 위해 각 유니트에 형성된 모든 도전성 트레이스 패턴이 전기적 통전이 가능하도록 각 유니트 중에서 인쇄회로기판의 끝단부에 위치된 유니트의 모든 도전성 트레이스 패턴은 인쇄회로기판의 끝단 외부로 연장 형성하고, 중간부에 위치한 각 유니트의 모든 도전성 트레이스 패턴은 각 유니트의 사이에 지그재그 형상의 플레이팅 라인에 연결하여 외부로 연장 형성하여서 된 것을 특징으로 하는 매트릭스 타입의 인쇄회로기판.Each unit is arranged in a matrix type, each unit is formed with a pad on which a semiconductor chip is mounted, and is electrically conductive on a printed circuit board so as to be electrically connected by a bond pad and a wire of a semiconductor chip mounted on the pad. A pattern is formed of a trace, and the conductive trace pattern on the printed circuit board is a matrix type printed circuit board electrically connected to a solder ball land to which solder balls on the bottom are fused. All conductive trace patterns of the unit located at the end of the printed circuit board among each unit are formed to extend outside the end of the printed circuit board so that all conductive trace patterns formed in the unit can be electrically energized. All conductive trace patterns are jig between each unit A matrix type printed circuit board, which is formed by connecting to a jag-shaped plating line and extending outwardly. 제 1 항에 있어서, 상기한 인쇄회로기판의 각 유니트에 형성된 모든 도전성 트레이스 패턴을 서로 전기적 도통이 가능하도록 연결하는 플레이팅 라인을 사각톱니 형상으로 형성하여도 된 것을 특징으로 하는 매트릭스 타입의 인쇄회로기판.2. The matrix type printed circuit according to claim 1, wherein a plating line for connecting all the conductive trace patterns formed on each unit of the printed circuit board to be electrically connected to each other may be formed in a square sawtooth shape. Board.
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