KR100797699B1 - Printed circuit board and preparing method thereof - Google Patents
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Abstract
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로, 통상의 패턴 회로층 제조공정 중 패턴화된 금속회로층이 형성되지 않은 영역의 금속시드층을 에칭하여 제거하기 위한 플래시 에칭(flash etching) 공정을 수행하기 전에 패턴화된 금속회로층 상에 에칭-레지스트층을 형성시켜 특정 영역만을 선택적으로 에칭하여 제거하는데 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board and a method of manufacturing the same. A flash etching process for etching and removing a metal seed layer in a region where a patterned metal circuit layer is not formed during a conventional pattern circuit layer manufacturing process. It is characterized by forming an etch-resist layer on the patterned metal circuit layer prior to performing the etching to selectively etch away only certain areas.
본 발명에 따르면, 플래시 에칭공정 시 금속회로층의 손상을 최소화하면서도 불필요한 금속시드층을 선택적으로 완벽하게 제거할 수 있어 좀 더 경제적이고 간단한 공정을 통해서 고 신뢰성으로 미세회로를 구현할 수 있는 이점이 있다.According to the present invention, while minimizing damage to the metal circuit layer during the flash etching process, it is possible to selectively remove the unnecessary metal seed layer completely, thereby achieving a microcircuit with high reliability through a more economical and simple process. .
인쇄회로기판, 금속회로층, 금속시드층, 플래시 에칭, 에칭 레지스트 Printed circuit board, metal circuit layer, metal seed layer, flash etching, etching resist
Description
도 1a 내지 1f는 종래기술의 일 구체예에 따른 인쇄회로기판의 제조공정을 설명하기 위한 공정흐름을 나타낸 단면도이다.1A to 1F are cross-sectional views illustrating a process flow for explaining a manufacturing process of a printed circuit board according to an exemplary embodiment of the prior art.
도 2는 종래기술의 일 구체예에 따른 인쇄회로기판의 회로층의 상태를 개략적으로 설명하기 위한 단면도이다.2 is a cross-sectional view schematically illustrating a state of a circuit layer of a printed circuit board according to an exemplary embodiment of the prior art.
도 3은 종래기술의 다른 구체예에 따른 인쇄회로기판의 회로층의 상태를 개략적으로 설명하기 위한 단면도이다.3 is a cross-sectional view schematically illustrating a state of a circuit layer of a printed circuit board according to another exemplary embodiment of the prior art.
도 4a 내지 도 4e는 본 발명의 일 구체예에 따른 인쇄회로기판의 제조공정을 설명하기 위한 공정흐름을 나타낸 단면도이다.4A to 4E are cross-sectional views illustrating a process flow for explaining a manufacturing process of a printed circuit board according to an embodiment of the present invention.
도 5는 본 발명의 일 구체예에 따라 금속회로층 상에 에칭-레지스트층으로서 자기조립분자층이 형성된 상태를 확대하여 나타낸 도면이다.5 is an enlarged view illustrating a state in which a self-assembled molecular layer is formed as an etching-resist layer on a metal circuit layer according to an embodiment of the present invention.
도 6은 본 발명의 일 구체예에 따라 금속회로층 상에 에칭-레지스트층으로서 형성된 자기조립분자층이 금속회로층의 측면 일부를 따라 확산된 상태를 개략적으로 나타낸 도면이다.FIG. 6 is a view schematically showing a state in which a self-assembled molecular layer formed as an etch-resist layer on a metal circuit layer is diffused along a part of a side of the metal circuit layer according to an embodiment of the present invention.
도 7은 본 발명의 방법에 따라 금속회로층 상에 에칭-레지스트층을 형성시킨 후 플래시 에칭공정의 적용 시 회로층의 상태를 개략적으로 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view schematically illustrating a state of a circuit layer upon application of a flash etching process after forming an etching-resist layer on a metal circuit layer according to the method of the present invention.
※ 도면의 주요 부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※
10 : 수지 기판 20 : 금속시드층10: resin substrate 20: metal seed layer
30 : 드라이 필름 40 : 금속회로층30: dry film 40: metal circuit layer
100 : 평판 스탬프 101 : 에칭-레지스트100: flat stamp 101: etching-resist
200 : 수지 기판 201 : 금속시드층200: resin substrate 201: metal seed layer
202 : 금속회로층202: metal circuit layer
본 발명은 인쇄회로기판의 제조 방법 및 이로부터 제조된 인쇄회로기판에 관한 것이다. 좀 더 구체적으로는, 본 발명은 에칭 레지스트(etching resist)를 플래쉬 에칭 전에 금속회로층에 형성시킴으로써, 특정영역만 선택적으로 에칭하여 회로의 미세화를 증대시킬 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a printed circuit board and a printed circuit board manufactured therefrom. More specifically, the present invention relates to a printed circuit board and a method for manufacturing the same, by forming an etching resist on the metal circuit layer prior to flash etching, thereby selectively minimizing a specific area by increasing the size of the circuit. will be.
최근 인쇄회로기판은 경박단소의 경향으로 금속배선과 전자소자가 접속되는 비아홀의 크기가 점점 작아지고 있어 더욱 미세한 회로 형성방법이 요구되고 있다.In recent years, printed circuit boards have become smaller and thinner, and thus the size of via holes connecting metal wirings and electronic devices is becoming smaller.
통상 인쇄회로기판의 제조에 있어서, 구리를 에칭함으로써 회로를 형성하는 텐팅(Tenting)법과 구리를 도금하여 회로를 형성하는 세미어디티브(Semiadditive)법이 널리 이용되는데, 30㎛ 이하의 배선폭을 가지는 회로에서는 습식 에칭이 갖는 한계 때문에 세미어디티브법이 주로 이용된다.In the manufacture of printed circuit boards, a tenting method of forming a circuit by etching copper and a semiadditive method of forming a circuit by plating copper are widely used, and have a wiring width of 30 μm or less. In the circuit, the semiadditive process is mainly used because of the limitation of wet etching.
세미어디티브법에서는 도금으로 구리 회로를 형성시킨 이후, 플래쉬 에칭(Flash-Etching)이란 과정을 통해 회로가 아닌 부분의 구리박막층을 제거하는데, 이 플래쉬 에칭과정 중에 도금된 구리 회로층의 상단 에지(edge)부도 동시에 침식되어 회로형상이 악화되며, 구리박막층과 구리 회로층의 에칭 속도 차이로 인한 언더컷(undercut)이 발생한다. 이와 같은 문제점들로 인해 세미어디티브법은 10㎛ 이하의 배선폭을 갖는 회로를 형성하는데 어려움이 있다.In the semi-additive process, after forming a copper circuit by plating, a process of flash-etching removes a non-circuit copper thin film layer. The top edge of the plated copper circuit layer The edge portion is also eroded at the same time, and the circuit shape is deteriorated, and undercut occurs due to the difference in etching rates between the copper thin film layer and the copper circuit layer. Due to these problems, the semi-additive method has a difficulty in forming a circuit having a wiring width of 10 μm or less.
종래기술에 따른 세미어디티브법을 이용하여 회로를 형성하는 과정을 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.A process of forming a circuit using the semi-additive method according to the prior art will be described with reference to FIGS. 1A to 1F.
우선, 적층 또는 무전해 도금을 통해 수지 기판, 즉 절연층(10) 외부에 금속층, 예를 들어, 구리박막층(20)을 형성시킨다(도 1a 참조). 다음, 상기 구리박막층(20) 위에 드라이필름(30)을 부착하고(도 1b 참조), 상기 드라이필름(30) 상에 배선패턴의 아트워크 필름(도시되지 않음)을 밀착시킨 후, 노광 및 현상 과정을 통해서 회로가 형성될 부분의 드라이필름(30)을 제거한다(도 1c 참조). 상기 노출된 부분에 전해도금을 통해 구리회로층(40)을 형성시킨다(도 1d 참조). 이때, 구리박막층(20)은 시드(seed)층으로 작용한다. 도금이 종료되면, 박리 프로세스를 통하여 남아있는 드라이필름(30)을 제거한다(도 1e 참조). 마지막으로, 회로가 아닌 부분의 시드 구리층(20)을 플래쉬 에칭으로 제거함으로써 회로를 완성한다.First, a metal layer, for example, a copper
그러나, 전술한 바와 같은 세미어디티브법에서는 플래쉬 에칭 과정 중에 시드층 뿐 아니라, 회로층이 동시에 에칭되는 것을 고려하여 최초 전해 도금층의 높이를 높게 설정해야 하고 이에 따라 도금공정에 투입되는 시간과 자원이 낭비된다. 또한 플래쉬 에칭 중에 발생하는 회로층(40)의 상단 에지(edge)부의 침식으로 인해 회로의 형상이 악화되고(도 2 참조), 시드층(20)과 회로층(40)의 에칭속도가 다르기 때문에 언더컷(undercut)이 발생한다(도 3 참조). 상술한 문제들로 인하여 종래의 세미어디티브법으로는 10㎛ 이하의 회로를 달성하기는 어렵다.However, in the semi-additive method described above, the height of the initial electroplating layer should be set high in consideration of the etching of not only the seed layer but also the circuit layer during the flash etching process. Wasted. In addition, since the shape of the circuit is deteriorated due to erosion of the upper edge portion of the
따라서, 인쇄회로기판에서 좀 더 폭이 좁은 미세회로(예를 들어, 10∼15㎛)를 구현하기 위하여 우수한 형태로 회로를 가공하는 새로운 제조 방법이 요구되고 있다.Therefore, there is a need for a new manufacturing method for processing a circuit in excellent form in order to implement a narrower microcircuit (for example, 10 to 15 μm) in a printed circuit board.
이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 통상의 패턴 회로층 제조공정 중 플래시 에칭을 수행하기 전에 패턴화된 금속회로층 상에 에칭-레지스트층을 형성시킴으로써 목적하는 소정의 불필요한 영역만 선택적으로 에칭할 수 있음을 발견하였고, 본 발명은 이에 기초하여 완성되었다.Accordingly, in the present invention, extensive research has been conducted to solve the above problems. As a result, an etching-resist layer is formed on a patterned metal circuit layer before performing flash etching in a conventional pattern circuit layer manufacturing process. It has been found that only certain unnecessary areas can be etched selectively, and the present invention has been completed based on this.
따라서, 본 발명의 목적은 플래시 에칭공정 시 금속회로층의 손상을 최소화하는 동시에 불필요한 금속시드층을 완벽하게 제거할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a printed circuit board and a method for manufacturing the same, which can completely remove unnecessary metal seed layers while minimizing damage to the metal circuit layer during a flash etching process.
본 발명의 다른 목적은 미세회로를 고 신뢰성으로 구현할 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.Another object of the present invention relates to a printed circuit board and a method of manufacturing the same, which can implement a microcircuit with high reliability.
상기 목적 및 기타 목적을 달성하기 위하여, 본 발명의 일면에 따르면,In order to achieve the above object and other objects, according to an aspect of the present invention,
(a) 수지 기판 상에 금속시드층을 형성시키는 단계; (a) forming a metal seed layer on the resin substrate;
(b) 상기 금속시드층 상에 패턴화된 금속회로층을 형성시키는 단계; (b) forming a patterned metal circuit layer on the metal seed layer;
(c) 상기 패턴화된 금속회로층 상에 에칭-레지스트층을 형성시키는 단계; 및 (c) forming an etch-resist layer on the patterned metal circuit layer; And
(d) 상기 패턴화된 금속회로층이 형성되지 않은 영역의 금속시드층을 에칭하여 제거하는 단계;(d) etching to remove the metal seed layer in the region where the patterned metal circuit layer is not formed;
를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법이 제공된다.Provided is a method of manufacturing a printed circuit board comprising a.
여기서, 상기 금속은 바람직하게는 구리이다.Here, the metal is preferably copper.
바람직하게는, 상기 금속시드층은 무전해 금속도금을 통해서 형성될 수 있다.Preferably, the metal seed layer may be formed through electroless metal plating.
바람직하게는, 상기 (b) 단계는:Preferably, step (b) is:
b1) 상기 금속시드층 상에 포토레지스트를 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 금속시드층을 외부로 노출시키는 단계, b1) applying a photoresist on the metal seed layer, and exposing and developing the photoresist to expose the metal seed layer of the portion where the circuit pattern is to be formed to the outside;
b2) 상기 외부로 노출된 금속시드층 상에 전해 금속도금에 의해 회로패턴을 형성시키는 단계, 및b2) forming a circuit pattern on the externally exposed metal seed layer by electrolytic metal plating, and
b3) 상기 포토레지스트를 제거하는 단계,b3) removing the photoresist,
를 포함할 수 있다.It may include.
한편, 상기 (c) 단계는 바람직하게는 에칭-레지스트액이 도포된 평판 스탬프를 이용하여 상기 패턴화된 금속회로층 상에 에칭-레지스트를 프린팅하여 수행될 수 있다. 바람직하게는, 상기 에칭-레지스트액은 자기조립분자를 포함한다. 좀 더 바람직하게는, 상기 자기조립분자는 알칸 싸이올(alkan thiol)의 자기조립단분자이다.On the other hand, step (c) may be performed by printing the etching-resist on the patterned metal circuit layer, preferably using a flat stamp on which the etching-resist liquid is applied. Preferably, the etching-resist liquid includes self-assembled molecules. More preferably, the self-assembled molecule is a self-assembled molecule of alkan thiol.
상기 에칭-레지스트층은 또한 상기 패턴화된 금속회로층의 상부와 측면의 적어도 일부에 형성될 수 있다.The etch-resist layer may also be formed on at least a portion of the top and side surfaces of the patterned metal circuit layer.
상기 (d) 단계는 바람직하게는, 과산화수소/염산, 염화제이구리, 염화제이철, CN-/O2, NBSA(3-nitrobenzene sulfonic acid)/PEI(polyethylenimine) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 에칭성분을 포함하는 에칭액을 이용하여 수행될 수 있다.The step (d) is preferably a hydrogen peroxide / acid chloride, cupric chloride, ferric, CN - / O 2, NBSA (3-nitrobenzene sulfonic acid) / PEI (polyethylenimine) and is selected from the group consisting of a mixture thereof It can be carried out using an etching solution containing an etching component.
본 발명의 다른 일면에 따르면, According to another aspect of the present invention,
(a) 수지 기판; (a) a resin substrate;
(b) 상기 수지 기판 상에 형성되며, 금속시드층과 금속회로층을 포함하는 패턴화된 금속층; 및(b) a patterned metal layer formed on the resin substrate and comprising a metal seed layer and a metal circuit layer; And
(c) 상기 패턴화된 금속층 상에 형성되는 에칭-레지스트층; (c) an etch-resist layer formed on the patterned metal layer;
을 포함하는 것을 특징으로 하는 인쇄회로기판이 제공된다.There is provided a printed circuit board comprising a.
여기서, 상기 금속은 바람직하게는 구리이다.Here, the metal is preferably copper.
바람직하게는, 상기 금속시드층은 무전해 금속도금층일 수 있다.Preferably, the metal seed layer may be an electroless metal plating layer.
바람직하게는, 상기 금속회로층은 전해 금속도금층일 수 있다.Preferably, the metal circuit layer may be an electrolytic metal plating layer.
한편, 상기 에칭-레지스트층은 바람직하게는 자기조립분자로 이루어지며, 좀 더 바람직하게는, 상기 자기조립분자는 알칸 싸이올의 자기조립단분자일 수 있다.On the other hand, the etching-resist layer is preferably made of a self-assembled molecule, more preferably, the self-assembled molecule may be a self-assembled molecule of the alkane thiol.
상기 에칭-레지스트층은 바람직하게는 상기 금속회로층의 상부와 측면의 적어도 일부에 형성될 수 있다.The etch-resist layer may be preferably formed on at least a portion of the top and side surfaces of the metal circuit layer.
이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
전술한 바와 같이, 본 발명은 에칭 레지스트(etching resist)를 플래쉬 에칭 전에 금속회로층의 표면에 형성시킴으로써 플래시 에칭공정 시 금속회로층의 손상을 최소화하면서 불필요한 금속시드층을 선택적으로 완벽하게 제거하여 경제적이고 간단한 공정을 통해서 고 신뢰성으로 미세회로를 구현할 수 있는 인쇄회로기판 및 그 제조방법이 제공된다.As described above, the present invention forms an etching resist on the surface of the metal circuit layer before flash etching, thereby selectively removing unnecessary metal seed layers and completely removing the unnecessary metal seed layer during the flash etching process. Provided are a printed circuit board and a method of manufacturing the same, which can implement a fine circuit with high reliability through a simple and simple process.
도 4a 내지 도 4e에 본 발명의 바람직한 일 구체예에 따라 마이크로컨택 인쇄(microcontact-printing) 기법을 이용하여 자기조립분자(self assembly molecule)막을 에칭-레지스트층으로서 사용하여 인쇄회로기판을 제조하는 과정을 개략적으로 나타내었으나, 이에 본 발명이 한정되는 것은 아님은 물론이다.4A to 4E, a process of manufacturing a printed circuit board using a self assembly molecule film as an etching-resist layer using a microcontact-printing technique according to an exemplary embodiment of the present invention. Although schematically shown, it is a matter of course that the present invention is not limited thereto.
우선, 통상 마이크로컨택 인쇄 기술에서 채택하고 있는 평판 스탬프(planar stamp)(100), 예를 들어, PDMS(polydimethylsiloxane) 몰드와 같은 엘라스토 머(elastomer) 몰드를 준비한다(도 4a 참조).First, an elastomer mold such as a
다음, 에칭-레지스트(101)를 평판 스탬프 위에 도포하고 건조시킨다(도 4b 참조). 이때, 상기 에칭-레지스트(101)로는 바람직하게는 자기조립분자(self assembly molecule)를 포함하는 잉크 용액을 사용할 수 있다. 상기 자기조립분자로는 특히 알칸 싸이올(alkan thiol) 자기조립단분자를 사용하는 것이 바람직하나, 자기조립특성을 가지며 말단 작용기가 금속회로층의 금속과 결합하고 알킬 사슬부는 반데르발스 힘으로 분자끼리 뭉쳐 조밀하게 레지스트층을 형성할 수 있는 물질이라면 특별히 이에 한정되지 않고 사용 가능하다. 본 발명에서 금속회로층에 적용하여 에칭-레지스트로 사용하기 위해서는 자기조립분자의 알킬 탄소사슬의 길이가 길면 길수록 유리하며, 상기 알칸 싸이올의 경우 바람직하게는 약 20개 이상의 탄소사슬 수를 갖는 것이 좋다.Next, an etch-resist 101 is applied onto the flat stamp and dried (see FIG. 4B). In this case, as the etching-resist 101, an ink solution including a self assembly molecule may be preferably used. The self-assembled molecule is particularly preferably an alkan thiol self-assembled molecule, but has self-assembling properties, the terminal functional group is bonded to the metal of the metal circuit layer, and the alkyl chain portion is formed by van der Waals forces. Any material that can form a resist layer by dense together can be used without particular limitation. In the present invention, the longer the length of the alkyl carbon chain of the self-assembled molecules to be used as an etch-resist in the metal circuit layer, and in the case of the alkane thiol, preferably having a carbon chain number of about 20 or more good.
다음, 상기 평판 스템프(100)를 이용하여 금속시드층(201)과 패턴화된 금속회로층(202)이 형성된 수지 기판(200)의 패턴화된 금속회로층(202) 상에 에칭-레지스트(101)를 프린팅한다(도 4c 참조). 바람직하게는, 상기 금속은 구리일 수 있다. 상기 에칭-레지스트(101)는 또한 상기 금속회로층(202)의 상부 뿐 아니라 측면의 적어도 일부까지 형성될 수 있다.Next, using the
바람직하게는, 도 5 및 도 6에 나타낸 바와 같이, 패턴화된 금속회로층(202) 표면에 자기조립분자 잉크가 도포된 평판 스탬프(100)를 밀착시킴으로써 자기조립분자층으로 이루어진 에칭-레지스트(101)를 형성시킨다. 이러한 프린팅 과정 중, 금속회로층(202) 표면에 고도로 정렬된 자기조립분자층이 빠른 시간(약 0.5초)에 형성된다. 특히, 자기조립분자층은 평판 스탬프(100)와 금속회로층(202) 상단부가 밀착된 상태에서 측면을 따라 확산하는 성질이 있으므로(도 6 참조), 이러한 확산성을 이용하여 보호하고자 하는 금속회로층 부위를 고려하여 금속회로층의 높이, 사용되는 에칭-레지스트액의 종류, 농도 등에 따라 프린팅 시간, 온도 등의 프린팅 공정조건을 적절히 조절할 수 있다. 예를 들어, 금속회로층 윗부분에만 에칭-레지스트가 선택적으로 형성되도록 하여 회로 상단부만을 보호하는 경우부터 10㎛ 이상의 높이를 갖는 회로의 측면을 따라 하단 부근까지 에칭-레지스트가 확산되어 형성되도록 하여 회로 상단부 뿐만 아니라 측면의 적어도 일부까지 보호하는 경우를 감안하여, 프린팅 시간은 약 0.5초 내지 10분 정도에서 선택될 수 있으나, 이 또한 실제 사용되는 에칭-레지스트의 종류, 농도, 프린팅 온도 등에 따라 적절히 조절될 수 있음은 당업자에게 자명할 것이다.Preferably, as shown in Figs. 5 and 6, the etching-resist made of the self-assembled molecular layer by bringing the
한편, 상기 금속시드층(201)과 패턴화된 금속회로층(202)이 형성된 수지 기판(200)은 특별히 한정되지 않고 당업계에 알려져 있는 통상의 공정에 따라, 예를 들어, 세미어디티브법에 따라 제작되어 제공될 수 있다.Meanwhile, the
예를 들어, 상기 금속시드층(201)은 통상의 무전해 금속도금법을 통해서 수지 기판(200) 상에 형성될 수 있다. 또한, 상기 패턴화된 금속회로층(202)은 금속시드층(201) 상에 포토레지스트(도시되지 않음)를 도포하고, 노광 및 현상하여 회로패턴이 형성될 부분의 금속시드층(201)을 외부로 노출시킨 다음, 상기 외부로 노출된 금속시드층(201) 상에 통상의 전해 금속도금법을 통해서 회로패턴을 형성시킨 후, 포토레지스트를 제거함으로써 형성될 수 있다.For example, the
다음, 프린팅 과정이 끝나고 평판 스탬프(100)를 금속회로층(202)에서 분리하면 상기 패턴화된 금속회로층(202)이 형성되지 않은 영역, 즉 회로가 아닌 부분의 금속시드층(201)만 노출된다(도 4d 참조).Next, when the printing process is finished and the
마지막으로, 상기 노출된 금속시드층(201)을 통상의 플래시 에칭 과정을 통해서 에칭하여 제거한다(도 4e 참조). 상기 플래시 에칭 과정에 사용되는 에칭액으로는 특별히 한정되지 않으며, 예를 들어, 인쇄회로기판의 플래시 에칭에 널리 이용되는 과산화수소/염산(H2O2/HCl) 에칭액을 사용하거나, 염화제이구리(CuCl2) 염화제이철(FeCl3)과 같은 일반적인 구리 에칭액 또는 CN-/O2, NBSA(3-nitrobenzene sulfonic acid)/PEI (polyethylenimine) 등의 에칭액을 목적에 맞게 단독으로 또는 적절히 배합하여 사용할 수 있다.Finally, the exposed
상기 에칭 과정을 도 7에 개략적으로 나타내었다. 금속회로층(202)의 상단 및 측면부까지 형성된 에칭-레지스트층(101)에 의해 금속회로층(202)이 에칭되는 것이 방지된다. 그 결과 회로의 두께에는 변화를 주지 않고 회로가 아닌 부분의 금속시드층(201) 영역만 침식시킬 수 있다.The etching process is schematically shown in FIG. The etching of the
여기서는 수지 기판의 단면만을 일례로 들어 설명하였으나, 상술한 과정이 기판의 양면에 적용될 수 있음은 자명하며, 이러한 회로형성 과정에 덧붙여 통상의 인쇄회로기판에서 적용되는 적층과정 등의 통상의 제조 공정이 더욱 수행될 수 있음은 당업자에게 용이하게 이해될 수 있을 것이다.Here, only the cross-section of the resin substrate has been described as an example, but it is apparent that the above-described process can be applied to both sides of the substrate. In addition to the circuit forming process, a conventional manufacturing process such as a lamination process applied to a conventional printed circuit board is It will be readily understood by those skilled in the art that further may be performed.
이와 같이, 본 발명이 제시하는 방법에 따르면, 기존의 회로형성기법, 예를 들어 세미어디티브법을 그대로 사용하면서 형상이 우수한 회로를 형성할 수 있다.As described above, according to the method of the present invention, a circuit having excellent shape can be formed while using an existing circuit forming method, for example, a semiadditive method.
또한, 금속회로층 표면에 형성되는 에칭-레지스트, 바람직하게는 자기조립분자층은 불과 수 나노미터(평균 2nm) 이내로 소자의 성질에는 영향을 주지 않고, 표면성질만 변화시키므로 제거공정이 필요 없다.In addition, the etching-resist formed on the surface of the metal circuit layer, preferably the self-assembled molecular layer, does not affect the properties of the device within only a few nanometers (average 2 nm), and only changes the surface properties, thus eliminating the need for a removal process.
아울러, 기존 마이크로컨택 프린팅 기술과는 달리, 미세 패터닝(Patterning)이 필요 없는 평판 스탬프를 사용하기 때문에 에칭-레지스트의 프린팅 공정이 저렴하고 간단하다. 이러한 평판 스탬프 자체의 미세 패터닝이 요구되지 않는 이유는 인쇄회로기판 제조공정에서 수 마이크론 정도의 금속시드층만을 선택적으로 제거하기 위한 플래시 에칭 공정을 적용하기 전에 기 형성되어 있는 금속층들간의 단차, 즉, 금속시드층과 금속회로층 사이의 높이 차이를 이용하여 금속회로층에만 선택적으로 에칭-레지스트를 적용할 수 있기 때문이다. 즉, 마이크론 단위의 상대적으로 매우 큰 스케일로 진행되는 인쇄회로기판 공정 중, 이미 패턴이 형성되어 있는 상태에서 마이크로컨택 프린팅 기술을 적용하여 간단하고 신속하게 패턴을 보호하면서 금속시드층만을 제거할 수 있는 것이다.In addition, unlike conventional microcontact printing technology, the printing process of the etch-resist is inexpensive and simple because it uses a flat stamp that does not require fine patterning. The reason why the micro-patterning of the flat stamp itself is not required is that the step between the metal layers previously formed, i.e., before the flash etching process for selectively removing only a few microns of metal seed layer in the printed circuit board manufacturing process is applied. This is because the height difference between the metal seed layer and the metal circuit layer can be used to selectively apply the etching-resist only to the metal circuit layer. In other words, during the printed circuit board process, which is performed on a relatively large scale in microns, by applying microcontact printing technology in a state where a pattern is already formed, it is possible to simply and quickly remove the metal seed layer while protecting the pattern. will be.
또한, 평판 스탬프는 PDMS를 사용할 경우 수 백회 반복 사용이 가능하다.In addition, the flat stamp can be repeated hundreds of times using the PDMS.
에칭-레지스트의 프린팅은 비교적 매우 단시간 동안 이루어지며, 밀착시간을 늘려 회로의 측면에도 에칭레지스트를 선택적으로 형성시킬 수 있다.The printing of the etch-resist takes a relatively very short time, and the adhesion time can be extended to selectively form the etch resist on the side of the circuit.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.Although the present invention has been described in detail through specific embodiments, it is for explaining the present invention in detail, and the printed circuit board and its manufacturing method according to the present invention are not limited thereto. It is apparent that modifications and improvements are possible by those skilled in the art.
전술한 바와 같이, 본 발명에 따르면, 플래시 에칭 전 회로 표면에 미세한 에칭 레지스트를 형성하여 미세 에칭을 달성할 수 있으며, 에치 팩터(Etch Factor)가 증가하는 이점이 있다. 또한, 고 신뢰성의 회로 패턴을 형성할 수 있어 회로의 주파수 특성이 증가하여 시그널 전달효율을 향상시킬 수 있다. 아울러, 라인/스페이스(Line/Space) = 10/10 이하의 미세회로를 형성할 수 있을 뿐 아니라, 인쇄회로기판의 회로 도금 공정의 시간과 비용을 절감할 수 있는 장점이 있다.As described above, according to the present invention, fine etching may be achieved by forming a fine etching resist on a circuit surface before flash etching, and there is an advantage that an etch factor is increased. In addition, it is possible to form a circuit pattern of high reliability to increase the frequency characteristics of the circuit can improve the signal transmission efficiency. In addition, it is possible not only to form a fine circuit with a line / space of 10/10 or less, but also to reduce the time and cost of the circuit plating process of the printed circuit board.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.
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