KR101144573B1 - The printed circuit board and the method for manufacturing the same - Google Patents

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Abstract

본 발명은 인쇄회로기판에 대한 것으로, 이 기판은 복수의 회로 패턴홈이 표면에 형성되어 있는 절연 기판, 상기 절연 기판의 상기 회로 패턴홈을 매립하며 형성되어 있는 복수의 매립 회로 패턴, 그리고 상기 회로 패턴홈의 표면에 형성되며, 상기 매립 회로 패턴과 식각 특성이 서로 다른 금속으로 형성되어 있는 식각 저지층을 포함한다. 따라서, 회로 패턴을 기판의 홈을 도금으로 매립하여 형성하면서, 홈을 매립하는 금속과 다른 금속으로 식각 저지층을 형성함으로써 과에칭 또는 미에칭이 발생하지 않고, 식각이 균일하게 진행될 수 있다.The present invention relates to a printed circuit board, comprising: an insulating substrate having a plurality of circuit pattern grooves formed on a surface thereof, a plurality of buried circuit patterns formed by filling the circuit pattern grooves of the insulating substrate, and the circuit It is formed on the surface of the pattern groove, and includes an etch stop layer formed of a metal having a different etching pattern and the embedded circuit pattern. Therefore, while the circuit pattern is formed by embedding the grooves of the substrate by plating, the etching stop layer is formed of a metal different from the metal filling the grooves so that overetching or non-etching does not occur, and etching can proceed uniformly.

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same} [0001] The present invention relates to a printed circuit board and a method of manufacturing the same,

본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다. The present invention relates to a printed circuit board and a method of manufacturing the same.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같Printed Circuit Boards (PCBs) are like copper on electrically insulating substrates.

은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. Is formed by printing a circuit line pattern with a conductive material, and refers to a board immediately before mounting an electronic component. That is, it means the circuit board which fixed the mounting position of each component, and printed and fixed the circuit pattern which connects components to the flat surface surface, in order to mount many electronic elements of various types densely on a flat plate.

한편, 최근에는 전자부품의 고성능화 및 소형화에 대응하기 위하여 인쇄회로기판의 두께를 감소시킴과 동시에 기판의 표면을 평탄화할 수 있는 매립 패턴(Buried pattern) 기판이 사용되고 있다. Recently, in order to cope with high performance and miniaturization of electronic components, buried pattern substrates which reduce the thickness of the printed circuit board and planarize the surface of the substrate have been used.

도 1은 일반적인 매립형 인쇄회로기판을 도시한 것이다.1 illustrates a typical buried printed circuit board.

도 1과 같이 매립형 인쇄회로기판(10)은 절연 기판(1)의 표면에 매립 패턴홈(2)을 형성하고, 매립 패턴홈(2)을 도금으로 매립하여 회로 패턴(3)을 형성한다.As shown in FIG. 1, the buried printed circuit board 10 forms a buried pattern groove 2 on the surface of the insulating substrate 1, and fills the buried pattern groove 2 with plating to form a circuit pattern 3.

매립 패턴(3)이 형성된 인쇄회로기판(10)은 기저회로패턴과 컨택부의 형성 구조에 의해 절연 부재와 결합력이 매우 높게 되며, 기저회로패턴 및 컨택부의 피치가 균일하고 미세하게 형성될 수 있다. The printed circuit board 10 having the buried pattern 3 may have a very high bonding force with the insulating member due to the structure of the base circuit pattern and the contact portion, and the pitch of the base circuit pattern and the contact portion may be uniformly and finely formed.

그러나, 매립형 회로 패턴(3)을 도금으로 형성하는 경우, 패턴홈(2)이 형성되어 있는 영역과 이외의 영역 사이에 도금 편차가 발생하여, 도금 후 에칭이 균일하게 진행되지 않는다. 따라서 도 1과 같이 회로 패턴(3)의 일 영역은 에칭이 일어나지 않아 이웃한 회로 패턴과 쇼트가 발생하고, 다른 영역은 과에칭이 일어나 신호 전송에 오류가 발생한다. However, in the case where the buried circuit pattern 3 is formed by plating, plating deviation occurs between the region where the pattern groove 2 is formed and other regions, and the etching after plating does not proceed uniformly. Accordingly, as shown in FIG. 1, one region of the circuit pattern 3 does not undergo etching, and short circuits occur between neighboring circuit patterns, and over-etching occurs in another region, thereby causing an error in signal transmission.

실시예는 새로운 구조를 가지는 인쇄회로기판 및 그의 제조 방법을 제공한다.The embodiment provides a printed circuit board having a new structure and a method of manufacturing the same.

실시예는 신호 전달에 유리한 회로 패턴이 형성되는 인쇄회로기판 및 그의 제조 방법을 제공한다.The embodiment provides a printed circuit board and a manufacturing method thereof, in which a circuit pattern advantageous for signal transmission is formed.

실시예는 복수의 회로 패턴홈이 표면에 형성되어 있는 절연 기판, 상기 절연 기판의 상기 회로 패턴홈을 매립하며 형성되어 있는 복수의 매립 회로 패턴, 그리고 상기 회로 패턴홈의 표면에 형성되며, 상기 매립 회로 패턴과 식각 특성이 서로 다른 금속으로 형성되어 있는 식각 저지층을 포함한다.In an embodiment, an insulating substrate having a plurality of circuit pattern grooves formed on a surface thereof, a plurality of embedded circuit patterns formed by filling the circuit pattern grooves of the insulating substrate formed therein, and a surface of the circuit pattern groove formed therein, An etch stop layer is formed of a metal having different circuit patterns and etching characteristics.

한편, 실시예는 복수의 회로 패턴홈이 표면에 형성되어 있는 절연 기판, 그리고 상기 절연 기판의 상기 회로 패턴홈을 매립하며 형성되어 있는 복수의 매립 회로 패턴을 포함하며, 상기 매립 회로 패턴의 일부가 상기 절연 기판의 표면으로부터 돌출되어 있다.The embodiment includes an insulating substrate having a plurality of circuit pattern grooves formed on a surface thereof, and a plurality of buried circuit patterns formed by filling the circuit pattern grooves of the insulating substrate, wherein a part of the buried circuit pattern is formed. It protrudes from the surface of the said insulated substrate.

한편, 실시예에 따른 인쇄회로기판의 제조 방법은 절연 기판을 준비하는 단계, 상기 절연 기판의 표면에 회로 패턴홈을 형성하는 단계, 상기 절연 기판의 표면에 제1 금속층을 도금하는 단계, 상기 제1 금속층을 씨드층으로 상기 제1 금속층과 식각 특성이 다른 금속을 도금하여 상기 회로 패턴홈을 매립하는 제2 금속층을 형성하는 단계, 상기 제1 금속층이 노출되도록 상기 제2 금속층을 식각하는 단계, 그리고 상기 절연 기판의 표면이 노출될 때까지 상기 제1 금속층을 식각하는 단계를 포함한다.On the other hand, the method of manufacturing a printed circuit board according to the embodiment comprises the steps of preparing an insulating substrate, forming a circuit pattern groove on the surface of the insulating substrate, plating a first metal layer on the surface of the insulating substrate, Forming a second metal layer filling the circuit pattern groove by plating a metal having a different etching property from the first metal layer using a metal layer as a seed layer, and etching the second metal layer to expose the first metal layer; And etching the first metal layer until the surface of the insulating substrate is exposed.

한편, 실시예에 따른 인쇄회로기판의 제조 방법은 절연 기판을 준비하는 단계, 상기 절연 기판의 표면에 제1 금속층을 도금하는 단계, 상기 절연 기판 및 상기 제1 금속층에 회로 패턴홈을 형성하는 단계, 상기 제1 금속층 및 상기 회로 패턴홈의 표면에 제2 금속층을 도금하는 단계, 상기 제2 금속층을 씨드층으로 상기 제1 금속층과 식각 특성이 다른 금속을 도금하여 상기 회로 패턴홈을 매립하는 제3 금속층을 형성하는 단계, 상기 제1 금속층이 노출되도록 상기 제3 금속층을 식각하는 단계, 그리고 상기 절연 기판의 표면이 노출될 때까지 상기 제1 금속층을 식각하는 단계를 포함한다.Meanwhile, the method of manufacturing a printed circuit board according to the embodiment may include preparing an insulating substrate, plating a first metal layer on a surface of the insulating substrate, and forming a circuit pattern groove in the insulating substrate and the first metal layer. Plating a second metal layer on surfaces of the first metal layer and the circuit pattern groove, and filling the circuit pattern groove by plating a metal having an etching property different from that of the first metal layer using the second metal layer as a seed layer. Forming a third metal layer, etching the third metal layer to expose the first metal layer, and etching the first metal layer until the surface of the insulating substrate is exposed.

본 발명에 따르면, 회로 패턴을 기판의 홈을 도금으로 매립하여 형성하면서, 홈을 매립하는 금속과 다른 금속으로 식각 저지층을 형성함으로써 과에칭 또는 미에칭이 발생하지 않고, 식각이 균일하게 진행될 수 있다.According to the present invention, while forming the circuit pattern by embedding the groove of the substrate by plating, by forming an etch stop layer with a metal other than the metal filling the groove, the etching can proceed uniformly without overetching or non-etching. have.

도 1은 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.
도 3 내지 도 7은 도 2의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 인쇄회로기판의 단면도이다.
도 9 내지 도 15는 도 8의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
도 16은 본 발명의 제3 실시예에 따른 인쇄회로기판의 단면도이다.
도 17 내지 도 21은 도 16의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.1 is a cross-sectional view of a printed circuit board according to the prior art.
2 is a cross-sectional view of a printed circuit board according to a first embodiment of the present invention.
3 to 7 are cross-sectional views illustrating a method for manufacturing the printed circuit board of FIG. 2.
8 is a cross-sectional view of a printed circuit board according to a second exemplary embodiment of the present invention.
9 to 15 are cross-sectional views illustrating a method for manufacturing the printed circuit board of FIG. 8.
16 is a cross-sectional view of a printed circuit board according to a third exemplary embodiment of the present invention.
17 to 21 are cross-sectional views illustrating a method for manufacturing the printed circuit board of FIG. 16.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention in the drawings, thicknesses are enlarged in order to clearly illustrate various layers and regions, and parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification .

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. On the contrary, when a part is "just above" another part, there is no other part in the middle.

본 발명은 회로 패턴이 매립형으로 형성되어 있는 인쇄회로기판에 있어서, 회로 패턴이 균일하게 형성되도록 식각 저지층을 형성하는 인쇄회로기판을 제시한다.The present invention provides a printed circuit board in which an etch stop layer is formed so that a circuit pattern is formed uniformly in a printed circuit board having a circuit pattern embedded.

이하에서는 도 2 내지 도 7을 참고하여 본 발명의 제1 실시예에 따른 인쇄회로 기판을 설명한다. Hereinafter, a printed circuit board according to a first embodiment of the present invention will be described with reference to FIGS. 2 to 7.

도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.2 is a cross-sectional view of a printed circuit board according to a first embodiment of the present invention.

도 2를 참고하면, 본 발명에 따른 인쇄회로기판(100)은 절연 플레이트(110), 상기 절연 플레이트(110) 내에 형성되어 있는 회로 패턴(130)을 포함한다.Referring to FIG. 2, the printed circuit board 100 according to the present invention includes an insulating plate 110 and a circuit pattern 130 formed in the insulating plate 110.

상기 절연 플레이트(110)는 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(130)이 형성되어 있는 절연층 영역을 의미할 수도 있다. The insulating plate 110 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but may also mean an insulating layer region in which one circuit pattern 130 is formed among printed circuit boards having a plurality of stacked structures. have.

상기 절연 플레이트(110)가 복수의 적층 구조 중 한 절연층을 의미하는 경우, 상기 절연 플레이트(110)의 상부 또는 하부에 복수의 회로 패턴(130)이 연속적으로 형성될 수 있다. When the insulating plate 110 means one insulating layer among a plurality of stacked structures, a plurality of circuit patterns 130 may be continuously formed on the upper or lower portion of the insulating plate 110.

상기 절연 플레이트(110)는 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulation plate 110 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate. When the insulation plate 110 includes a polymer resin, the insulation plate 110 may include an epoxy-based insulation resin. It may alternatively include polyimide resin.

상기 절연 플레이트(110)는 복수의 회로 패턴(130)을 형성하기 위한 회로 패턴홈(111)을 포함한다. The insulating plate 110 includes a circuit pattern groove 111 for forming a plurality of circuit patterns 130.

상기 회로 패턴홈(111)의 패턴폭은 3 내지 25 μm, 패턴의 깊이는 3 내지 25 μm를 충족할 수 있으며, 바람직하게는 폭/깊이가 약 10/10μm을 충족할 수 있다.The pattern width is from 3 to 25 μ m, the depth of the pattern of the circuit pattern groove 111 may be satisfied from 3 to 25 μ m, and is preferably a width / depth can meet approximately 10/10 μ m .

절연 플레이트(110)의 상기 회로 패턴홈(111)의 내부에는 회로 패턴홈(111)의 형상을 따라서 식각 저지층(120)이 형성되어 있다.An etching stop layer 120 is formed in the circuit pattern groove 111 of the insulating plate 110 along the shape of the circuit pattern groove 111.

상기 식각 저지층(120)은 씨드층으로서, 회로 패턴(130)을 형성하는 구리와 서로 다른 식각 특성을 가지는 금속, 예를 들어, 몰리브덴, 크롬, 니켈 또는 은 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 니켈 또는 은을 포함하는 합금으로 형성될 수 있다.The etch stop layer 120 is a seed layer, and is formed of an alloy including at least one of a metal having different etching characteristics, for example, molybdenum, chromium, nickel, or silver, from copper forming the circuit pattern 130. It may be preferably formed of an alloy containing nickel or silver.

상기 식각 저지층(120) 위에 각각의 회로 패턴홈(111)을 매립하는 회로 패턴(130)이 형성되어 있다.The circuit pattern 130 filling the circuit pattern groove 111 is formed on the etch stop layer 120.

상기 회로 패턴(130)은 알루미늄, 구리, 백금 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 식각 저지층(120)을 씨드층으로하여 구리를 전해도금함으로써 형성할 수 있다.The circuit pattern 130 may be formed of an alloy including at least one of aluminum, copper, platinum, or palladium. Preferably, the circuit pattern 130 may be formed by electroplating copper using the etch stop layer 120 as a seed layer. .

도 2의 인쇄회로기판(100)의 경우, 회로 패턴(130)을 도금한 뒤, 식각 저지층(120)까지 과도금된 금속층을 식각함으로써 과도금 영역 없이 균일하게 회로 패턴을 형성할 수 있다. In the case of the printed circuit board 100 of FIG. 2, the circuit pattern 130 may be plated, and then the circuit pattern may be uniformly formed without the overplating region by etching the metal layer overplated up to the etch stop layer 120.

이하에서는 도 3 내지 도 7을 참고하여 도 2의 인쇄회로기판(100)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board 100 of FIG. 2 will be described with reference to FIGS. 3 to 7.

도 3 내지 도 7은 도 2의 인쇄회로기판을 제조하기 위한 제1 방법을 나타내는 단면도이다.3 to 7 are cross-sectional views illustrating a first method for manufacturing the printed circuit board of FIG. 2.

먼저 도 3과 같이 절연 플레이트(110) 내에 회로 패턴홈(111)을 형성한다. First, the circuit pattern groove 111 is formed in the insulating plate 110 as shown in FIG. 3.

상기 회로 패턴홈(111)은 자외선 영역의 파장을 가지는 레이저빔을 발사하는 엑시머 레이저(excimer laser)를 사용하여 형성할 수 있다. 상기 엑시머 레이저는 KrF 엑시머 레이저(크립톤 불소, 중심파장 248nm), 또는 ArF 엑시머 레이저(아르곤 불소, 중심파장 193nm) 등이 적용될 수 있다. The circuit pattern groove 111 may be formed using an excimer laser that emits a laser beam having a wavelength in the ultraviolet region. The excimer laser may be a KrF excimer laser (krypton fluorine, center wavelength 248 nm), or an ArF excimer laser (argon fluoride, center wavelength 193 nm).

엑시머 레이저를 통하여 회로 패턴홈(111)을 형성하는 경우, 상기 회로 패턴홈(131)을 동시에 형성하기 위한 패턴 마스크를 형성하고, 상기 패턴 마스크를 통해 상기 엑시머 레이저를 선택적으로 조사함으로써 형성할 수 있다.When the circuit pattern groove 111 is formed through an excimer laser, a pattern mask for simultaneously forming the circuit pattern groove 131 may be formed, and the pattern pattern may be formed by selectively irradiating the excimer laser through the pattern mask. .

엑시머 레이저를 이용하여 패턴 마스크(200)를 통해 회로 패턴홈(131)을 형성하는 경우, 패턴홈(111)의 단면은 사다리꼴 또는 직사각형의 형상의 에지를 갖도록 형성된다.When the circuit pattern groove 131 is formed through the pattern mask 200 using an excimer laser, the cross section of the pattern groove 111 is formed to have an edge of a trapezoidal or rectangular shape.

또한, 회로 패턴홈(111)은 엑시머 레이저 이외에 UV 레이저 또는 임프린팅 방법을 통하여 형성할 수도 있다. In addition, the circuit pattern groove 111 may be formed through a UV laser or an imprinting method in addition to the excimer laser.

다음으로, 회로 패턴홈(111)을 포함하는 절연 플레이트(110)에 디스미어 공정을 수행하여 조도를 부여할 수 있다.Next, roughness may be provided by performing a desmear process on the insulating plate 110 including the circuit pattern groove 111.

즉, 절연 플레이트(110)의 표면을 부풀린 뒤, 과망간산염을 이용하여 부풀어진 절연 플레이트(110)를 제거하고, 절연 플레이트(110) 표면을 중화시키는 습식 공정을 통하여 조도를 부여한다.That is, after the surface of the insulating plate 110 is inflated, roughness is provided through a wet process of removing the inflated insulating plate 110 using permanganate and neutralizing the surface of the insulating plate 110.

또는, 이와 달리 저진공에서 플라즈마를 이용한 건식 플라즈마 공정을 통하여도 상기 절연 플레이트(110) 표면에 조도가 부여될 수 있다.Alternatively, roughness may be provided to the surface of the insulating plate 110 through a dry plasma process using plasma at low vacuum.

다음으로, 도 4와 같이, 상기 절연 플레이트(110) 위에 상기 식각 저지층(120)을 형성한다.Next, as shown in FIG. 4, the etch stop layer 120 is formed on the insulating plate 110.

상기 식각 저지층(120)은 무전해 도금 방식으로 형성할 수 있다. The etch stop layer 120 may be formed by an electroless plating method.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 식각 저지층(120)은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.The electroless plating method may be performed by treating the degreasing process, the soft corrosion process, the precatalyst process, the catalyst process, the activation process, the electroless plating process, and the anti-oxidation process. In addition, the etch stop layer 120 may be formed by sputtering metal particles using plasma.

상기 식각 저지층(120)은 뒤에 도금될 회로 패턴(130)을 구성하는 금속, 예를 들어 구리와 식각 특성이 서로 다른 금속으로 형성되며, 몰리브덴, 크롬, 니켈, 은 또는 이들의 합금으로 형성된다. The etch stop layer 120 is formed of a metal constituting the circuit pattern 130 to be plated later, for example, copper and a metal having different etching characteristics, and formed of molybdenum, chromium, nickel, silver, or an alloy thereof. .

다음으로, 도 5와 같이, 상기 식각 저지층(120)을 씨드층으로 전도성의 물질을 전해 도금하여 도금층(135)을 형성한다.Next, as shown in FIG. 5, the etch stop layer 120 is electroplated with a conductive material as a seed layer to form a plating layer 135.

상기 도금층(135)은 상기 식각 저지층(120)을 씨드층으로 구리를 전해 도금하여 형성할 수 있으며, 도금 면적에 따라 전류를 제어하면서 도금을 수행할 수 있다.The plating layer 135 may be formed by electroplating copper on the etch stop layer 120 as a seed layer, and plating may be performed while controlling current according to the plating area.

상기 도금층(135)은 상기 회로 패턴홈(111)을 충진하며 형성된다.The plating layer 135 is formed to fill the circuit pattern groove 111.

다음으로 도 6과 같이 회로 패턴홈(111)이외의 절연 플레이트(110) 위의 식각 저지층(120)이 노출될 때까지 상기 도금층(135)을 식각한다.Next, as shown in FIG. 6, the plating layer 135 is etched until the etch stop layer 120 on the insulating plate 110 other than the circuit pattern groove 111 is exposed.

이때, 구리 도금층(135)의 선택적 식각은 상기 구리 도금층(135)와 상기 식각 저지층(120)에 대하여 식각 선택성이 높은 에천트를 이용하여 상기 구리 도금층(135)만을 선택적으로 식각한다.In this case, the selective etching of the copper plating layer 135 selectively etches only the copper plating layer 135 using an etchant having high etching selectivity with respect to the copper plating layer 135 and the etch stop layer 120.

이때, 구리 도금층(135)에 대한 에천트는 과산화수소(H202)와 황산이온(SO42-)의 조합으로 이루어진 산화제, 철이온(Fe2 +), 구리이온(Cu2 +) 또는 염소이온(Cl2 +)과의 조합으로 이루어진 산화제, 또는 암모늄이온(NH4+)을 포함하는 산화제 중 적어도 하나 이상을 포함한다.At this time, the etchant for the copper plating layer 135 is an oxidizing agent, iron ions (Fe 2 + ), copper ions (Cu 2 + ) or chlorine ions (H 2 O 2 ) and a combination of sulfate ions (SO 4 2- ). and of the oxidant, including an oxidant, or an ammonium ion (NH 4+) which is a combination of the 2 + Cl) comprising at least one or more.

다음으로, 절연 플레이트(110) 위에 노출되어 있는 상기 식각 저지층(120)을 제거함으로써 상기 회로 패턴홈(111)내에만 금속이 형성됨으로써 미세 패턴이 형성된다.Next, a metal pattern is formed only in the circuit pattern groove 111 by removing the etch stop layer 120 exposed on the insulating plate 110, thereby forming a fine pattern.

이와 같이, 식각 특성이 다른 금속을 씨드층으로 하여 도금을 형성하고, 식각 저지층(120)까지 과도금된 도금층을 제거함으로써 미에칭 및 과에칭이 발생하지 않아 균일한 회로 패턴이 형성된다.As described above, plating is formed using a metal having different etching characteristics as a seed layer, and by removing the overplated plating layer to the etch stop layer 120, unetching and overetching do not occur, thereby forming a uniform circuit pattern.

도 8는 본 발명의 제2 실시예에 다른 인쇄회로기판의 단면도이다.Fig. 8 is a sectional view of a printed circuit board according to the second embodiment of the present invention.

도 8을 참고하면, 본 발명에 따른 인쇄회로기판(200)은 절연 플레이트(210), 상기 절연 플레이트(210) 위에 형성되는 제1 회로 패턴(220), 절연층(230) 및 복수의 제2 회로 패턴(250)을 포함한다.Referring to FIG. 8, the printed circuit board 200 according to the present invention includes an insulating plate 210, a first circuit pattern 220, an insulating layer 230, and a plurality of second formed on the insulating plate 210. Circuit pattern 250.

상기 절연 플레이트(210)는 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulation plate 210 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate. When the insulation plate 210 includes a polymer resin, the insulation plate 210 may include an epoxy-based insulation resin. It may alternatively include polyimide resin.

상기 절연 플레이트(210) 위에 기저회로패턴으로서, 복수의 제1 회로 패턴(220)이 형성되어 있다. A plurality of first circuit patterns 220 are formed on the insulating plate 210 as base circuit patterns.

제1 회로 패턴(220)은 전기전도도가 높고, 저항이 낮은 물질로 형성되는데, 얇은 구리층인 동박을 도전층으로 패터닝하여 형성될 수 있으며, 제1 회로 패턴(220)이 동박층이고 상기 절연 플레이트(210)가 수지를 포함하는 경우, 제1 회로 패턴(220)과 상기 절연 플레이트(210)는 통상의 CCL(Copper clad laminate)일 수 있다.The first circuit pattern 220 is formed of a material having high electrical conductivity and low resistance. The first circuit pattern 220 may be formed by patterning a copper foil, which is a thin copper layer, as a conductive layer, and the first circuit pattern 220 is a copper foil layer and the insulation. When the plate 210 includes a resin, the first circuit pattern 220 and the insulating plate 210 may be a conventional copper clad laminate (CCL).

한편, 상기 절연 플레이트(210) 위에 상기 제1 회로 패턴(220)을 매립하며 절연층(230)이 형성되어 있다.On the other hand, the first circuit pattern 220 is embedded on the insulating plate 210 and the insulating layer 230 is formed.

상기 절연층(230)은 복수의 절연층(230)으로 형성될 수 있으며, 각각의 절연층(230)은 고분자 수지 등일 수 있다. The insulation layer 230 may be formed of a plurality of insulation layers 230, and each insulation layer 230 may be a polymer resin or the like.

상기 절연층(230)은 제1 회로 패턴(220)을 노출하는 비아홀(235) 및 복수의 제2 회로 패턴(250)을 형성하기 위한 회로 패턴홈(231)을 포함한다. The insulating layer 230 includes a via hole 235 exposing the first circuit pattern 220 and a circuit pattern groove 231 for forming the plurality of second circuit patterns 250.

상기 회로 패턴홈(231)의 패턴폭은 3 내지 25 μm, 패턴의 깊이는 3 내지 25 μm를 충족할 수 있으며, 비아홀(235)의 음각 직경은 약 80 μm 이하, 깊이는 약 100 μm 이하를 충족할 수 있다. The pattern width of the circuit pattern groove 231 is from 3 to 25 μ m, the depth of the pattern can be satisfied from 3 to 25 μ m, intaglio diameter of the via hole 235 is approximately 80 μ m or less and a depth of from about 100 It can satisfy μm or less.

절연층(230)의 복수의 비아홀(235) 및 상기 회로 패턴홈(231)의 내부에는 회로 패턴홈(231)의 형상을 따라서 식각 저지층(240)이 형성되어 있다.An etch stop layer 240 is formed in the plurality of via holes 235 of the insulating layer 230 and the circuit pattern groove 231 along the shape of the circuit pattern groove 231.

상기 식각 저지층(240)은 씨드층으로서, 상기 제2 회로 패턴(250)을 이루는금속과 식각 특성이 서로 다른 금속, 예를 들어, 상기 제2 회로 패턴(250)이 구리로 형성되는 경우, 몰리브덴, 크롬, 니켈, 은 또는 이들 중 적어도 하나를 포함하는 합금으로 형성될 수 있다.When the etch stop layer 240 is a seed layer, the metal forming the second circuit pattern 250 and the metal having different etching characteristics, for example, the second circuit pattern 250 are formed of copper, Molybdenum, chromium, nickel, silver, or an alloy comprising at least one of them.

상기 식각 저지층(240) 위에 각각의 회로 패턴홈(231) 및 비아홀(235)을 매립하는 제2 회로 패턴(250) 및 비아(251)가 형성되어 있다.Second circuit patterns 250 and vias 251 are formed on the etch stop layer 240 to fill the circuit pattern grooves 231 and the via holes 235.

상기 제2 회로 패턴(250) 및 비아(251)는 동시에 형성되며, 알루미늄, 구리, 백금 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 구리로 형성된다.The second circuit pattern 250 and the via 251 are formed at the same time, and may be formed of an alloy including at least one of aluminum, copper, platinum, or palladium, and preferably, copper.

상기 식각 저지층(240)을 씨드층으로 전해동도금을 수행함으로써 형성될 수 있다.The etch stop layer 240 may be formed by performing electrolytic copper plating on the seed layer.

도 2의 인쇄회로기판(200)의 경우, 절연층(230)의 회로 패턴홈(231)이 형성되고, 회로 패턴홈(231)을 금속으로 매립함으로써 제2 회로 패턴(250)을 형성한다.In the printed circuit board 200 of FIG. 2, the circuit pattern groove 231 of the insulating layer 230 is formed, and the second circuit pattern 250 is formed by filling the circuit pattern groove 231 with metal.

이하에서는 도 9 내지 도 15를 참고하여 도 8의 인쇄회로기판(200)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board 200 of FIG. 8 will be described with reference to FIGS. 9 to 15.

도 9 내지 도 15는 도 8의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.9 to 15 are cross-sectional views illustrating a method for manufacturing the printed circuit board of FIG. 8.

먼저, 도 9와 같이 절연 플레이트(210) 위에 제1 회로 패턴(220)을 형성한다.First, as shown in FIG. 9, the first circuit pattern 220 is formed on the insulating plate 210.

상기 절연 플레이트(210) 및 상기 제1 회로 패턴(220)의 구성은 CCL의 동박층을 제1 회로 패턴(220)의 설계에 따라 식각함으로써 형성할 수 있으며, 이와 달리 세라믹 기판 위에 동박층을 적층한 뒤 식각함으로써 형성할 수도 있다.The insulation plate 210 and the first circuit pattern 220 may be formed by etching the copper foil layer of the CCL according to the design of the first circuit pattern 220. Alternatively, the copper foil layer may be stacked on the ceramic substrate. It may also be formed by etching.

이때, 제1 회로 패턴(220)은 도 2와 같이 비아홀(235)을 통해 제2 회로 패턴(250)과 연결되는 패턴도 포함할 수 있다. In this case, the first circuit pattern 220 may also include a pattern connected to the second circuit pattern 250 through the via hole 235 as shown in FIG. 2.

다음으로 상기 절연 플레이트(210) 위에 상기 제1 회로 패턴(220)을 덮도록 상기 절연층(230)을 형성하여 절연 기판을 준비한다.Next, the insulating layer 230 is formed on the insulating plate 210 to cover the first circuit pattern 220 to prepare an insulating substrate.

상기 절연층(230)은 열경화성 수지를 포함하며, 완전히 경화되지 않은 반 경화 수지를 상기 절연 플레이트(210) 위에 소정 두께로 도포함으로써 형성하고 열 및 압력을 가하여 경화함으로써 형성할 수 있으며, 복수의 층으로 형성하는 것도 가능하다.The insulating layer 230 may include a thermosetting resin, and may be formed by applying a semi-cured resin, which is not completely cured, to a predetermined thickness on the insulating plate 210 and curing by applying heat and pressure. It is also possible to form.

다음으로, 도 10과 같이, 절연층(230) 내에 상기 제1 회로 패턴(220)을 노출하는 비아홀(235)을 형성한다. 상기 비아홀(235)은 도 10과 같이 기판의 평면에 대하여 소정 각도로 기울어져 있는 측면을 갖도록 형성될 수 있으며, 이와 달리 기판의 평면에 대하여 수직인 측면을 갖도록 형성될 수도 있다. Next, as shown in FIG. 10, a via hole 235 exposing the first circuit pattern 220 is formed in the insulating layer 230. The via hole 235 may be formed to have a side that is inclined at a predetermined angle with respect to the plane of the substrate, as shown in FIG. 10. Alternatively, the via hole 235 may be formed to have a side that is perpendicular to the plane of the substrate.

상기 비아홀(235)은 레이저를 이용하여 형성될 수도 있으며, 이때, 레이저는 UV 레이저 또는 CO2레이저 등을 이용하여 형성할 수 있다.The via hole 235 may be formed using a laser. In this case, the laser may be formed using a UV laser or a CO 2 laser.

또한, 상기 비아홀(235)은 물리적인 방법, 즉, 드릴 가공 등을 통하여 형성할 수도 있으며, 화학적 방법으로 선택적 식각함으로써 형성할 수도 있다.In addition, the via hole 235 may be formed by a physical method, that is, by drilling, or may be formed by selective etching by a chemical method.

다음으로, 도 11과 같이 상기 절연층(230) 내에 제2 회로 패턴(250)을 형성하기 위한 회로 패턴홈(231)을 형성한다. 도 11의 경우, 상기 회로 패턴홈(231)은 자외선 영역의 파장을 가지는 레이저빔을 발사하는 엑시머 레이저(excimer laser)를 사용하여 형성할 수 있다. 상기 엑시머 레이저는 KrF 엑시머 레이저(크립톤 불소, 중심파장 248nm), 또는 ArF 엑시머 레이저(아르곤 불소, 중심파장 193nm) 등이 적용될 수 있다. Next, as shown in FIG. 11, a circuit pattern groove 231 for forming the second circuit pattern 250 is formed in the insulating layer 230. In FIG. 11, the circuit pattern groove 231 may be formed using an excimer laser that emits a laser beam having a wavelength in the ultraviolet region. The excimer laser may be a KrF excimer laser (krypton fluorine, center wavelength 248 nm), or an ArF excimer laser (argon fluoride, center wavelength 193 nm).

엑시머 레이저를 통하여 회로 패턴홈(231)을 형성하는 경우, 상기 회로 패턴홈(231)을 동시에 형성하기 위한 패턴 마스크(280)를 형성하고, 상기 패턴 마스크(280)를 통해 상기 엑시머 레이저를 선택적으로 조사함으로써 형성할 수 있다.When the circuit pattern groove 231 is formed through an excimer laser, a pattern mask 280 for simultaneously forming the circuit pattern groove 231 is formed, and the excimer laser is selectively selected through the pattern mask 280. It can form by irradiating.

도 11과 같이, 엑시머 레이저를 이용하여 패턴 마스크(280)를 통해 회로 패턴홈(231)을 형성하는 경우, 패턴홈(231)의 단면은 도 11과 같이 사다리꼴 또는 직사각형의 형상의 에지를 갖도록 형성된다.As shown in FIG. 11, when the circuit pattern groove 231 is formed through the pattern mask 280 using the excimer laser, the cross section of the pattern groove 231 is formed to have an edge of trapezoidal or rectangular shape as shown in FIG. 11. do.

도 11에서는 엑시머 레이저를 이용하여 회로 패턴홈(231)을 형성하는 것으로 설명하였으나, 이와 달리 UV-YAG 레이저를 이용하여 형성될 수도 있다.In FIG. 11, the circuit pattern groove 231 is formed by using the excimer laser. Alternatively, the circuit pattern groove 231 may be formed by using the UV-YAG laser.

이때, 비아홀(235)이 형성되어 있는 영역은 상기 비아홀(235)의 노출된 상면보다 넓은 면적을 가지는 홈을 형성하여 비아홀(235)에 층상 구조를 형성할 수도 있다.In this case, the region in which the via hole 235 is formed may form a groove having a larger area than the exposed upper surface of the via hole 235 to form a layered structure in the via hole 235.

상기 비아홀(235)이 층상 구조로 형성되는 경우, 상기 비아홀(235)의 확장된 상면이 소자를 실장하기 위한 패드로 사용될 수 있어 소자를 실장하는 면적을 확보할 수 있다. When the via hole 235 is formed in a layered structure, an extended upper surface of the via hole 235 may be used as a pad for mounting the device, thereby securing an area for mounting the device.

다음으로, 도 12와 같이, 절연층(230)의 표면을 디스미어 처리한다.Next, as shown in FIG. 12, the surface of the insulating layer 230 is desmeared.

즉, 회로 패턴홈(231)을 포함하는 절연층(230)을 부풀린 뒤, 과망간산염을 이용하여 부풀어진 절연층(230)을 제거하고, 절연층(230) 표면을 중화시키는 습식 공정을 통하여 상기 절연층(230) 표면에 조도를 부여한다.That is, after the insulating layer 230 including the circuit pattern grooves 231 is inflated, the inflated insulating layer 230 is removed using permanganate, and the wet layer is neutralized to neutralize the surface of the insulating layer 230. Roughness is provided to the surface of the insulating layer 230.

또는, 이와 달리 저진공에서 플라즈마를 이용한 건식 플라즈마 공정을 통하여도 상기 절연층(230) 표면에 조도가 부여될 수 있다.Alternatively, roughness may be applied to the surface of the insulating layer 230 through a dry plasma process using plasma at low vacuum.

다음으로, 도 13과 같이, 상기 절연층(230) 위에 상기 식각 저지층(240)을 형성한다.Next, as shown in FIG. 13, the etch stop layer 240 is formed on the insulating layer 230.

상기 식각 저지층(240)은 무전해 도금 방식으로 형성할 수 있다. The etch stop layer 240 may be formed by an electroless plating method.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 식각 저지층(240)은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.The electroless plating method may be performed by treating the degreasing process, the soft corrosion process, the precatalyst process, the catalyst process, the activation process, the electroless plating process, and the anti-oxidation process. In addition, the etch stop layer 240 may be formed by sputtering metal particles using plasma.

상기 식각 저지층(240)은 제2 회로 패턴(250)과 식각 특성이 서로 다른 금속, 예를 들어, 제2 회로 패턴(250)이 구리인 경우, 몰리브덴, 크롬, 니켈, 은, 또는 이들의 합금으로 형성된다. The etch stop layer 240 may be formed of molybdenum, chromium, nickel, silver, or the like when the second circuit pattern 250 and the metal having different etching characteristics, for example, the second circuit pattern 250 are copper. It is formed of an alloy.

다음으로, 도 14와 같이, 상기 식각 저지층(240)을 씨드층으로 전도성의 물질을 전해 도금하여 도금층(255)을 형성한다.Next, as shown in FIG. 14, the etch stop layer 240 is electroplated with a conductive material as a seed layer to form a plating layer 255.

상기 도금층(255)은 상기 식각 저지층(240)을 씨드층으로 전해 도금하여 형성할 수 있으며, 도금 면적에 따라 전류를 제어하면서 도금을 수행할 수 있다.The plating layer 255 may be formed by electroplating the etch stop layer 240 with a seed layer, and plating may be performed while controlling current according to the plating area.

상기 도금층(255)은 상기 회로 패턴홈(231) 및 비아홀(235)을 충진하며 형성되며, 상기 식각 저지층(240)과 식각 특성이 서로 다른 금속, 바람직하게는 구리를 전해동도금하여 형성한다. The plating layer 255 is formed by filling the circuit pattern groove 231 and the via hole 235, and is formed by electroplating copper with a metal having different etching characteristics from the etch stop layer 240, preferably copper.

다음으로 도 15와 같이 회로 패턴홈(231)이외의 절연층(230) 위의 식각 저지층(240)이 노출될 때까지 상기 도금층(255)을 식각한다.Next, as shown in FIG. 15, the plating layer 255 is etched until the etch stop layer 240 on the insulating layer 230 other than the circuit pattern groove 231 is exposed.

이때, 구리 도금층(255)의 선택적 식각은 상기 구리 도금층(255)와 상기 식각 저지층(240)에 대하여 식각 선택성이 높은 에천트를 이용하여 상기 구리 도금층(255)만을 선택적으로 식각한다.In this case, the selective etching of the copper plating layer 255 selectively etches only the copper plating layer 255 using an etchant having high etching selectivity with respect to the copper plating layer 255 and the etch stop layer 240.

이때, 구리 도금층(255)에 대한 에천트는 과산화수소(H202)와 황산이온(SO42-)의 조합으로 이루어진 산화제, 철이온(Fe2 +), 구리이온(Cu2 +) 또는 염소이온(Cl2 +)과의 조합으로 이루어진 산화제, 또는 암모늄이온(NH4+)을 포함하는 산화제 중 적어도 하나 이상을 포함한다.At this time, the etchant for the copper plating layer 255 is an oxidizing agent, iron ions (Fe 2 + ), copper ions (Cu 2 + ) or chlorine ions (H 2 0 2 ) and a combination of sulfate ions (SO 4 2- ). and of the oxidant, including an oxidant, or an ammonium ion (NH 4+) which is a combination of the 2 + Cl) comprising at least one or more.

마지막으로, 절연층(230) 위에 노출되어 있는 상기 식각 저지층(240)을 제거하여 상기 회로 패턴홈(231)내에만 금속이 형성됨으로써 미세 패턴이 형성된다.Finally, a fine pattern is formed by removing the etch stop layer 240 exposed on the insulating layer 230 to form a metal only in the circuit pattern groove 231.

이와 같이, 상기 절연층(230)이 노출될 때까지 식각하여 상기 회로 패턴홈(231) 및 비아홀(235) 내에만 도금층(255) 및 식각 저지층(240)을 형성하여, 상기 제2 회로 패턴(250) 및 비아(251)를 형성함으로써 제2 회로 패턴(250)이 절연 상태를 유지하며 형성될 수 있다.As such, the plating layer 255 and the etch stop layer 240 are formed only in the circuit pattern grooves 231 and the via holes 235 by etching until the insulating layer 230 is exposed to form the second circuit pattern. By forming the 250 and the via 251, the second circuit pattern 250 may be formed while maintaining an insulating state.

이하에서는 도 16 내지 도 21을 참고하여 본 발명의 제3 실시예에 따른 인쇄회로기판에 대하여 설명한다.Hereinafter, a printed circuit board according to a third exemplary embodiment of the present invention will be described with reference to FIGS. 16 to 21.

도 16은 본 발명의 제3 실시예에 따른 인쇄회로기판의 단면도이다.16 is a cross-sectional view of a printed circuit board according to a third exemplary embodiment of the present invention.

도 16을 참고하면, 본 발명에 따른 인쇄회로기판(300)은 절연 플레이트(310), 상기 절연 플레이트(310) 내에 형성되어 있는 회로 패턴(330)을 포함한다.Referring to FIG. 16, the printed circuit board 300 according to the present invention includes an insulating plate 310 and a circuit pattern 330 formed in the insulating plate 310.

상기 절연 플레이트(310)는 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(330)이 형성되어 있는 절연층 영역을 의미할 수도 있다. The insulating plate 310 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but may also mean an insulating layer region in which one circuit pattern 330 is formed among printed circuit boards having a plurality of stacked structures. have.

복수의 적층 구조 중 한 절연층을 의미하는 경우, 상기 절연 플레이트(310)의 상부 또는 하부에 복수의 회로 패턴(330)이 연속적으로 형성될 수 있다. In the case of one insulating layer among a plurality of stacked structures, a plurality of circuit patterns 330 may be continuously formed on the upper or lower portion of the insulating plate 310.

상기 절연 플레이트(310)는 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating plate 310 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite material substrate, or a glass fiber impregnated substrate. When the insulating plate 310 includes a polymer resin, it may include an epoxy-based insulation resin. It may alternatively include polyimide resin.

상기 절연 플레이트(310)는 복수의 회로 패턴(330)을 형성하기 위한 회로 패턴홈(311)을 포함한다. The insulating plate 310 includes a circuit pattern groove 311 for forming a plurality of circuit patterns 330.

상기 회로 패턴홈(311)의 패턴폭은 3 내지 25 μm, 패턴의 깊이는 3 내지 25 μm를 충족할 수 있으며, 바람직하게는 폭/깊이가 약 10/10μm을 충족할 수 있다.The pattern width is from 3 to 25 μ m, the depth of the pattern of the circuit pattern groove 311 may be satisfied from 3 to 25 μ m, and is preferably a width / depth can meet approximately 10/10 μ m .

절연 플레이트(310)의 상기 회로 패턴홈(311)의 내부에는 회로 패턴홈(311)의 형상을 따라서 씨드층(320)이 형성되어 있다.The seed layer 320 is formed in the circuit pattern groove 311 of the insulating plate 310 along the shape of the circuit pattern groove 311.

상기 씨드층(320)은 회로 패턴(330)을 형성하는 구리와 동일한 금속인 구리를 포함하는 합금으로 형성될 수 있다.The seed layer 320 may be formed of an alloy including copper, which is the same metal as the copper forming the circuit pattern 330.

상기 씨드층(320) 위에 각각의 회로 패턴홈(311)을 매립하는 회로 패턴(330)이 형성되어 있다.A circuit pattern 330 is formed on the seed layer 320 to fill the circuit pattern grooves 311.

상기 회로 패턴(330)은 알루미늄, 구리, 백금 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 씨드층(320)인 구리층을 전해동도금함으로써 형성할 수 있다.The circuit pattern 330 may be formed of an alloy including at least one of aluminum, copper, platinum, or palladium. Preferably, the circuit pattern 330 may be formed by electrolytic copper plating of the copper layer, which is the seed layer 320.

도 16의 인쇄회로기판(300)의 경우, 회로 패턴홈(311) 이외의 상기 절연 플레이트(310) 위에 식각 저지층을 형성함으로써 회로 패턴(330)을 도금한 뒤, 식각 저지층까지 식각을 수행하고, 식각 저지층을 제거함으로써 회로 패턴(330)이 형성되지 않는 영역에 도금이 형성되지 않는다.In the case of the printed circuit board 300 of FIG. 16, the circuit pattern 330 is plated by forming an etch stop layer on the insulating plate 310 other than the circuit pattern groove 311 and then etched to the etch stop layer. In addition, plating is not formed in a region where the circuit pattern 330 is not formed by removing the etch stop layer.

이하에서는 도 17 내지 도 21을 참고하여 도 16의 인쇄회로기판(300)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board 300 of FIG. 16 will be described with reference to FIGS. 17 to 21.

먼저 도 17과 같이 절연 플레이트(310) 위에 식각 저지층(350)을 형성한다.First, as shown in FIG. 17, an etch stop layer 350 is formed on the insulating plate 310.

상기 식각 저지층(350)은 상기 회로 패턴(330)과 식각 특성이 서로 다른 금속으로 형성될 수 있으며, 상기 회로 패턴(330)이 구리인 경우, 상기 구리와 식각 특성이 서로 다른 몰리브덴, 크롬, 니켈, 은 또는 이들을 포함하는 합금으로 형성될 수 있다. 상기 식각 저지층(350)은 무전해 도금 방식 또는 스퍼터링 등과 같은 방식으로 형성할 수 있다. The etch stop layer 350 may be formed of a metal having different etching characteristics from that of the circuit pattern 330. When the circuit pattern 330 is copper, molybdenum, chromium, It may be formed of nickel, silver or an alloy containing them. The etch stop layer 350 may be formed by an electroless plating method or a sputtering method.

다음으로 상기 식각 저지층(350) 및 상기 절연 플레이트(310)를 식각하여 상기 절연 플레이트(310) 내에 도 18의 회로 패턴홈(311)을 형성한다. Next, the etching stop layer 350 and the insulating plate 310 are etched to form the circuit pattern groove 311 of FIG. 18 in the insulating plate 310.

상기 회로 패턴홈(311)은 상기 식각 저지층(350)에 회로 패턴홈(311)과 정렬하는 개구부를 형성한 뒤, 상기 식각 저지층(350)을 마스크로 UV 또는 엑시머 레이저를 조사하여 형성할 수 있다. The circuit pattern groove 311 may be formed by forming an opening in the etch stop layer 350 to align with the circuit pattern groove 311, and then irradiating UV or excimer laser with the etch stop layer 350 as a mask. Can be.

상기 회로 패턴홈(311)은 임프린팅 방법을 통하여 형성할 수도 있다. The circuit pattern groove 311 may be formed through an imprinting method.

다음으로, 회로 패턴홈(311)을 포함하는 절연 플레이트(310)에 디스미어 공정을 수행하여 조도를 부여할 수 있다.Next, an illuminance may be imparted by performing a desmear process on the insulating plate 310 including the circuit pattern grooves 311.

즉, 절연 플레이트(310)의 표면을 부풀린 뒤, 과망간산염을 이용하여 부풀어진 절연 플레이트(310)를 제거하고, 절연 플레이트(310) 표면을 중화시키는 습식 공정을 통하여 조도를 부여한다.That is, after the surface of the insulating plate 310 is inflated, roughness is imparted through a wet process of removing the inflated insulating plate 310 using permanganate and neutralizing the surface of the insulating plate 310.

또는, 이와 달리 저진공에서 플라즈마를 이용한 건식 플라즈마 공정을 통하여도 상기 절연 플레이트(310) 표면에 조도가 부여될 수 있다.Alternatively, roughness may be applied to the surface of the insulating plate 310 through a dry plasma process using plasma at low vacuum.

다음으로, 도 19와 같이, 상기 절연 플레이트(310) 및 상기 식각 저지층(350) 위에 상기 씨드층(320)을 형성한다.Next, as shown in FIG. 19, the seed layer 320 is formed on the insulating plate 310 and the etch stop layer 350.

상기 씨드층(320)은 무전해 도금 방식으로 형성할 수 있다. The seed layer 320 may be formed by an electroless plating method.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 씨드층(320)은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.The electroless plating method may be performed by treating the degreasing process, the soft corrosion process, the precatalyst process, the catalyst process, the activation process, the electroless plating process, and the anti-oxidation process. In addition, the seed layer 320 may be formed by sputtering metal particles using plasma.

상기 씨드층(320)은 뒤에 도금될 회로 패턴(330)을 구성하는 금속, 예를 들어 구리를 포함하는 합금으로 형성된다. The seed layer 320 is formed of an alloy including metal, for example, copper, constituting the circuit pattern 330 to be plated later.

다음으로, 도 20과 같이, 상기 씨드층(320)을 씨드로 전도성의 물질을 전해 도금하여 도금층(335)을 형성한다.Next, as shown in FIG. 20, the seed layer 320 is electroplated with a conductive material to form a plating layer 335.

상기 도금층(335)은 상기 씨드층(320)인 구리층 위에 구리를 전해 도금하여 형성할 수 있으며, 도금 면적에 따라 전류를 제어하면서 도금을 수행할 수 있다.The plating layer 335 may be formed by electroplating copper on the copper layer, which is the seed layer 320, and plating may be performed while controlling a current according to the plating area.

상기 도금층(335)은 상기 회로 패턴홈(311)을 충진하며 형성된다.The plating layer 335 is formed to fill the circuit pattern groove 311.

다음으로 도 21과 같이 회로 패턴홈(311)이외의 절연 플레이트(310) 위의 식각 저지층(350)이 노출될 때까지 상기 도금층(335)을 식각한다.Next, as shown in FIG. 21, the plating layer 335 is etched until the etch stop layer 350 on the insulating plate 310 other than the circuit pattern groove 311 is exposed.

이때, 구리 도금층(335)의 선택적 식각은 상기 구리 도금층(335)와 상기 식각 저지층(350)에 대하여 식각 선택성이 높은 에천트를 이용하여 상기 구리 도금층(335)만을 선택적으로 식각한다.In this case, selective etching of the copper plating layer 335 selectively etches only the copper plating layer 335 using an etchant having high etching selectivity with respect to the copper plating layer 335 and the etch stop layer 350.

이때, 구리 도금층(335)에 대한 에천트는 과산화수소(H202)와 황산이온(SO42-)의 조합으로 이루어진 산화제, 철이온(Fe2 +), 구리이온(Cu2 +) 또는 염소이온(Cl2 +)과의 조합으로 이루어진 산화제, 또는 암모늄이온(NH4+)을 포함하는 산화제 중 적어도 하나 이상을 포함한다.At this time, the etchant for the copper plating layer 335 is an oxidizing agent, iron ions (Fe 2 + ), copper ions (Cu 2 + ) or chlorine ions (H 2 O 2 ) and a combination of sulfate ions (SO 4 2- ). and of the oxidant, including an oxidant, or an ammonium ion (NH 4+) which is a combination of the 2 + Cl) comprising at least one or more.

다음으로, 절연 플레이트(310) 위에 노출되어 있는 상기 식각 저지층(350)을 제거하여 회로 패턴(330)의 일부가 절연 플레이트(310)의 표면으로부터 돌출되어 있는 매립형 미세 패턴이 형성된다.Next, the etch stop layer 350 exposed on the insulating plate 310 is removed to form a buried fine pattern in which a part of the circuit pattern 330 protrudes from the surface of the insulating plate 310.

이와 같이, 식각 특성이 다른 금속을 회로 패턴홈(311) 이외의 영역에 식각 저지층(350)으로 형성하고, 과도금된 구리를 상기 식각 저지층(350)까지 식각한 뒤, 식각 저지층(350)을 제거함으로써 미에칭 및 과에칭이 발생하지 않아 균일한 회로 패턴이 형성된다.As described above, a metal having different etching characteristics is formed as an etch stop layer 350 in a region other than the circuit pattern groove 311, and the overplated copper is etched to the etch stop layer 350, and then the etch stop layer ( By removing 350, no etching and overetching occur, and a uniform circuit pattern is formed.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

인쇄회로기판 100, 200, 300
절연 플레이트 110, 210, 310
제1 회로 패턴 220
절연층 230
제2 회로 패턴 150Printed Circuit Board 100, 200, 300
Insulation Plate 110, 210, 310
First Circuit Pattern 220
Insulation Layer 230
Second Circuit Pattern 150

Claims (12)

절연 플레이트,
상기 절연 플레이트 위에 패터닝되어 있는 기저 회로 패턴,
상기 기저 회로 패턴을 덮으며, 표면에 복수의 회로 패턴홈 및 상기 기저 회로 패턴을 노출하는 비아홀이 형성되어 있는 절연층,
상기 절연층의 상기 회로 패턴홈을 매립하며 형성되어 있는 복수의 매립 회로 패턴 및 상기 비아홀을 매립하는 비아, 그리고
상기 회로 패턴홈 및 비아홀의 표면에 형성되며, 상기 매립 회로 패턴 및 비아와 식각 특성이 서로 다른 금속으로 형성되어 있는 식각 저지층
을 포함하는 인쇄회로기판.Insulation plate,
A base circuit pattern patterned on the insulating plate,
An insulating layer covering the base circuit pattern and having a plurality of circuit pattern grooves and via holes exposing the base circuit pattern on a surface thereof;
A plurality of buried circuit patterns formed by filling the circuit pattern grooves of the insulating layer and vias filling the via holes; and
An etch stop layer formed on the surface of the circuit pattern groove and the via hole and formed of a metal having different etching characteristics from the buried circuit pattern and the via.
Printed circuit board comprising a. 제1항에 있어서,
상기 매립 회로 패턴 및 비아는 상기 식각 저지층을 씨드층으로 도금하여 형성되는 도금층인 인쇄회로기판.The method of claim 1,
The buried circuit pattern and the via is a plated layer formed by plating the etch stop layer with a seed layer. 제1항에 있어서,
상기 매립 회로 패턴 및 비아는 구리를 포함하는 합금으로 형성되어 있는 인쇄회로기판.The method of claim 1,
The buried circuit pattern and the via is formed of an alloy containing copper. 제1항에 있어서,
상기 식각 저지층은 니켈, 은 또는 이들을 포함하는 합금으로 형성되어 있는 인쇄회로기판.The method of claim 1,
The etch stop layer is a printed circuit board formed of nickel, silver or an alloy containing them. 삭제delete 제1항에 있어서,
상기 매립 회로 패턴의 일부가 상기 절연층의 표면으로부터 돌출되어 있는 인쇄회로기판.The method of claim 1,
And a part of the buried circuit pattern protrudes from the surface of the insulating layer. 삭제delete 삭제delete 절연 플레이트를 준비하는 단계,
상기 절연 플레이트 위에 동박층을 패터닝하여 기저 회로 패턴을 형성하는 단계,
상기 기저 회로 패턴을 덮으며, 상기 절연 플레이트 위에 절연층을 형성하는 단계,
상기 절연층의 표면에 회로 패턴홈 및 상기 기저 회로 패턴을 노출하는 비아홀을 형성하는 단계,
상기 절연층의 표면에 제1 금속층을 도금하는 단계,
상기 제1 금속층을 씨드층으로 상기 제1 금속층과 식각 특성이 다른 금속을 도금하여 상기 회로 패턴홈 및 비아홀을 매립하는 제2 금속층을 형성하는 단계,
상기 제1 금속층이 노출되도록 상기 제2 금속층을 식각하는 단계, 그리고
상기 절연층의 표면이 노출될 때까지 상기 제1 금속층을 식각하는 단계를 포함하는 인쇄회로기판의 제조 방법. Preparing the insulation plate,
Patterning a copper foil layer on the insulating plate to form a base circuit pattern,
Covering the base circuit pattern and forming an insulating layer on the insulating plate,
Forming a via hole exposing a circuit pattern groove and the base circuit pattern on a surface of the insulating layer;
Plating a first metal layer on a surface of the insulating layer,
Forming a second metal layer filling the circuit pattern groove and the via hole by plating a metal having an etching property different from that of the first metal layer using the first metal layer as a seed layer;
Etching the second metal layer to expose the first metal layer, and
Etching the first metal layer until the surface of the insulating layer is exposed. 제9항에 있어서,
상기 제1 금속층은 니켈, 은 또는 이들의 합금으로 형성하며, 상기 제2 금속층은 구리를 포함하는 합금으로 형성하는 인쇄회로기판의 제조 방법. 10. The method of claim 9,
And the first metal layer is formed of nickel, silver, or an alloy thereof, and the second metal layer is formed of an alloy containing copper. 삭제delete 삭제delete
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Citations (3)

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JP2002208779A (en) * 2000-11-10 2002-07-26 Daiwa Kogyo:Kk Method of forming columnar metal body and conductive structure
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Patent Citations (3)

* Cited by examiner, † Cited by third party
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JP2002208779A (en) * 2000-11-10 2002-07-26 Daiwa Kogyo:Kk Method of forming columnar metal body and conductive structure
JP2004119770A (en) * 2002-09-27 2004-04-15 Daiwa Kogyo:Kk Method for forming field via and method for manufacturing multilayer wiring board
JP2006222138A (en) * 2005-02-08 2006-08-24 Matsushita Electric Works Ltd Method for forming through-electrode

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