KR100797278B1 - 캐리어 이동성 및 이미져의 청색 반응을 향상시키기 위한스트레인드 실리콘층을 가지는 픽셀 - Google Patents

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Abstract

스트레인드 실리콘 층을 가지는 픽셀 셀을 가지는 이미져에 관한 것이다. 스트레인드 실리콘 층은 전하 전달 효율을 높이고, 이미지 지연 시간을 줄이고, 이미징 디바이스의 청색 반응을 개선시킨다.
포토센서, 픽셀 셀, 실리콘-게르마늄 베이스 층, 트랜지스터, 이미져, 포토다이오드, 스트레인드 실리콘 층

Description

캐리어 이동성 및 이미져의 청색 반응을 향상시키기 위한 스트레인드 실리콘층을 가지는 픽셀{PIXEL WITH STRAINED SILICON LAYER FOR IMPROVING CARRIER MOBILITY AND BLUE RESPONSE IN IMAGERS}
본 발명은 일반적으로는 이미지 센서들에 관한 것이고, 더욱 상세하게는 스트레인드 실리콘 층을 가지는 픽셀 셀 및 그 제조 방법에 관한 것이다.
CCD(Charge Coupled Devices) 및 CMOS(Complimentary Metal Oxide Semiconductor) 센서를 포함하는 이미징 디바이스가, 포토-이미징 응용 분야에서 널리 사용되어 오고 있다.
전형적으로, 디지털 이미져 회로는 픽셀 셀들의 촛점 플레인 어레이를 포함하고, 각 셀은 예를 들어서, 포토게이트, 포토컨덕터 또는 포토다이오드와 같은 포토센서를 포함한다. CMOS 이미져는 그러한 디지털 이미져 중 하나이고, 출력 트랜지스터의 형태로 각 픽셀 셀에 연결된 리드아웃(readout) 회로를 포함한다. 포토센서는 광자(photon)을 전자로 변환하는데, 변환된 전자는 소스 팔로어(source follower) 출력 트랜지스터의 게이트에 연결되는, 플로팅 확산 영역(floating diffusion region)으로 전달된다. 전하 전달 디바이스가 또한 포함될 수 있는데, 이는 전하를 포토센서로부터 플로팅 확산 영역으로 전달하기 위한 트랜지스터일 수 있다. 이미져 셀들은 전형적으로 전하가 전달되기 전에 플로팅 확산 영역을 미리 정하여진 전하 레벨로 리셋팅하는 트랜지스터를 또한 가진다. 소스 팔로어의 출력은, 열 선택 트랜지스터(row select transistor)에 의하여 출력 신호로서 게이트된다.
CMOS 이미징 회로들, 그들의 처리 단계들 및 이미징 회로의 다양한 CMOS 요소들의 기능들에 대한 상세한 설명들이 예를 들어서, 미국 특허 제6,140,630, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 미국 특허 제6,333,205에 기재되어 있다. 본 명세서에서는 상기한 선행 기술들을 참조하여 설명하기로 한다.
도1은 위에서 설명한 바와 같이 만들어진 각 픽셀 셀로 된 픽셀 어레이(300)를 가지는 CMOS 이미져 디바이스(308)의 블럭도이다. 픽셀 어레이(300)는 칼럼 및 열의 미리 정하여진 번호(도시되어 있지 않음) 내에 정렬된 복수 개의 픽셀들을 포함하여 구성된다. 어레이(300) 내의 각 열의 픽셀들은 열 선택 라인에 의하여 동시에 켜지고, 각 칼럼의 픽셀들은 각 칼럼 선택 라인에 의하여 선택적으로 출력된다. 복수 개의 열 및 칼럼 라인들이 전체 어레이(300)에 대하여 제공된다. 열 라인들은, 열 어드레스 디코더(220)에 반응하여 열 드라이버(210)에 의하여 선택적으로 활성화된다. 칼럼 라인들은, 칼럼 어드레스 디코더(270)에 반응하여 칼럼 드라이버(260)에 의하여 선택적으로 활성화된다. 따라서, 각 픽셀에 대하여 열 및 칼럼 어드레스가 제공된다. CMOS 이미져 디바이스(308)는 타이밍 및 제어 회로(250)에 의하여 작동되는데, 타이밍 및 제어 회로(250)는 픽셀 리드아웃을 위하여 적절한 열 및 칼럼 라인들을 선택하는 어드레스 디코더들(220,270)을 제어한다. 제어 회로(250)는 또한 열 및 칼럼 드라이버 회로(210,260)를 제어하여 선택된 열 및 칼럼 라인들의 구동 트랜지스터들에 구동 전압을 인가하도록 한다. 픽셀 칼럼 신호들은,전형적으로 픽셀 리셋 신호(Vrst) 및 픽셀 이미지 신호(Vsig)를 포함하며, 칼럼 디바이스(260)와 연결된 샘플 앤 홀드 회로(261)에 의하여 읽혀진다. 차등 증폭기(262)에 의하여 각 픽셀에 대하여 차이 신호(Vrst-Vsig)가 생성되고 증폭되고 아날로그 디지털 변환기(ADC)(275)에 의하여 디지탈화된다. ADC(275)는 디지탈화된 픽셀 신호를 이미지 프로세서(280)으로 제공하고, 이미지 프로세서(280)에서는 디지털 이미지를 형성하여 출력한다.
p-n-p 포토 다이오드들은 CMOS 픽셀 셀들에 종종 사용되는 포토 센서의 한가지 타입이다. CMOS 이미져에서, 입력 광이 포토다이오드의 표면을 때리면, 포토다이오드의 p-n 접합(junction) 내에 전자/홀 쌍이 생성된다. 생성된 전자는 포토다이오드의 n-타입 영역에 수집된다. 포토 전하는 초기 전하 축적 영역으로부터 플로팅 확산 영역으로 이동할 때에 증폭되거나, 또는 전달 트랜지스터에 의하여 플로팅 확산 영역으로 전달되기도 한다. 플로팅 확산 영역의 전하는 전형적으로 위에서 설명한 소스 팔로어 트랜지스터에 의하여 픽셀 출력 전압으로 변환된다.
p-n-p 포토 다이오드(49)를 가지는 CMOS 픽셀 셀의 부분이 도2에 도시되어 있다. 소스 팔로어 트랜지스터 및 열 선택 트랜지스터가 도2의 4-트랜지스터(4-T) 셀에 포함될 수 있으나, 도2에는 그 단면들은 표시되어 있지 않다. p+ 영역(21)이, n-타입 영역(23) 위에 도시되어, 포토 다이오드(49)를 형성한다. 전형적으로 p+ 영역(21)은 p-n 접합을 형성하기 위하여 주입된다. 도시된 픽셀은, 플로팅 확산 영역(16) 및 소스/드레인 영역(30)과 함께, 연관된 게이트를 가지는 전달 트랜지스터(26)와 연관된 게이트를 가지는 리셋 트랜지스터(28)를 포함한다. 도시된 픽셀은 STI(Shallow Trench Isolation) 영역(55)을 또한 포함한다.
p-n-p 포토다이오드를 이용하는 종래의 통상적인 픽셀 셀들을 가지는 이미져들은, 비효율적인 전하 전달 및 포토다이오드(49)와 전달 게이트(26) 영역 사이의 전압 장벽으로 인하여 야기되는 이미지 시간 지연(lag)과 같은 문제를 종종 겪는다. 종래의 통상적인 CMOS 이미지 센서들에서는 필 팩터 손실(fill factor loss)이 또한 문제가 된다. 필 팩터(fill factor)는 주어진 빛 세기에 대하여 생성되는 전자의 비율을 측정한 것이다. 필 팩터 손실은, p-n-p 포토다이오드의 표면에 높은 농도의 p-타입 도펀트가 사용되어 이것이 n-타입 도편트 안으로 확산되어, 이로 인하여 n-타입 도펀트를 상쇄시켜서 필 팩터를 감소시키는 경우에 발생한다.
종래의 통상적인 픽셀 셀들은 또한, 색상 충실도가 낮고, 신호 대 잡음 비율이 낮으며, 넓은 영역에 걸친 빛 조건들에서 작동하는 것이 불가능하다. 이것은 특히 청색 반응(blue response)(즉 청색 파장의 광자로부터 전자적인 전하로의 변환)의 경우 문제가 된다. 청색 광자는 표면 근처에서 흡수되기 때문에 표면 결함, 누설, 적합한 색상 충실도 손상 등의 결과를 낳게 된다.
본 발명의 실시예들은 스트레인드 실리콘 층을 가지는 픽셀 셀을 사용하는 이미져들에 관한 것이다. 픽셀 셀의 스트레인드 실리콘 층은, 전하 전달 효율을 높이고, 이미지 시간 지연(lag)을 줄이고, 이미지 디바이스의 청색 반응을 개선한다. 위에서 설명한 본 발명의 특성과 장점들은, 첨부된 도면을 참조하여 다음에서 설명되는 상세한 설명들로부터 명확하게 이해될 것이다.
도1은 픽셀 어레이를 가지는 CMOS 이미져 칩의 구성 블록도이다.
도2는 통상적인 픽셀 셀의 단면도이다.
도3은 본 발명의 실시예에 따라서 구성된 스트레인드 실리콘 층을 가지는 픽셀 셀의 단면도이다.
도4는 본 발명의 실시예에 따라서 구성된 스트레인드 실리콘 층을 도시한 것이다.
도5는 본 발명의 실시예에 따라서 구성된 스트레인드 실리콘 층을 가지는 픽셀 셀 프리커서(precursor)의 단면도이다.
도6은 본 발명의 실시예에 따른 픽셀 셀의 공정 단계를 도시한 것이다.
도7은 도6의 픽셀 셀의 다음 공정 단계를 도시한 것이다.
도8은 도7의 픽셀 셀의 다음 공정 단계를 도시한 것이다.
도9는 본 발명의 실시예에 따라서 구성된 스트레인드 실리콘 층을 가지는 픽셀 셀의 단면도이다.
도10은 본 발명의 실시예에 따라서 구성된 픽셀 셀을 가지는 이미지 디바이스의 프로세서 시스템의 블럭도이다.
다음의 상세한 설명은 첨부된 도면을 참조하여 설명되고, 첨부된 도면은 본 발명의 특정한 실시예를 설명하는 것이다. 이러한 실시예들은 당업자들이 본 발명을 실시하는데 충분할 정도로 상세한 것이고, 다른 실시예들이 사용될 수도 있다고 이해되고, 본 발명의 사상 및 범위를 벗어나지 않고, 구조적, 논리적, 전자적인 변화가 가능하다. 공정 단계들이 본 발명의 예로서 설명되지만, 단계의 순서들은 제한되지 아니하고 특별히 특정된 순서로 진행되어야 하는 단계들을 제외하고는 본 기술 분야에서 알려진 바와 같이 변화될 수 있다.
"반도체 서브스트레이트' 및 '서브스트레이트' 라는 용어는, 임의의 반도체-베이스 구조를 포함하는 것으로 이해된다. 반도체 구조는 실리콘, 실리콘-온-절연체(SOI), 실리콘-온-사파이어(SOS), 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 기초(base semiconductor foundation)에 의하여 지지되는 실리콘의 에피텍셜 층 및 다른 실리콘 구조를 포함하는 것으로 이해되어야 한다. 반도체는 실리콘-베이스 일 필요도 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 게르마늄-비소일 수도 있다. 다음의 설명에서 서브스트레이트가 참조될 때에는, 베이스 반도체 또는 기초(foundation) 안에 또는 그 위에, 영역들 또는 접합들을 생성하기 위하여 필요한 그 이전 단계의 공정이 이미 사용되었을 수도 있다.
여기서, '픽셀'이라는 용어는 광자(photon)를 전자적인 신호로 변환하기 위한 포토센서를 포함하는 포토-전자 유닛 셀을 지칭하는 것이다. 설명을 위하여, 단 하나의 픽셀과 그 형성 방법이 설명되지만, 복수 개의 그와 같은 픽셀들이 동시에 제조된다. 다음의 설명들은 본 발명의 사상 및 범위를 제한하지 아니하고, 본 발명의 범위는 오로지 첨부된 청구항들에 의하여 정의된다.
다음의 설명에서, 편의상 본 발명은 CMOS 이미져에 대하여 설명된다. 그러나, 본 발명은 임의의 이미져 셀의 임의의 포토센서에 광범위하게 적용된다. 도면을 참조하자면, 같은 참조 번호는 같은 요소를 지칭하는 것이다. 도3은 본 발명의 실시예에 따라서 구성된 스트레인드 실리콘 층을 가지는 픽셀 셀(200)을 도시한 것이다.
도시된 픽셀 셀(200)은 서브스트레이트(160)와 연관되어 스트레인드 실리콘 층(170)을 포함한다. 스트레인드 실리콘 층(170)은 도2에 도시된 종래의 통상적인 CMOS 이미져에서는 사용되지 않는 것이다. 도3에 도시된 픽셀 셀(200) 내의 스트레인드 실리콘 층(170)은 종래의 이미징 기술에 비하여, 캐리어 이동성 증가, 저항 감소, 전자 흐름 개선 등을 포함하는 장점들을 제공한다. 전자 흐름이 빨라질수록 성능은 향상된다. 스트레인드 실리콘 층(170)을 첨가함으로써 전하 전달이 더 효율적으로 되고, 포토다이오드(150)과 전달 게이트 영역(126) 간의 전압 장벽이 작아져서 이미지 시간 지연도 작아진다. 또한, 색상 충실도, 신호-대-잡음 비율 및 광 범위한 빛 조건들 대한 작동이 모두 개선된다. 부가적으로 스트레인드 실리콘 층(170)은 높은 흡수 계수로 인하여 이미져의 청색 반응을 개선시킨다.
도시된 픽셀 셀(200)은 도핑된 층 또는 웰(161)을 가지는 서브스트레이트(160)을 포함한다. 또한, 단지 예시를 목적으로, 서브스트레이트(160)은 p-타입 서브스트레이트이고 p-타입 서브스트레이트(160)보다 더 많이 도핑된 p-타입 웰(161) 을 포함한다. 도시된 픽셀 셀(200)은 또한 포토센서(150)를 포함한다. 포토센서(150)는 p+ 영역(122)과 n-타입 영역(124)을 포함한다. 포토센서(150)는 포토다이오드로 도시되어 있는데, 이는 p-n 접합 포토다이오드, 소트키 포토다이오드 또는 임의의 다른 적합한 포토다이오드일 수 있고, 여기서는 예시적으로 p-n-p 포토다이오드에 대하여 설명한다. 또한 포토센서(150)는 포토게이트 또는 광자를 전자적인 전하로 변환할 수 있는 다른 포토 민감 영역일 수 있다. 포토센서는 스트레인드 실리콘 층(170)으로 뻗어있는 부분을 가진다. 이것이 아래에서 설명되는 바와 같이, 포토센서(150)와 플로팅 확산 영역(116) 간의 전자 교환을 가능하게 한다.
도시된 픽셀 셀(200)은 또한, 연관된 게이트를 가지는 전달 트랜지스터(126); 연관된 게이트를 가지는 리셋 트랜지스터(128); 소스/드레인 영역(130); 및 STI(Shallow Trench Isolation) 영역(155)을 포함한다. 연관된 게이트들을 가지는 소스 팔로어 트랜지스터(127) 및 열 선택 트랜지스터(129)가 또한 픽셀 셀(200) 내에 도시되어 있는데, 이들의 구조는 본 발명에서 중요하지 않으므로, 도3에 전자적인 구성 형식으로 도시되어 있다. 열 선택 트랜지스터(129)의 출력은 칼럼 라인(131)에 연결되어 있다. 도3에는 전달 트랜지스터를 가지는 4-트랜지스터(4-T) 구성으로 도시되어 있지만, 본 발명은 전달 트랜지스터가 없는 3-트랜지스터(3T) 구성 또는 트랜지스터들이 더 많거나 더 적은 다른 픽셀 셀 구성에도 사용될 수 있다.
도4a 및 도4b를 보면, 도3의 픽셀 셀(200)에 사용된 스트레인드 실리콘 층(170)은, 실리콘-게르마늄(SiGe) 베이스 층(172)과 실리콘 층(174)의 두 층을 포함 하여 구성되는 것을 알 수 있다. 실리콘 층(174)이 SiGe 베이스 층(172) 위에 형성된다. 실리콘 층(174)은 통상적인 방법에 의하여 형성될 수 있다. 예를 들어서, 실리콘 층(174)은 원자 층 증착(ALD) 또는 화학 증기 증착(CVD)에 의하여 형성될 수 있다. 도4b에 도시된 바와 같이, 두개의 층들(172,174)이 형성되면서, 실리콘 층(174)의 실리콘 원자들이 스스로 그 자신들을 SiGe 베이스 층(172) 내의 실리콘 원자들과 맞추어서 배열한다. 이러한 배열로 인하여 실리콘 층(174)의 실리콘 원자들에 대하여 양축의 스트레인이 가해지게 되고, 이로 인하여 스트레인드 실리콘 층(170)이 형성된다. 스트레인드 실리콘 층(170)은 이미져에 적용되는 벌크 실리콘보다 우수한 전자적인 특성을 가진다. 특히, 스트레인드 실리콘 층(170)은 전자 및 홀의 이동성이 우수하고, 이는 이미징 디바이스 트랜지스터들의 우수한 구동 전류 능력으로 이어진다. 종래의 통상적인 CMOS 이미져들에 비교하였을 때에, 포토다이오드(150, 도3)로부터 플로팅 확산 영역(116, 도3)으로의 전하 전달이 증가된다. 중요한 점은, 리셋의 경우, 소스/드레인 영역(130, 도3)으로부터 플로팅 확산 영역(116, 도3)으로의 전하 전달 역시 증가한다.
SiGe 베이스 층(172)은 게르마늄에 대한 실리콘의 희망하는 비율로 만들어진다. 희망하는 비율은 실리콘 층(174)에 적용되는 스트레인(strain)의 희망하는 양에 따라 결정된다. SiGe 베이스 층(172)은 바람직하게는, 약 30 내지 약 40 퍼센트의 게르마늄 농도를 가지나, 그 농도는 희망하는 포토 반응, 이동성 증대 또는 다른 요인들에 따른 특정 응용에 따라서 최적화될 수 있다. 전형적인 SiGe 합금은 SixGe(1-x)로서 표현된다. 여기서, x는 몰비이다. 실리콘-게르마늄의 다른 합금이 베이스 층(172)으로 사용될 수도 있다. 예를 들어서, SixGeyCz이 또한 베이스 층(172, 도4b)으로서 사용될 수 있다. 여기서 , x, y, z는 각각 Si, Ge, C의 몰비이고, x+y+z=1이다.
스트레인드 실리콘 층(170)은 예를 들어서, 약 500Å 내지 1000Å의 두께를 가진다. 그러나, 합성 적층 구조로서, 그레이디드(graded) 하부 SiGe 층에 릴랙스된(relaxed) SiGe 상부 층을 형성함에 의하여 그 두께는 변화시킬 수 있다. 그러한 경우, 각 층은 게르마늄의 농도를 각각 달리하여 만들어질 수 있으며, 변화하는 두께는 예를 들어서 약 200Å 내지 800Å에 이른다. 여기서 게시된 두께는 단지 예일 뿐이고, 어떤한 경우에도 제한적으로 해석되어서는 안된다. 또한, 예를 들어서, 다양한 농도의 게르마늄을 가지는, 그레이디드(graded) SiGe 층(172a) 및 SiGe 베이스 층(172b)의 다중 SiGe 층(나중에 설명될 도5)이, SiGe 층(172)을 형성하기 위하여 적층될 수 있다. 만약 SiGe 또는 SiGeC 또는 상부 실리콘 층(172)에 스트레인을 가할 수 있는 임의의 다른 물질이 서브스트레이트(160)을 형성하는데 사용된다면, 상부 실리콘 층(172)은 서브스트레이트(160)와 연결되어 형성될 수 있다.
SixGe(1-x) 베이스 층(172)은 연장되어(즉, 두께가 증대되어) 서브스트레이트 자체의 많은 부분을 형성할 수도 있다. 예를 들어서, 도5는, 그레이디드(graded) SiGe 층(172a) 및 하부 SiGe 베이스 층(172b)을 포함하여 구성된 더 두꺼운 SiGe 베이스 층(172)을 가지는 픽셀 셀 프리커서(precursor)(200a)를 도시한 것이다. 이 예에서, 대부분의 포토다이오드(150, 도3)는 SiGe 베이스 층(172)의 일부로서 형성될 수 있고, 픽셀 셀(200, 도3)의 적색, 적외선(IR), 근적외선(NIR) 반응을 상당히 개선시킨다. SixGe(1-x) 베이스 층(172)의 농도, 몰비 x 및 도핑 레벨을 달리함으로써, 적색, 적외선(IR), 근적외선(NIR) 흡광도 특성이 조절된다. 적색, 적외선(IR), 근적외선(NIR) 반응은 예를 들어서, 자동차 시장과 같은 적용 분야의 경우 매우 중요할 수 있다. 더 두꺼운 SiGe 베이스 층(172)을 생성하고 실리콘 층(174) 내에 스트레인을 구현함으로써, 가시 광선의 청색 및 적색 양 영역에서 높은 양자 효율을 가지는 원하는 센서를 달성할 수 있다.
도6 내지 도9는 본 발명에 따른 스트레인드 실리콘 층(170)을 가지는 픽셀 셀을 형성하는 방법을 다양한 공정 단계로 설명한 것이다. 설명을 위하여 p-타입 서브스트레이트에 형성된 것을 설명하지만, n-타입 서브스트레이트 내에 형성되는 상보적인 구조가 이해될 수 있다. 더욱이, 다른 포토센서 구조들이 또한 사용될 수 있다.
도6을 보면, 분리 영역(155)을 가지는 서브스트레이트(160)가 제공되어 있다, 분리 영역(155)은, 나중에 픽셀 셀이 형성되는 서브스트레이트 영역들을 전기적으로 분리하기 위하여 형성된다. 분리 영역(155)은, LOCOS 공정에서 아래에 놓인 실리콘의 열 산화에 의한 방법, 또는 STI 공정에서 트렌치를 애칭하고 산화물로 채우는 방법 등 임의의 알려진 기술에 의하여 형성될 수 있다. 분리 영역(155)을 형성한 후, 스트레인드 실리콘 층(170)이 p-타입 서브스트레이트(160)와 연관되어 형 성된다. 스트레인드 실리콘 층(170)은 선택적인 에피텍셜 성장 또는 도4a 및 도4b에 대하여 위에서 설명한 바와 같이 CVD 중 어느 하나의 방법에 의하여 형성된다.
도6은 단지 본 발명의 일실시예에 불과한 것이다. 희망한다면 스트레인드 실리콘 층(170)은, 도5에서 설명된 바와 같이, 그레이디드(graded) SiGe 층(172a) 및 하부 SiGe 층(172b)을 포함하는 확장된 SiGe 베이스 층(172)을 포함하여 구성할 수도 있다. 도5에 도시된 예에서 스트레인드 실리콘 층(170)은, 희망하는 특성을 가지는 하부 SiGe 층(172b)을 형성하고, 하부 SiGe 층(172b) 위에 그레이디드(graded) SiGe 층(172a)을 형성하고, 그레이디드(graded) SiGe 층(172a) 위에 실리콘 층(174)을 형성함에 의하여 만들어진다.
전달 트랜지스터 게이트, 리셋 트랜지스터 게이트, 소소 팔로어 트랜지스터 게이트 및 열 선택 트랜지스터 게이트 등을 포함하는, 픽셀 셀의 회로들이 잘 알려진 방법들(예를 들어서, 게이트 산화물의 블랭킷(blanket) 증착, 도핑된 폴리실리콘, 실리사이드(silicide)를 위한 금속 증착, 실리사이드(silicide)를 형성하기 위한 어닐링, 그런 다음 패너닝 및 에칭)에 의하여 모두 형성된다. 도7은, 전달 트랜지스터(126, 도3) 및 리셋 트랜지스터(128, 도3)의 각 게이트 스택(stack)(115, 119)이 형성된 픽셀 셀(200)의 예를 도시한 것이다. 4-트랜지스터(4-T)의 경우가 실시예로 도시되어 있지만, 본 발명은, 전달 트랜지스터(126)가 형성되어 있지 않은 3-트랜지스터(3-T) 실시예 또는 더 많은 또는 더 적은 수의 트랜지스터를 가지는 픽셀 셀에도 적용될 수 있다.
게이트 스택들(115, 119)이 형성된 후에 p-타입 웰(161)이 형성된다. p-타입 웰(161)은 블랭킷 주입(blanket implantation) 또는 마스크 주입에 의하여 형성될 수 있다. p-웰 주입은, 웰(161) 및 픽셀 어레이를 제어하는 로직 회로들을 가지는 p-타입 주변(periphery) 로직 웰(미도시)이 서로 다른 도핑 프로파일을 가지도록 수행될 수 있다. 이미 알려진 바와 같이, 다중의 고 에너지 주입들이 p-타입 웰(161)의 프로파일을 재단하기 위하여 사용될 수 있다. p-웰(161)은 p-타입 서브스트레이트(160)보다 도펀트의 농도가 더 높게 도핑된다.
도8을 보면, 포토다이오드(150)가, 주입(implantation)과 같은 종래에 알려진 기술에 의하여, 서브스트레이트(160)와 연관되어 형성된다. 도8에 도시된 포토다이오드(150)는, 바람직하게는 그 상부 접합(top junction)이 서브스트레이트에서 스트레인드 실리콘 층(170)보다 더 깊은 부분에 형성된다. 그러므로 서브스트레이트(160)의 일부분이 포토다이오드(150) 위에 남아 있다. 서브스트레이트의 이 부분은 도핑이 안된 상태로 유지된다. 픽셀 셀(200)의 덜 바람직한 실시예에서 포토다이오드(150)의 상부 접합(top junction)은 스트레인드 실리콘 층(170)과 접촉되게 되는데, 이 경우 다크 전류가 더 우세하게 된다. 예를 들어서, 스트레인드 실리콘 층(170)의 SiGe/Si 인터페이스에 결함이 있는 경우, 증가된 누설로 인하여 다크 전류가 발생된다. 핀 전압(pinned voltage) 조건하에서, 디플리션(depletion) 영역이 결함 영역 안으로 확장된다면, 다크 전류가 증가하게 될 것이다. 그러므로, 서브스트레이트내에서 포토다이오드(150)를 스트레인드 실리콘 층(170)보다 깊게 형성함에 의하여 다크 전류를 제한할 수 있다.
도9를 보면, 플로팅 확산 영역(116) 및 소스/드레인 영역(130)이 p-타입 웰 (161) 안에 형성된다. 이러한 영역들(116,130)은 스트레인드 실리콘 층과 연관되어 형성되고, n-타입 전도성으로 도핑된다(따라서, 그들은 도핑된 영역임). 예를 들어서, 도핑 영역들(116,130)은 n+ 도핑되고, 서브스트레이트(160)에 마스크를 적용하고 영역들(116,130)을 이온 주입에 의하여 도핑함에 의하여 형성될 수 있다. 예시된 픽셀 셀(200)은 스트레인드 실리콘 층(170) 아래에 형성된 도핑된 영역들(116,130)을 가진다. 이는 픽셀 셀(200)의 한가지 예시일 뿐이며 어떠한 경우에도 제한적인 것으로 해석되어서는 안된다. 마지막으로, 알려진 기술을 이용하여, 게이트 적층 벽면 절연체들(133)이 게이트 스택들(115,119)의 측면들에 형성되어 전달 트랜지스터(126) 및 리셋 트랜지스터(128)를 각각 형성한다.
픽셀 셀(200)은 이 단계에서 완성되는데, 통상적인 방법들을 사용하여, 절연, 실딩(shielding) 및 게이트 라인들이나 셀로의 다른 연결을 위한 금속화된 층이 형성된다. 예를 들어서 전체 표면이, 예컨대, 실리콘이산화물, BSG, PSG 또는 BPSG와 같은 패시브(passive) 층으로 덮혀질 수 있고, CMP 평면화되고 에칭되어 접촉 구멍들이 만들어지고, 이들이 금속화되어 접촉점을 형성한다. 또한, 도체와 절연체의 통상적인 층들이 구조들을 서로 연결하고 픽셀을 주변 회로들과 연결하기 위하여 사용될 수 있다.
도10은, 도6 내지 도9에 도시된 본 발명의 실시예에 따라서 구성된 픽셀 셀(200, 도3)을 포함하는 CMOS 이미져 디바이스(308, 도1)와 같은 이미징 디바이스을 위한 프로세싱 시스템(600)을 예를 들어서 설명한다. CPU(601) 및 이미징 디바이스(308)를 포함하여, 도10에 도시된 임의의 전자적인 성분들 중 어느 하나는, 이미지 들을 처리하는 데 사용되기 위한 집적 회로로서 제조될 수 있다.
프로세싱 시스템(600)은 로컬 버스(604)에 연결된 하나 또는 그 이상의 프로세서(601)를 포함한다. 메모리 제어부(602) 및 제1 버스 브릿지(603)가 또한 로컬 버스(604)에 연결된다. 프로세싱 시스템(600)은, 다중 메모리 제어부(602) 및/또는 다중 제1 버스 브릿지(603)를 포함할 수 있다. 메모리 제어부(602) 및 제1 버스 브릿지(603)는 하나의 장치(606)로서 구성될 수도 있다.
메모리 제어부(602)는 하나 또는 그 이상의 메모리 버스(607)에 또한 연결된다. 각 메모리 버스는 적어도 하나의 메모리 디바이스(110)를 포함하는, 메모리 성분들(608)을 받아들인다. 메모리 성분(608)은 메모리 카드 또는 메모리 모듈일 수 있다. 메모리 모듈의 예들은 단일 인라인 메모리 모듈(SIMM) 및 듀얼 인라인 메모리 모듈(DIMM)을 포함한다. 메모리 성분(608)은 하나 또는 그 이상의 부가적인 디바이스(609)를 포함할 수 있다. 예를 들어서, SIMM, DIMM의 경우 부가적인 디바이스(609)는 SPD(Serial Presence Detect) 메모리와 같은 구조(configuration) 메모리일 수 있다. 메모리 제어부(602)는 또한 캐쉬 메모리(605)에 연결될 수 있다. 캐쉬 메모리(605)는 이 프로세싱 시스템에서 유일한 캐쉬 메모리이다. 대신에, 다른 디바이스 예컨대, 프로세서(601)가 또한 캐쉬 메모리를 포함할 수 있는데, 이것은 캐쉬 메모리(605)와 캐쉬 계층 구조를 형성한다. 프로세싱 시스템(600)이, 주변 기기들 또는 버스 마스터이거나 또는 DMA(Direct Memory Access)를 지지하는 제어부들을 포함한다면, 메모리 제어부(602)는 캐쉬 코히어런시(coherency) 프로토콜을 구현할 수 있다. 메모리 제어부(602)가 복수 개의 메모리 버스(607)에 연결된다면, 각 메모리 버스(607)는 병렬적으로 운영되거나 또는 다른 어드레스 범위는 서로 다른 메모리 버스(607)에 매핑되게 된다.
제1 버스 브릿지(603)는 적어도 하나의 주변 버스(610)에 연결된다. 주변 기기들 또는 부가적인 버스 브릿지와 같은 다양한 디바이스들이 주변 버스(610)에 연결될 수 있다. 이 디바이스들은 저장 제어부(611), 여러 가지 I/O 디바이스(614), 제2 버스 브릿지(615), 멀티미디어 프로세서(618) 및 리가시(legacy) 디바이스 인터페이스(620) 등을 포함할 수 있다. 제1 버스 브릿지(603)는 또한, 하나나 그 이상의 특정한 목적의 고속 포트(622)에 연결될 수 있다. 예를 들어, 개인 컴퓨터에서, 특별한 목적 포트는 AGP(Accelerated Graphics Port)가 될 수 있고, 이는 고성능 비디오 카드를 프로세싱 시스템(600)에 연결하는데 사용된다.
저장 제어부(611)는 저장 버스(612)를 통하여, 하나 또는 그 이상의 저장 디바이스(613)를 주변 버스(610)에 연결시킨다. 예를 들어서, 저장 제어부(611)는 SCSI 제어부이고, 저장 디바이스(613)는 SCSI 디스크일 수 있다. I/O 디바이스(614)는 임의의 주변 기기이다. 예를 들어, I/O 디바이스(614)는 이더넷 카드와 같은 로컬 지역 네트워크 인터페이스일 수 있다. 제2 버스 브릿지는, 또 다른 버스를 통하여 부가적인 디바이스들을 프로세싱 시스템에 인터페이스하는 데 사용된다. 예를 들어서, 제2 버스 브릿지(616)는 USB 디바이스(617)를 프로세싱 시스템(600)에 연결시키는데 사용되는 유니버셜 직렬 포트(USB) 제어부일 수 있다. 멀티미디어 프로세서(618)는 사운드 카드, 비디오 캡쳐 카드 또는 임의의 다른 타입의 미디어 인터페이스일 수 있는데, 이들은 스피커(619)와 같이 또 다른 부가적인 디바이스에 또한 연결될 수 있다. 리가시 디바이스 인터페이스(620)는 예를 들어서 구식 키보드 및 마우스와 같은 리가시 디바이스(621)를 프로세싱 시스템(600)에 연결하는데 사용된다.
도10에 도시된 프로세싱 시스템(600)은 본 발명이 사용되는 단지 예시적인 시스템이다. 도10에서, 개인 컴퓨터 또는 워크 스테이션과 같은 일반적인 목적의 컴퓨터에 특별히 적당한 프로세싱 구조가 설명되어 있지만, 잘 알려진 변형에 의하여, 프로세싱 시스템(600)을 다른 다양한 응용 장치들에 더 적합하도록 구성하도록 할 수 있다는 것이 인식되어야 한다. 예를 들어서, 프로세싱이 필요한 많은 전자적인 디바이스들이 메모리 성분(608) 및/또는 메모리 디바이스(110)에 연결된 CPU(601)에 의존하는 간단한 구조를 사용하여 구현된다. 이러한 전자적인 디바이스는 오디오/비디오 프로세서 및 레코더, 게임 콘솔, 디지털 텔레비젼 셋. 유무선 전화기, 네비게이션 디바이스(GPS 및/또는 관성 네비게이션에 기초한 시스템 포함) 및 디지탈 카메라 및/또는 레코더들 등을 포함하고 이들에 한정되지 않는다. 본 발명에 의한 이미징 장치는, 예컨대 픽셀 프로세서에 연결될 때, 디지털 카메라 및 비디오 프로세서 및 레코더 내에 구현될 수 있다. 예를 들어서, 불필요한 성분들의 제거, 특별한 디바이스 또는 회로의 부가 또는 복수 개의 디바이스들의 구성을 포함하는 변형들이 있을 수 있다.
본 발명이 스트레인드 실리콘 층을 가지는 CMOS 픽셀 셀에 대하여 특별하게 설명되었지만, 본 발명은 광범위한 응용을 가지며 임의의 이미징 장비에 사용될 수 있다. 예를 들어서, 본 발명은 CCD 이미져들과 접합되어 사용될 수 있다. 유사하게, 위에서 설명된 공정들은 사용될 수 있는 방법들 중 몇 가지의 방법에 불과하다. 위에서 설명한 내용 및 도면은 본 발명의 목적, 특성 및 잇점을 달성하는 바람직한 실시예를 설명하는 것이다. 장점들과 바람직한 실시예에 대하여 위에서 설명이 되었지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 치환, 부가, 삭제, 변경 및 다른 변화를 인식할 수 있다. 따라서, 본 발명은 위의 설명에 의하여 제한되지 아니하고 단지 첨부된 청구항들에 의하여만 제한된다.

Claims (48)

  1. 반도체 서브스트레이트의 위쪽 부분에 스트레인드 실리콘 층을 포함하는 반도체 서브스트레이트; 및
    상기 반도체 서브스트레이트 영역 상에 형성된 것으로 전하를 발생시키기 위한 포토센서를 포함하는 것을 특징으로 하는 픽셀 셀.
  2. 청구항 1에 있어서, 상기 스트레인드 실리콘 층은 500Å 내지 1000Å 의 두께를 가지는 것임을 특징으로 하는 픽셀 셀.
  3. 청구항 1에 있어서, 상기 스트레인드 실리콘 층은 실리콘-게르마늄 베이스 층 위에 형성된 상부 실리콘 층을 포함하는 것을 특징으로 하는 픽셀 셀.
  4. 청구항 3에 있어서, 상기 실리콘-게르마늄 베이스 층은 SixGe(1-x)(0<x<1)을 포함하는 것을 특징으로 하는 픽셀 셀.
  5. 청구항 3에 있어서, 상기 실리콘-게르마늄 베이스 층은 SixGeyCz, x+y+z=1(0<x<1, 0<y<1 및 0<z<1)을 포함하는 것을 특징으로 하는 픽셀 셀.
  6. 청구항 3에 있어서, 상기 실리콘-게르마늄 베이스 층은 다양한 농도의 게르마늄을 가지는 실리콘-게르마늄의 다중 층들을 포함하는 것을 특징으로 하는 픽셀 셀.
  7. 청구항 3에 있어서, 상기 실리콘-게르마늄 베이스 층은 게르마늄 농도가 30% 내지 40%인 것을 특징으로 하는 픽셀 셀.
  8. 청구항 1에 있어서, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트레이트의 영역 내에 형성된, 리셋 트랜지스터, 소소 팔로어 트랜지스터 및 열 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 픽셀 셀.
  9. 청구항 8에 있어서, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트레이트 영역내에 형성된 전달 트랜지스터를 더 포함하는 것을 특징으로 하는 픽셀 셀.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 복수의 픽셀 셀들 중에서 적어도 하나의 픽셀 셀이,
    위쪽 부분에 스트레인드 실리콘 층을 포함하는 반도체 서브스트레이트; 및
    상기 반도체 서브스트레이트의 상기 위쪽 부분 내에 형성된 것으로서 전하를 생성하기 위한 포토센서를 포함하는, 복수개의 픽셀 셀들을 포함하는 이미져.
  25. 청구항 24에 있어서, 상기 스트레인드 실리콘 층은 500Å 내지 1000Å 의 두께를 가지는 것임을 특징으로 하는 이미져.
  26. 청구항 24에 있어서, 상기 스트레인드 실리콘 층은 실리콘-게르마늄 베이스 층 위에 형성된 상부 실리콘 층을 포함하는 것을 특징으로 하는 이미져.
  27. 청구항 26에 있어서, 상기 실리콘-게르마늄 베이스 층은 SixGe(1-x)(0<x<1)을 포함하는 것을 특징으로 하는 이미져.
  28. 청구항 26에 있어서, 상기 실리콘-게르마늄 베이스 층은 SixGeyCz, x+y+z=1(0<x<1, 0<y<1 및 0<z<1)을 포함하는 것을 특징으로 하는 이미져.
  29. 청구항 26에 있어서, 상기 실리콘-게르마늄 베이스 층은 게르마늄 농도가 30% 내지 40%인 것을 특징으로 하는 이미져.
  30. 청구항 24에 있어서, 상기 이미져는 CMOS 이미져인 것을 특징으로 하는 이미져.
  31. 청구항 24에 있어서, 상기 적어도 하나의 픽셀 셀은, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트레이트의 영역 내에 형성된, 리셋 트랜지스터, 소소 팔로어 트랜지스터 및 열 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 이미져.
  32. 청구항 31에 있어서, 상기 이미져는, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트레이트 영역 내에 형성된, 전달 트랜지스터를 더 포함하는 것을 특징으로 하는 이미져.
  33. 청구항 24에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 이미져.
  34. 청구항 24에 있어서, 상기 적어도 하나의 픽셀 셀은 이미징 어레이의 부분인 것을 특징으로 하는 이미져.
  35. 프로세서;
    상기 프로세서에 연결된 이미징 디바이스로서, 상기 이미징 디바이스는 복수개의 픽셀 셀들을 가지며, 상기 픽셀 셀들 중 적어도 어느 하나가,
    반도체 서브스트레이트의 위쪽 부분에 스트레인드 실리콘 층을 포함하는 반도체 서브스트레이트;
    상기 반도체 서브스트레이트의 위쪽 영역에 형성된 것으로 전하를 생성하기 위한 포토센서; 및
    상기 서브스트레이트 상에 형성된, 적어도 출력 트랜지스터를 포함하는 리드아웃 회로를 포함하는 것을 특징으로 하는 프로세싱 시스템.
  36. 청구항 35에 있어서, 상기 스트레인드 실리콘 층은 500Å 내지 1000Å 의 두께를 가지는 것임을 특징으로 하는 프로세싱 시스템.
  37. 청구항 35에 있어서, 상기 스트레인드 실리콘 층은 실리콘-게르마늄 베이스 층 위에 형성된 상부 실리콘 층을 포함하는 것을 특징으로 하는 프로세싱 시스템.
  38. 삭제
  39. 반도체 서브스트레이트를 형성하는 단계;
    상기 반도체 서브스트레이트의 위쪽 부분과 연관된 스트레인드 실리콘 층을 형성하는 단계; 및
    상기 반도체 서브스트레이트의 상기 위쪽 부분에 전하를 생성하기 위한 포토센서를 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀 셀 형성 방법.
  40. 청구항 39에 있어서, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트 레이트의 영역 내에, 리셋 트랜지스터, 소소 팔로어 트랜지스터 및 열 선택 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 픽셀 셀 형성 방법.
  41. 청구항 40에 있어서, 상기 스트레인드 실리콘 층을 포함하는 상기 서브스트레이트 영역 내에 전달 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 픽셀 셀 형성 방법.
  42. 청구항 39에 있어서, 상기 스트레인드 실리콘 층을 형성하는 단계는, 스트레인드 실리콘 층이 500Å 내지 1000Å 의 두께를 가지도록 수행되는 것임을 특징으로 하는 픽셀 셀 형성 방법.
  43. 청구항 39에 있어서, 상기 스트레인드 실리콘 층을 형성하는 단계는, 실리콘-게르마늄 베이스 층 위에 상부 실리콘 층을 형성함에 의하여 수행되는 것임을 특징으로 하는 픽셀 셀 형성 방법.
  44. 청구항 43에 있어서, 상기 실리콘-게르마늄 베이스 층은 SixGe(1-x)(0<x<1)을 포함하는 것을 특징으로 하는 픽셀 셀 형성 방법.
  45. 삭제
  46. 청구항 43에 있어서, 상기 상부 실리콘 층을 형성하는 단계는 원자 층 증착(ALD)에 의하여 수행되는 것임을 특징으로 하는 픽셀 셀 형성 방법.
  47. 삭제
  48. 삭제
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