KR100784062B1 - Method for forming micro pattern in semiconductor device - Google Patents

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정우영
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Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 피식각층을 갖는 반도체 기판상에 소정의 폴리실리콘막 패턴을 형성하는 단계와, 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계와, 상기 전체 구조물상에 산화막을 형성하는 단계와, 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계와, 상기 질화막 스페이서를 제거하는 단계와, 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함한다. The present invention relates to forming a forming a predetermined polysilicon film pattern on a semiconductor substrate having relates to a fine pattern forming method of the semiconductor device, etching layer, nitride spacers on the side of the polysilicon film pattern, forming an oxide film on the entire structure, the oxide film and the nitride spacer and the step of removing the flat part a thickness of the polysilicon film pattern, comprising the steps of: removing the nitride spacer, the oxide film and the polysilicon film the pattern as a mask and a step of etching the etching layer.
미세 패턴, 중첩 정확도, 스페이서 Fine patterns, nesting accuracy, the spacer

Description

반도체 소자의 미세 패턴 형성방법{Method for forming micro pattern in semiconductor device} The method for forming fine patterns of semiconductor elements {Method for forming micro pattern in semiconductor device}

도 1a 내지 도 1c는 종래 기술에 따른 이중 노광 식각 기술을 설명하기 위한 도면 Figure 1a to 1c is a view for explaining a double exposure etching techniques in accordance with the prior art

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세 패턴 형성 공정 단면도 Figures 2a-2f are cross-sectional views of a semiconductor device for fine pattern formation according to the first embodiment of the present invention

도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세 패턴 형성 공정 단면도 Figures 3a to 3j are cross-sectional views of a semiconductor device for fine pattern formation according to the second embodiment of the present invention

도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세 패턴 형성 공정을 나타낸 평면도 Figures 4a to 4c is a plan view showing a fine pattern formation process of the semiconductor device according to a third embodiment of the present invention

도 5는 본 발명의 제 3 실시예에서 사용된 마스크의 평면 구조도 Figure 5 is a planar structure of a mask used in the third embodiment of the present invention

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

20 : 반도체 기판 21 : 피식각층 20: Semiconductor substrate 21: etching layer

22 : 알파 카본막 23 : 보호층 22: the alpha carbon film 23: protective layer

24 : 폴리실리콘막 25 : 질화막 스페이서 24: polysilicon film 25: nitride spacers

26 : 산화막 26: Oxide

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 미세 패턴을 형성하기 위한 반도체 소자의 미세 패턴 형성방법에 관한 것이다. The present invention relates to a fine pattern forming method of the semiconductor device for forming a fine pattern having a pitch (pitch) the following capability of the offshore relates to a method for manufacturing a semiconductor device, especially an exposure device.

반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. Minimum pitch (pitch) of the patterns to be formed in a photolithography process using light of the manufacturing process of the semiconductor device is determined by the wavelength of exposure light used in the exposure apparatus. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. Therefore, in order to form a pattern of smaller pitch in the present situation that high integration of semiconductor devices accelerate the wavelength than the light that is currently in use it must be used a short light. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. To this end hageteuna preferable to use a X-ray (X-ray) or electron beam (E-beam), a situation staying in technical problem and still lab scale by productivity. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다. Thus, the double exposure etch technology (Double Exposure and Etch Technology: DEET) has been proposed.

도 1a 내지 도 1c는 DEET를 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 피식각층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 피식각층(11)을 식각한다. A cross-sectional view for FIG explaining 1a to 1c are DEET, the etching layer 11 is first coated with a photoresist (PR1), and exposure and development processes on a semiconductor substrate 10 having, as shown in Figure 1a claim 1 is patterned photoresist (PR1), and etching the etching layer 11, the patterned first photoresist (PR1) as a mask. 식각된 피식각층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다. The line width of the etched etching layer 11 is 150nm, and the space width is 50nm.

이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스 트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 피식각층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다. Then, first the second photoresist agent (PR2) the coating after, etching the exposure and development process so that a portion exposed of the layers 11, as shown in Figure 1b in a picture removing the resist (PR1), and the whole structure by patterning the second photoresist (PR2).

이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 피식각층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다. Then, as a second photo mask resist (PR2) is patterned as shown in 1c planting the etching layer (11) each to after a line and space width to form a 50nm final pattern, the second photoresist ( remove the PR2).

전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. In the above-mentioned double exposure techniques etching the second photoresist (PR2) overlapping accuracy in the exposure process (overlay accuracy) it is directly presented to the CD (Critical Dimension) variation (variation) of the final pattern. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다. In fact, overlapping accuracy of the exposure equipment and the situation is difficult to reduce the CD variations make it difficult to control more than 10nm, there is a difficulty in the double exposure control (Optical Proximity Correction) OPC by the separation circuit according to.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 패턴의 CD 변이를 줄일 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다. An object of the present invention is to provide a fine pattern formation method of a semiconductor device to be written to have conceived, to reduce the CD of the mutation pattern to solve the problems of the prior art.

본 발명의 일 특징에 따른 반도체 소자의 미세패턴 형성방법은 피식각층을 갖는 반도체 기판상에 제1 보조 패턴을 형성하는 단계와, 상기 제1 보조 패턴의 측면에 스페이서를 형성하는 단계와, 상기 스페이서 사이의 상기 반도체 기판 상에 제2 보조 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제1 보조 패턴과 상기 제2 보조 패턴을 마스크로 상기 피시각층을 식각하여 미세 패턴을 형성하는 단계를 포함한다. For fine pattern formation method of a semiconductor device according to an aspect of the present invention comprising the steps of: forming a forming a first auxiliary pattern on a semiconductor substrate with an etching layer, a spacer on the side of the first auxiliary pattern, the spacer forming a second auxiliary pattern on the semiconductor substrate in between, and a step of removing the spacer, the first etched to the fish each layer the auxiliary pattern and the second auxiliary pattern as a mask to form a fine pattern and a step.

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이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. However, the invention is not limited to the embodiments set forth herein may be embodied in many different forms, but the scope of the present invention is not limited to the embodiments described in the following. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다. These exemplary embodiments, and is to complete the disclosure of the present invention is provided for to those of ordinary skill cycle fully convey the concept of the invention, the scope of the invention should be understood by the claims of the present application.

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세패턴 형성공정 단면도이다. Figures 2a-2f are cross-sectional views of a semiconductor device for fine pattern formation according to the first embodiment of the present invention.

도 2a를 참조하면, 피식각층(21)이 형성된 반도체 기판(20)상에 알파 카본막(α-carbon)(22)과 보호층(23)을 차례로 형성하고, 보호층(23)상에 하드마스크용 폴리실리콘막(24)을 형성한다. Referring to Figure 2a, hard on the etching layer 21 is formed in the semiconductor substrate 20 alpha carbon film (α-carbon) on a 22 and a protective layer 23 is formed and then a protective layer 23 to form a polysilicon film 24 for a mask.

상기 알파 카본막(22)은 상부에 만들어지는 마스크를 이용한 피식각층(21) 식각시 식각선택비 부족을 보완하기 위한 역할을 하며, 상기 보호층(23)은 상부의 마스크 형성시 하부층을 보호하는 역할을 하는 것으로, SiON막으로 형성함이 바람직하다. The alpha-carbon film 22 serves to complement the etching layer 21 is selected etched when etching a non-shortage using a mask that is created in the upper part, and the protective layer 23 to protect when the lower layer is formed of an upper mask as the role, it is preferable to form the SiON film.

상기 폴리실리콘막(24)은 하부의 보호층(23)과 알파 카본막(22)에 대한 식각 마스크로써의 역할에 충실하고, 이후에 형성될 스페이서의 슬로프(slope)를 최소화시키기 위해서는 그 두께를 늘리는 것이 좋으나, 폴리실리콘막(24)의 두께가 너무 두꺼우면 스페이서 형성 후 산화막 증착시 폴리실리콘막(24) 사이에 산화막을 갭필(gap fill)하기 어려우므로 폴리실리콘막(24)의 두께를 적절히 조절해야 할 필요가 있다. In order to minimize the slope (slope) of the spacer to be formed after the polysilicon film 24 is enriched to serve as an etch mask for the lower protective layer 23 and the alpha carbon film 22, the thickness Since the increase is excellent, but gaeppil the oxide film between the polysilicon surface is too thick, the film 24 forming a spacer and then the oxide film during the deposition of polysilicon layer 24 (gap fill) the difficulty of properly the thickness of the polysilicon film 24 there needs to be adjusted. 바람직하게, 상기 폴리실리콘막(24)은 500~3000Å의 두께로 형성한다. Preferably, the polysilicon film 24 is formed to a thickness of 500 ~ 3000Å.

그런 다음, 사진 식각 상기 폴리실리콘막(24)을 패터닝한다. Then, to pattern the photo etching the polysilicon film 24. 이때, 폴리실리콘막(24)의 라인 폭은 50nm, 스페이스 폭은 130nm가 되도록 함이 바람직하다. In this case, the line width of the polysilicon film 24 is 50nm, a space width is preferably also such that 130nm.

이어, 도 2b에 도시하는 바와 같이 전체 구조물상에 질화막을 증착하고 에치백(etch back)하여 상기 폴리실리콘막(24)의 측면에 질화막 스페이서(25)를 형성한다. Next, to form an etch back (etch back) to nitride spacers 25 on the side of the polysilicon film 24 is deposited on the nitride film on the entire structure, as shown in Figure 2b. 상기 질화막 스페이서(25)는 그 두께를 예를 들어, 30nm로 형성하는 것이 좋다. The nitride spacers 25 are, for example, the thickness may be formed to 30nm. 질화막 스페이서(25)를 30nm의 두께로 형성하면 질화막 스페이서(25)를 포함하는 폴리실리콘막(24)간 스페이스 폭은 70nm가 된다. Forming the nitride spacer 25 at a thickness of 30nm polysilicon film 24 between the space width including a nitride spacer 25 is a 70nm.

그런 다음, 도 2c에 도시하는 바와 같이 폴리실리콘막(24)간 스페이스가 완전히 매립되도록 전체 구조물상에 하드마스크용 산화막(26)을 형성한다. Then, to form the polysilicon film 24, the oxide film 26 for the hard mask on the entire structure so that the space is completely filled between as shown in Figure 2c. 상기 산화막(26)으로는 HDP(High Density Plasma) 산화막 또는 갭필 특성이 우수한 SOG(Spin On Glass) 산화막 등을 사용하는 것이 좋다. The oxide film 26 is preferably set to the HDP (High Density Plasma) oxide film or the like excellent gaeppil attributed SOG (Spin On Glass) oxide layer.

이어서, 도 2d에 도시하는 바와 같이 평탄화 공정으로 산화막(26)과 폴리실리콘막(24)과 질화막 스페이서(25)를 일부 두께 평탄 제거하여 질화막 스페이서(25)를 사이에 두고 분리되는 다수의 산화막(26)들과 폴리실리콘막(24)들을 형성한다. Then, a plurality of the oxide film to remove the oxide film 26 and the polysilicon film 24 and the nitride spacers 25, a planarization step the flat portion thickness to separate across the nitride spacers 25, as shown in Figure 2d ( 26) to form the polysilicon film 24. 이때, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 또는 전면 식각 공정 중 어느 하나를 사용함이 바람직하며, 평탄화 공정 이후에 잔류하는 산화막(26)들과 폴리실리콘막(24)들과 질화막 스페이서(25)의 폭은 각각 70nm, 50nm, 30nm가 된다. In this case, the planarization process to the chemical mechanical polishing: with (Chemical Mechanical Polishing CMP) process or the use of the one is preferably of the front-etching process and the planarization process after the oxide film 26 and polysilicon film 24 remaining on the the width of the nitride spacer 25 is respectively 70nm, 50nm, 30nm.

그런 다음, 도 2e에 도시하는 바와 같이 질화막 스페이서(25)를 제거한다. Then, to remove the nitride spacers 25, as shown in Fig. 2e.

이어, 도 2f에 도시하는 바와 같이 산화막(26)들의 폭과 폴리실리콘막(24)들의 폭 및 질화막 스페이서(25)가 제거됨으로 인하여 생기는 스페이스 폭을 조정하기 위하여 세정 공정을 실시한다. Next, a washing step carried out to even the oxide film and nitride spacer width 25 and width of the polysilicon film 24 of 26 as shown in Fig. 2f to adjust the space width caused due to be removed. 예를 들어, 산화막(26)의 감소 폭이 12.5nm/side가 되도록 하고, 폴리실리콘막(24)의 감소 폭은 2.5nm/side가 되도록 하여 폴리실리콘막(24)의 라인 폭, 산화막(26)의 라인 폭 및 폴리실리콘막(24)과 산화막(26)간 스페이스 폭이 45nm로 동일하게 되도록 한다. For example, the reduction of the oxide film 26, the width 12.5nm / side and so that the poly reduced width is the line width, the oxide film (26 of the polysilicon film 24 to ensure that the 2.5nm / side of the silicon film 24 ) of and to be equal to the space width between line width of 45nm, and the polysilicon film 24 and the oxide film 26.

이후, 도시하지는 않았지만 상기 폴리실리콘막(24)들과 산화막(26)들을 하드마스크로 하부의 보호층(23)과 알파 카본막(22)을 식각한 후, 남아 있는 폴리실리 콘막(24)들과 산화막(26)들 및 알파 카본막(22)을 마스크로 하부의 피식각층(21)을 식각하여 노광 장비의 해상력 한계 이하의 피치를 갖는 미세 패턴을 형성한다. Then, the not shown the polysilicon film 24 and the oxide film 26 a and then the hard mask etching the lower protective layer 23 and the alpha carbon film 22, the remaining poly silica konmak 24 which and etching the oxide film 26, the etching layer and the lower the alpha carbon film 22 to the mask 21 to form a fine pattern having a pitch below the resolution limit of the exposure equipment.

전술한 실시예에서는 폴리실리콘막(24)을 50nm의 폭으로 패터닝한 후 세정 공정시 2.5nm/side만큼 폭을 줄이는 방법에 대해서 언급하였으나, 폴리실리콘막(24)의 폭을 50nm로 패터닝하기 어려운 경우에는 폴리실리콘막(24)의 폭을 60nm 이상이 되게 패터닝하고, 상기 질화막 스페이서(25)의 두께 및 세정 공정의 시간을 조절하여 라인 및 스페이스 폭이 동일하게 되도록 공정을 진행하여도 무방하다. The above-described embodiment, but the poly-silicon film 24, a comment on how to reduce the after width as 2.5nm / side during the washing step is patterned with a width of 50nm, difficult to pattern the width of the polysilicon film 24 to 50nm case, but may also advances the process to the poly is patterned to be more than 60nm for the width of the silicon film 24 and, by adjusting the time of the thickness and the cleaning process of the nitride spacers (25) line and a width in the same space.

전술한 본 발명의 제 1 실시예에 따른 미세 패턴 형성 기술에서는 노광 공정을 1회만 실시하므로, 이중 노광 식각 기술에 기인하는 패턴 CD 변이를 막을 수 있다. The fine pattern formation technique according to the first embodiment of the present invention, since the exposure process performed only once, it becomes possible to prevent the pattern CD variation resulting from the double exposure etching techniques.

도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세패턴 형성 공정 단면도로, 본 발명을 낸드 플래쉬 메모리 소자의 단위 셀 스트링을 구성하는 드레인 선택 라인(Drain Selective Line : DSL), 셀 트랜지스터(cell Transistor)들 및 소오스 선택 라인(Source Selective Line)의 게이트를 형성하기 위한 공정에 적용한 경우이다. Figure 3a-3j is a second embodiment to a fine pattern forming process of the semiconductor device cross-sectional view according to the embodiment, the present invention select drain constituting a unit cell string of the NAND flash memory device line of the present invention (Drain Selective Line: DSL), a case of applying the process for forming a gate of the cell transistor (cell transistor) and a source select line (source Selective line).

먼저, 도 3a에 도시하는 바와 같이 터널 산화막(31)과 플로팅 게이트용 도전막(32)과 유전체막(33)과 컨트롤 게이트용 도전막(34)이 적층된 반도체 기판(30)상에 알파 카본막(35)과 보호층(36)을 차례로 형성하고, 보호층(36)상에 하드마스크용 폴리실리콘막(37)을 형성한다. First, a tunnel oxide film 31 and the floating gate conductive film 32 and the dielectric film 33 and the control gate conductive layer 34. The semiconductor substrate 30 is laminated for, as shown in Figure 3a alpha carbon on the the film 35 and the protective layer 36, the hard mask polysilicon film 37 for forming the turn, and on the protective layer 36 to be formed.

상기 알파 카본막(35)은 상부에 만들어지는 마스크를 이용한 컨트롤 게이트 용 도전막(34), 유전체막(33) 및 플로팅 게이트용 도전막(32) 식각시 식각선택비 부족을 보완하는 역할을 하며, 상기 보호층(36)은 마스크 형성시 하부층을 보호하는 역할을 하는 것으로, SiON막으로 형성함이 바람직하다. The alpha-carbon film 35 serves to compensate for the conductive film 34 for the control gate using a mask that is created in the upper portion, the dielectric film 33 and the floating gate conductive film 32 is etched during etching selectivity for non-shortage the protective layer 36 that serves to protect the underlying layers when forming the mask, it is preferable to form the SiON film.

상기 폴리실리콘막(37)이 하부의 보호층(36)과 알파 카본막(35)에 대한 식각 마스크로써의 역할에 충실하고, 이후에 형성될 스페이서의 슬로프(slope)를 최소화시키기 위해서는 그 두께를 늘리는 것이 좋으나, 폴리실리콘막(37)의 두께가 너무 두꺼우면 스페이서 형성 후 산화막 증착시 폴리실리콘막(37) 사이에 산화막을 갭필(gap fill)하기 어려우므로 폴리실리콘막(37)의 두께를 적절히 조절해야 할 필요가 있다. The polysilicon film 37 in order is to stick to act as an etch mask for the lower protective layer 36 and the alpha carbon film 35 of, and minimize the slope (slope) of the spacer to be formed after the thickness Since the increase is excellent, but when oxide film is deposited after forming surface polyester is too thick, the thickness of the silicon film 37, the spacer poly gaeppil the oxide film between the silicon film 37 (gap fill) the difficulty of properly the thickness of the polysilicon film 37 there needs to be adjusted. 바람직하게, 상기 폴리실리콘막(37)은 500~3000Å의 두께로 형성한다. Preferably, the polysilicon film 37 is formed to a thickness of 500 ~ 3000Å.

이어서, 드레인 선택 라인(DSL), 셀 트랜지스터 및 소오스 선택 라인(SSL)의 게이트가 정의되도록 사진 식각 공정으로 상기 폴리실리콘막(37)을 패터닝한다. Then, the drain selection lines (DSL), a photolithography process to define a gate of the cell transistor and source select line (SSL) and patterning the polysilicon film 37.

이어, 도 3b에 도시하는 바와 같이 전체 구조물상에 질화막을 증착하고 에치백(etch back)하여 상기 폴리실리콘막(37)의 측면에 질화막 스페이서(38)를 형성한다. Next, to form the nitride spacers 38 on the side of the etch back (etch back) to the polysilicon film 37 is deposited on the nitride film on the entire structure, as shown in Figure 3b.

그런 다음, 도 3c에 도시하는 바와 같이 폴리실리콘막(37)간 스페이스가 완전히 매립되도록 전체 구조물상에 하드마스크용 산화막(39)을 형성한다. Then, to form an oxide film 39 for the hard mask on the entire structure is a space between the polysilicon film 37 to be completely filled as shown in Figure 3c.

이어서, 도 3d에 도시하는 바와 같이 평탄화 공정으로 산화막(39)과 폴리실리콘막(37)과 질화막 스페이서(38)를 일부 두께 평탄 제거하여 질화막 스페이서(38)를 사이에 두고 분리되는 다수의 산화막(39)들과 폴리실리콘막(37)들을 형성한다. Then, a plurality of the oxide film even if the oxide film 39 and polysilicon film 37 and nitride spacers 38 in the planarization process, as shown in 3d remove the flat portion thickness of separation across the nitride spacers 38 ( 39) to form the polysilicon film 37. 상기 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 또는 전면 식각 공정 중 어느 하나를 사용함이 바람직하다. The planarization process is a chemical mechanical polishing: it is preferred to use any one of (Chemical Mechanical Polishing CMP) process or an etching process over.

그런 다음, 도 3e에 도시하는 바와 같이 질화막 스페이서(38)를 제거하고, 도 3f에 도시하는 바와 같이 셀 트랜지스터가 형성될 영역의 산화막(39)들의 폭과 폴리실리콘막(37)들의 폭 및 산화막(39)과 폴리실리콘막(37)간 스페이스 폭이 동일하게 되도록 습식 식각 공정으로 산화막(39)들과 폴리실리콘막(37)들의 폭을 줄인다. Then, the nitride spacer 38 is removed, and the width and the oxide film of the oxide film 39, the width and the polysilicon film 37 of the cell area where the transistor is formed as shown in FIG. 3f as shown in FIG. 3e 39 and the polysilicon film 37 by a wet etching process so that the space width between the same oxide film 39 and polysilicon film 37 to reduce the width of the.

드레인 선택 라인(DSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이 및 소오스 선택 라인(SSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이에도 산화막(A)이 형성되는데, 이 산화막(39)이 남아있는 상태에서 하부층들에 대한 식각 공정을 실시하게 되면 드레인 영역 및 소오스 영역에 원하지 않는 게이트 패턴이 형성되게 되는 바, 이러한 현상을 막기 위해서 드레인 선택 라인(DSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이 및 소오스 선택 라인(SSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이에 형성된 해당 산화막(A)을 제거해야 한다. In the oxide film (A) between the polysilicon film 37 to define a gate between the polysilicon film 37 which defines the gate of the drain select line (DSL) and source select line (SSL) a it is formed, an oxide film 39 which defines the gate of the drain selection lines (DSL) in order to the prevent the remaining bars, such a phenomenon that when the performed etch process for the underlying layer in a state in which the unwanted gate pattern that is on the drain region and source region to be formed in the need to remove the polysilicon film 37 and between the source selection line (SSL), the oxide film (a) formed between the polysilicon film 37 which defines the gate of the.

이에, 도 3g에 도시하는 바와 같이 전체 구조물상에 반사방지막(40)을 형성하고, 반사방지막(40)상에 포토레지스트(PR)를 도포한 후, 상기 해당 산화막(A)이 형성된 부분이 노출되도록 노광 및 현상 공정으로 포토레지스트(PR)를 패터닝한다. Thus, also to form an anti-reflection film 40 on the entire structure, as shown in Fig. 3g, the anti-reflection film 40 is then coated with a photoresist (PR) on the part is exposed above the oxide film (A) is formed, that is patterned a photoresist (PR) to the exposure and development process.

이어, 도 3h에 도시하는 바와 같이 패터닝된 포토레지스트(PR)를 마스크로 상기 반사방지막(40)과 해당 산화막(A)을 제거한다. Next, FIG removing the anti-reflection film 40 and the oxide film (A) of the photoresist (PR) is patterned as shown in 3h as the mask. 이때, 이중 노광에 따른 중첩 마진을 향상시키기 위해서는 폴리실리콘막 대비 산화막의 식각 속도를 빠르게 되는 조건으로 식각 공정을 진행하는 것이 바람직하다. At this point, to proceed with the etching process under the condition that the fast etch rate of a polysilicon film over the oxide film is preferred in order to improve the overlapping margin of the double exposure.

DSL 및 SSL이 형성되는 부분은 셀 트랜지스터가 형성될 부분보다 패턴 피치가 커서 중첩 정확도에 민감하지 않으므로 이중 노광에 따른 패턴 크기 변이가 크게 문제되지 않을 뿐만 아니라, 전술한 바와 같이 폴리실리콘막 대비 산화막의 식각 속도를 빠르게 하여 공정을 진행할 경우 포토레지스트(PR) 노광 공정시 해당 산화막(A)뿐만 아니라 해당 산화막(39)에 이웃하는 폴리실리콘막(37)이 노출되더라도 폴리실리콘막(37)이 식각되는 현상 없이 해당 산화막(A)과 반사방지막(40)만을 선택적으로 식각할 수 있으므로 노광 공정시 중첩 마진을 확보할 수 있다. Portion of the DSL and SSL is formed does not sensitive to nested accuracy of the pattern pitch is greater than the portion to be formed in the cell transistor, as well as the pattern size variation according to the double exposure is not significant problem, the polysilicon film over the oxide film as described above, the etching rate faster by the case proceed to process the photoresist (PR) the exposure process when the oxide film (a) as well, even if the polysilicon film 37 is exposed adjacent to the oxide film 39, a polysilicon film 37 is etched developing the oxide film can be selectively etched with only the (a) and the anti-reflection film (40) without it is possible to secure the overlapping margin during the exposure process.

이어서, 도 3i에 도시하는 바와 같이 상기 포토레지스트(PR) 및 반사방지막(40)을 제거한 후, 도 3j에 도시하는 바와 같이 상기 산화막(39)들과 폴리실리콘막(37)들을 하드마스크로 보호층(36)과 알파 카본막(35)을 식각하고, 잔류하는 산화막(39)들과 폴리실리콘막(37)들 및 알파 카본막(35)을 마스크로 하부의 컨트롤 게이트용 도전막(34)과 유전체막(33)과 플로팅 게이트용 도전막(32)을 식각하여 노광 장비의 해상력 이하의 피치를 갖는 게이트들을 형성한다. Then, as shown in Fig. 3i after removing the photoresist (PR) and the anti-reflection film 40, for protection of the oxide film 39 and polysilicon film 37, as shown in Fig. 3j as a hard mask layer 36 and alpha and etching the carbon film 35, the remaining oxide film 39 and polysilicon film 37 and a conductive film for alpha carbon control of the lower film 35 as a mask, gate 34 and etching the dielectric film 33 and the floating gate conductive layer (32) to form a gate having a pitch below the resolution of the exposure equipment.

상기 제 2 실시예에서는 산화막과 폴리실리콘막간 식각비 차이를 이용하여 이중 노광 및 식각 공정이 불가피한 DSL 및 SSL 형성 영역에서 노광 공정시 중첩 마진을 확보할 수 있다. The second embodiment, it is possible to secure the overlapping margin during the exposure process in the oxide film and the polysilicon interval using an etch ratio difference is inevitable double exposure and etching process, DSL and SSL forming region.

산화막과 폴리실리콘막이 교번된 구조의 하드마스크막을 형성한 후 산화막과 폴리실리콘막의 식각비 차이를 이용하여 패턴 형성을 원하지 않는 부분의 산화막을 제거하는 전술한 방법은 인터커넥션(interconnection) 및 주변 회로 영역의 패턴 형성시에도 적용 가능하다. The above-described method of removing the oxide film and the poly portion of the oxide silicon film does not want to patterns formed by using the hard mask oxide film and the polysilicon film is etched non-difference after forming the film of the alternating structure, interconnection (interconnection), and a peripheral circuit region even when the pattern formation is applicable.

본 발명을 인터커넥션(interconnection) 및 주변 회로 영역의 패턴 형성에 적용한 제 3 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다. Referring to the accompanying drawings for the third embodiment to which the present invention is applied to the interconnection (interconnection), and a pattern formed in the peripheral circuit region as follows.

도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 평면도이고, 도 5는 본 발명의 제 3 실시예에서 사용된 마스크의 평면 구조도이다. And Figures 4a to 4c is a plan view for explaining a fine pattern formation method of a semiconductor device according to a third embodiment of the present invention, Figure 5 is a plane structural view of a mask used in the third embodiment of the present invention.

도 4a는 피식각층을 갖는 반도체 기판상에 알파 카본막(미도시) 및 보호층(미도시)과 하드마스크용 폴리실리콘막(41)을 형성하고 사진 식각 공정으로 폴리실리콘막(41)을 패터닝한 후 폴리실리콘막(41)의 측면에 질화막 스페이서(42)를 형성한 평면도이다. Figure 4a etching pattern the alpha carbon film (not shown) and protective layer (not shown) and the polysilicon film 41 by the photolithography process to form a polysilicon film 41 for the hard mask on a semiconductor substrate having the layers after a plan view form the nitride spacers 42 on the side of the polysilicon film 41.

도 4b는 전체 구조물상에 하드마스크용 산화막(43)을 형성하고 평탄화 공정으로 산화막(43)과 질화막 스페이서(42)와 폴리실리콘막(41)을 일부 두께 평탄 제거한 평면도이다. Figure 4b is a plan view of removing the oxide film to form a 43 for the hard mask on the entire structure, and planarization oxide 43 and nitride spacers 42 and polysilicon film 41, the flat portion thickness.

그리고, 도 4c는 상기 질화막 스페이서(42)를 제거하고, 전체 구조물상에 반사방지막(미도시)과 포토레지스트(미도시)를 도포하고 도 5에 도시된 마스크로 포토레지스트를 패터닝한 후, 패터닝된 포토레지스트를 식각 마스크로 하여 폴리실리콘막과 산화막의 식각비 차이를 이용하여 패턴 형성을 원하지 않는 부분에 형성된 산화막(43)을 제거한 평면도이다. And, Figure 4c, after removing the nitride spacers 42, and pattern the photoresist with the mask shown in applying an anti-reflection film (not shown) and the photoresist (not illustrated) on the entire structure, and Fig. 5, the patterning to the photoresist as an etch mask with an etching ratio of the difference between the polysilicon film and the oxide film is a plan view showing removal of the oxide film 43 formed on a portion that does not want to pattern formation.

이와 같이 산화막(43)과 폴리실리콘막(41)으로 이루어진 하드마스크막을 형성한 다음, 이 하드마스크막을 마스크로 이용하여 보호층 및 알파 카본막을 식각하고, 남아있는 하드마스크막과 알파 카본막을 마스크로 피식각층을 식각하면 원하는 형태의 인터커넥션 및 주변 회로 영역의 패턴을 형성할 수 있다. In this way the formation of the oxide film 43 and polysilicon film 41, the hard mask film made of the following, with the hard mask film is a hard mask film and an alpha carbon film mask used as a mask and etching the protective layer and the alpha carbon film, the remaining When etching the etching layer to form a pattern of desired shape and interconnection of the peripheral circuit region.

위의 설명에서는 본 발명을 플래쉬 메모리 소자에 적용한 경우를 예로 들어서 설명하였으나, 본 발명은 디램(DRAM), 에스램(SRAM) 등의 모든 반도체 소자의 게이트 제조 공정, 소자분리 트렌치 공정 및 콘택 형성 공정 등에도 적용 가능함을 밝혀 둔다. In the above description has been described picked up when the invention is applied to a flash memory device for example, the present invention is dynamic random access memory (DRAM), S-RAM (SRAM) gate manufacture of any semiconductor element such as a process, an element isolation trench process and contact formation process etc. also puts reveals applicable.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다. As described above, the present invention has the following advantages.

첫째, 폴리실리콘막과 질화막 스페이서 및 산화막을 이용하여 노광 장비 해상력 이하의 피치를 갖는 하드마스크막을 형성하고 습식 식각 공정을 통해 하드마스크막의 폭을 줄이므로 노광 장비의 해상력의 절반 이하의 피치를 갖는 패턴을 형성할 수 있다. First, a polysilicon film and a nitride film pattern having a pitch of less than half the resolution of a spacer and because it reduces the width of the hard mask layer over the hard mask film is formed and wet etching process using an oxide film with a pitch of less exposure equipment resolution exposure equipment a it can be formed.

둘째, 패턴 밀도가 조밀하여 중첩 정확도에 민감한 셀 패턴을 이중 노광 공정이 아닌 한번의 노광 공정을 통해 패턴을 형성할 수 있으므로 이중 노광 공정의 중첩 마진 부족에 기인한 패턴 사이즈 변이를 방지할 수 있다. Second, the pattern density can be dense to prevent the pattern size variation due to the overlapping margin shortage of the double exposure process the sensitive cell pattern in superposition accuracy through the exposure step with one non-dual exposure process it is possible to form a pattern.

셋째, 하드마스크를 산화막과 폴리실리콘막으로 구성하고 산화막과 폴리실리콘막의 식각비 차이를 이용하여 패턴 형성이 불필요한 부분에 형성된 산화막을 제거하므로 주변 회로 영역의 패턴 및 인터커넥션 패턴과 같이 이중 노광이 불가피한 부분에서 2차 노광시 중첩 마진을 향상시킬 수 있다. Third, since the configuration of the hard mask with the oxide film and polysilicon film, and using the oxide film and the polysilicon film is etched non-difference pattern formation is removed, the oxide film formed on unnecessary portions of the double exposure as the pattern and the interconnection pattern in the peripheral circuit area unavoidable when in the second exposure portion can improve the overlap margins.

Claims (10)

  1. 피식각층(21)을 갖는 반도체 기판상에 제1 보조 패턴(24)을 형성하는 단계; Forming a first auxiliary pattern (24) on a semiconductor substrate having an etching each layer (21);
    상기 제1 보조 패턴의 측면에 스페이서(25)를 형성하는 단계; Forming a spacer (25) on the side of the first auxiliary pattern;
    상기 스페이서 사이의 상기 반도체 기판 상에 제2 보조 패턴(26)을 형성하는 단계; Forming a second auxiliary pattern 26 on the semiconductor substrate between the spacers;
    상기 스페이서를 제거하는 단계; Removing the spacers;
    상기 제1 보조 패턴과 상기 제2 보조 패턴을 마스크로 상기 피시각층을 식각하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법. For fine pattern formation method of a semiconductor device and forming a fine pattern by etching the fish each layer of the first auxiliary pattern and said second auxiliary pattern as a mask.
  2. 제 1 항에 있어서, According to claim 1,
    상기 제1 보조 패턴을 형성하기 이전에 상기 피식각층을 갖는 상기 반도체 기판 상에 알파 카본막을 형성하는 단계를 더 포함하는 반도체 소자의 미세패턴 형성방법. For fine pattern formation method of a semiconductor device including forming more alpha carbon film on the semiconductor substrate having the etching layer before forming the first auxiliary pattern.
  3. 제 1 항에 있어서, According to claim 1,
    상기 스페이서를 제거하는 단계 이후에 상기 피식각층을 식각하는 단계를 실시하기 전에 패턴 형성을 원하지 않는 부분에 형성된 상기 제2 보조 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법. A fine pattern of a semiconductor device according to claim 1, further comprising the step of removing the second auxiliary pattern is formed in part undesired patterns formed before the step of etching the etching layer after the step of removing the spacer forming Way.
  4. 제 1 항에 있어서, According to claim 1,
    상기 제2 보조 패턴을 제거하는 단계는 전체 구조물상에 반사방지막을 형성하는 단계; Removing the second auxiliary pattern is forming a reflection film on the entire structure;
    상기 반사방지막상에 패턴 형성을 원하지 않는 부분에 형성된 상기 제2 보조 패턴 상부의 상기 반사방지막을 노출하는 포토레지스트를 형성하는 단계; Forming a photoresist to expose the second anti-reflection film of the auxiliary pattern to the top anti-reflection film formed on a portion of undesirable pattern formation;
    상기 포토레지스트에 의해 노출된 반사방지막과 그 하부의 상기 제2 보조 패턴을 제거하는 단계; Removing the anti-reflection film and a lower portion and the second auxiliary pattern is exposed by the photoresist; And
    상기 포토레지스트 및 반사방지막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법. For fine pattern formation method of a semiconductor device, characterized in that comprising the step of removing the photoresist and anti-reflective coating.
  5. 제 3 항에 있어서, 4. The method of claim 3,
    상기 스페이서를 제거하는 단계 이후 상기 제2 보조 패턴을 제거하는 단계 이전에 상기 제1 보조 패턴과 상기 제2 보조 패턴의 폭을 조정하기 위한 습식 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법. After removing the spacers before the step of removing the second auxiliary patterns according to claim 1, further comprising the step of performing a wet etching process for adjusting the width of the first auxiliary pattern and said second auxiliary pattern for fine pattern formation method of a semiconductor device.
  6. 제 1 항에 있어서, According to claim 1,
    상기 제2 보조 패턴을 HDP 산화막 또는 SOG 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법. For fine pattern formation method of a semiconductor device, characterized in that for forming the second auxiliary pattern of any one of a HDP oxide film or a SOG oxide layer.
  7. 제 1 항에 있어서, According to claim 1,
    상기 제1 보조 패턴을 500~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법. For fine pattern formation method of a semiconductor device, it characterized in that forming the first auxiliary pattern to a thickness of 500 ~ 3000Å.
  8. 제 2 항에 있어서, 3. The method of claim 2,
    상기 알파 카본막을 형성하는 단계 이후, 상기 제1 보조 패턴을 형성하는 단계 이전에 상기 알파 카본막 상에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법. After forming the alpha-carbon film, a fine pattern forming method of the semiconductor device prior to the step of forming the first auxiliary pattern, characterized in that said method further comprises forming a protective layer on the alpha-carbon film.
  9. 제 8항에 있어서, The method of claim 8,
    상기 보호층은 SiON막인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법. For fine pattern formation method of the semiconductor device of the protective layer it is characterized in that the SiON film.
  10. 제 1 항에 있어서, According to claim 1,
    상기 제1 보조 패턴은 폴리 실리콘으로 형성하는 반도체 소자의 미세패턴 형성방법. For fine pattern formation method of the semiconductor device of the first auxiliary pattern is formed of polysilicon.
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