KR100905827B1 - Method for forming hard mask pattern in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것으로, 식각 대상층이 형성된 반도체 기판 상에 제1 하드 마스크층 및 제2 하드 마스크층을 순차적으로 형성하고, 상기 제 2 하드 마스크층 상에 제 1 패턴들을 형성하고, 상기 제 1 패턴들의 표면에 스페이서를 형성하고, 상기 스페이서가 형성된 상기 제 1 패턴들 사이에 제 2 패턴들을 형성하고, 상기 스페이서를 제거하고, 및 상기 제 1 패턴들 및 상기 제 2 패턴들을 식각 마스크로 사용하는 식각 공정으로 상기 제 2 하드 마스크층 및 상기 제 1 하드 마스크층을 식각하여 하드 마스크 패턴들을 형성하는 것을 포함한다.The present invention relates to a method of forming a hard mask pattern of a semiconductor device, and sequentially forming a first hard mask layer and a second hard mask layer on a semiconductor substrate on which an etching target layer is formed, and forming a first hard mask layer on the second hard mask layer. Forming patterns, forming a spacer on a surface of the first patterns, forming second patterns between the first patterns on which the spacer is formed, removing the spacer, and removing the first patterns and the first pattern. An etching process using the second patterns as an etching mask includes etching the second hard mask layer and the first hard mask layer to form hard mask patterns.

하드 마스크 패턴, 아몰포스 카본막 Hard mask pattern, amorphous carbon film

Description

반도체 소자의 하드 마스크 패턴 형성방법{Method for forming hard mask pattern in semiconductor device}Method for forming hard mask pattern in semiconductor device

도 1a 내지 도 1c는 종래 기술에 따른 이중 노광 식각 기술을 설명하기 위한 도면1A to 1C are diagrams for describing a double exposure etching technique according to the prior art.

도 2 내지 도 9는 본 발명의 일실시 예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 9 are cross-sectional views of devices for describing a method of forming a hard mask pattern of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 식각 대상층100 semiconductor substrate 101 etching target layer

102A : 제 1 하드마스크층 102B: 제 2 하드마스크층102A: first hard mask layer 102B: second hard mask layer

102P: 하드마스크 패턴 103 : 폴리 실리콘막102P: Hard Mask Pattern 103: Poly Silicon Film

103P: 폴리 실리콘 패턴 104 : 반사 방지막103P: Polysilicon Pattern 104: Antireflection Film

105 : 제1 포토 레지스트 패턴 106 : 스페이서105: first photoresist pattern 106: spacer

107 : SOG막 107P: SOG 패턴107: SOG film 107P: SOG pattern

108 : 제2 포토 레지스트 패턴108: second photoresist pattern

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 하드 마스크 패턴을 형성하기 위한 반도체 소자의 하드 마스크 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a hard mask pattern of a semiconductor device for forming a hard mask pattern having a pitch less than or equal to the resolution capability of an exposure apparatus.

반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.The minimum pitch of the pattern formed in the photolithography process using light during the manufacturing process of the semiconductor element is determined according to the wavelength of the exposure light used in the exposure apparatus. Therefore, in the present situation in which high integration of semiconductor devices is accelerated, light having a shorter wavelength than that of currently used light must be used to form a pattern of smaller pitch. For this purpose, it is preferable to use X-rays or E-beams, but due to technical problems and productivity, they are still at the laboratory level. Accordingly, a double exposure etching technique (DEET) has been proposed.

도 1a 내지 도 1c는 이중 노광 식각 기술을 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 식각 대상층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 식각 대상층(11)을 식각한다. 식각된 식각 대상층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.1A to 1C are cross-sectional views illustrating a double exposure etching technique, in which a first photoresist PR1 is coated on a semiconductor substrate 10 having an etching target layer 11 and exposed and exposed as shown in FIG. 1A. After the first photoresist PR1 is patterned by the development process, the etch target layer 11 is etched using the patterned first photoresist PR1 as a mask. The line width of the etched target layer 11 is 150 nm and the space width is 50 nm.

이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 식각 대상층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.Subsequently, after the first photoresist PR1 is removed and the second photoresist PR2 is applied to the entire structure, as shown in FIG. 1B, a portion of the etching target layer 11 is exposed to the exposure and development process. The second photoresist PR2 is patterned.

이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스 크로 식각 대상층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.Subsequently, the second photoresist PR2 patterned as shown in FIG. 1C is etched again to mask the etch target layer 11 to form a final pattern having a line and space width of 50 nm. PR2) is removed.

전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 최종 패턴의 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다. In the above-described double exposure etching technique, the overlay accuracy in the second photoresist PR2 exposure process is directly connected to the CD (Critical Dimension) variation of the final pattern. In fact, the overlapping accuracy of the exposure equipment is difficult to control the CD pattern of the final pattern because it is difficult to control less than 10nm, it is also difficult to control OPC (Optical Proximity Correction) by the circuit separation according to the double exposure.

본 발명은 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 하드 마스크 패턴을 형성하기 위한 반도체 소자의 하드 마스크 패턴 형성방법을 제공한다.The present invention provides a method for forming a hard mask pattern of a semiconductor device for forming a hard mask pattern having a pitch less than or equal to the resolution capability of an exposure apparatus.

본 발명의 일측면에 따른 반도체 소자의 하드 마스크 패턴 형성 방법은 식각 대상층이 형성된 반도체 기판 상에 제1 하드 마스크층 및 제2 하드 마스크층을 순차적으로 형성하고, 상기 제 2 하드 마스크층 상에 제 1 패턴들을 형성하고, 상기 제 1 패턴들의 표면에 스페이서를 형성하고, 상기 스페이서가 형성된 상기 제 1 패턴들 사이에 제 2 패턴들을 형성하고, 상기 스페이서를 제거하고, 및 상기 제 1 패턴들 및 상기 제 2 패턴들을 식각 마스크로 사용하는 식각 공정으로 상기 제 2 하드 마스크층 및 상기 제 1 하드 마스크층을 식각하여 하드 마스크 패턴들을 형성하 는 것을 포함한다.In the method for forming a hard mask pattern of a semiconductor device according to an aspect of the present invention, a first hard mask layer and a second hard mask layer are sequentially formed on a semiconductor substrate on which an etching target layer is formed, and a second hard mask layer is formed on the second hard mask layer. Forming first patterns, forming a spacer on a surface of the first patterns, forming second patterns between the first patterns on which the spacer is formed, removing the spacer, and removing the first patterns and the An etching process using the second patterns as an etching mask includes etching the second hard mask layer and the first hard mask layer to form hard mask patterns.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2 내지 도 9는 본 발명의 일실시 예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 9 are cross-sectional views of devices for describing a method of forming a hard mask pattern of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 메모리 셀 트랜지스터가 형성되는 메모리 셀 영역(Cell), DSL(Drain Selective Line) 및 SSL(Source Selective Line)이 형성되는 셀렉트 트렌지스터 영역(ST), 그리고 주변 회로들 형성되는 주변 영역(Peri)이 정의된 반도체 기판(100)상에 식각 대상층(101)을 형성한다. 식각 대상층(101)은 산화막(101a), 플로팅 게이트용 도전막(101b), 유전체막(101c), 콘트롤 게이트용 도전막(101d), 절연막(101e)이 순차적으로 형성되어 있다. 본 발명은 메모리 셀들 및 트렌지스터들의 게이트 패턴들을 형성하기 위한 식각 하드 마스크 패턴을 형성하는 것을 예로 들어 설명한다. 식각 대상층(101) 상에 제 1 하드 마스크층(102A)을 형성한다. 제 1 하드 마스크층(102A)은 아몰포스 카본으로 형성한다. 이후, 제 1 하드 마스크층(102A) 상에 제 2 하드 마스크층(102B) 형성한다. 제 2 하드 마스크층(102B) 상에 폴리 실리콘막(103)을 형성한다. 제 2 하드 마스크층(102B)은 SiON막 또는 질화막으로 형성한다.Referring to FIG. 2, a memory cell region in which a memory cell transistor is formed, a select transistor region in which a drain selective line (DSL) and a source selective line (SSL) are formed, and a peripheral region in which peripheral circuits are formed An etching target layer 101 is formed on the semiconductor substrate 100 in which Peri is defined. In the etching target layer 101, an oxide film 101a, a floating gate conductive film 101b, a dielectric film 101c, a control gate conductive film 101d, and an insulating film 101e are sequentially formed. The present invention is described using an example of forming an etch hard mask pattern for forming gate patterns of memory cells and transistors. The first hard mask layer 102A is formed on the etching target layer 101. The first hard mask layer 102A is made of amorphous carbon. Thereafter, a second hard mask layer 102B is formed on the first hard mask layer 102A. The polysilicon film 103 is formed on the second hard mask layer 102B. The second hard mask layer 102B is formed of a SiON film or a nitride film.

도 3을 참조하면, 폴리 실리콘막(103)을 포함한 전체 구조 상에 반사 방지막(104)을 형성한다. 반사 방지막(104)은 버텀 안티 리플렉티브 코팅(Bottom Anti Reflective Coating) 물질로 형성하다. 이 후, 반사 방지막(104) 상에 포토 레지스트를 도포한 후, 노광 및 현상 공정을 실시하여 제1 포토 레지스트 패턴들(105)을 형성한다.Referring to FIG. 3, an antireflection film 104 is formed on the entire structure including the polysilicon film 103. The anti-reflection film 104 is formed of a bottom anti reflective coating material. Thereafter, after the photoresist is coated on the anti-reflection film 104, exposure and development processes are performed to form the first photoresist patterns 105.

도 4를 참조하면, 제1 포토 레지스트 패턴들(105)을 마스크로 이용하는 식각 공정을 진행하여 제 2 하드마스크층(102B)이 노출되도록 반사 방지막(104) 및 폴리 실리콘막(103)을 식각한다. 그 후, 스트립 공정을 진행하여 제1 포토 레지스트 패턴들(105) 및 반사 방지막(104)을 제거하여 폴리 실리콘 패턴들(103P)을 형성한다.Referring to FIG. 4, the anti-reflection film 104 and the polysilicon film 103 are etched to expose the second hard mask layer 102B by performing an etching process using the first photoresist patterns 105 as a mask. . Thereafter, the strip process is performed to remove the first photoresist patterns 105 and the anti-reflection film 104 to form the polysilicon patterns 103P.

도 5를 참조하면, 폴리 실리콘 패턴들(103P)의 측벽 및 상부에 스페이서(106)를 형성한다. 스페이서(106)는 아몰포스 카본으로 형성한다. 아몰포스 카본 스페이서(106)는 플루오르카본 폴리머 프로세스(fluorocarbon polymer process)를 2 내지 10초간 적어도 한번 이상 실시하여 형성한다. 여기서, 공정 실시 시간은 아몰포스 카본 스페이서(106)을 어느 정도의 두께로 형성하느냐에 따라 정해진다. 한편, 아몰포스 카본 스페이서(106)가 일반적인 스페이스처럼 측벽에만 형성되는 것이 아니라, 폴리실리콘 패턴들(103P)의 상부에도 형성된다. 이렇게, 아몰포스 카본 스페이서(106)를 폴리실리콘 패턴들(103P)의 측벽과 상부에 동시에 형성하는 방법이 플루오르카본 폴리머 프로세스이며, 이를 위해 플루오르카본 폴리머 프로세스는 증착과 식각을 반복하는 방식으로 실시된다. 플루오르카본 폴리머 프로세스를 진행한 후에 폴리머 브레이크쓰루(polymer break-through) 공정을 추가로 진행할 수 있다. 폴리머 브레이크쓰루(polymer break-through) 공정은 아몰포스 카본 스페이서(106)의 형상(profile)을 더욱 양호하게 만들 필요가 있거나, 이웃하는 아몰포스 카본 스페이서(106)가 연결되었을 때 실시한다. 이러한 폴리머 브레이크쓰루 공정은 아몰포스 카본이 식각될 수 있는 공정 조건에서 실시되는 것이 당연하다. 또한, 앞서 설명한 바와 같이, 스페이서(106)를 증착과 식각을 반복하여 형성하기 때문에, 스페이서(106)가 연결되더라도 연결부위의 두께는 스페이서(106)의 두께에 비해 상대적으로 얇다. 따라서, 폴리머 브레이크쓰루 공정은 스페이서(106)의 두께보다 얇은 두께를 식각 목표 두께로 설정하여 실시하면 된다. 상술한 증착 방식으로 형성할 경우, 아몰포스 카본막(106)은 폴리 실리콘 패턴들(103P)의 측벽과 상부에만 형성될 뿐만 아니라 일정한 두께로 형성된다. 따라서 아몰포스 카본막(106) 측벽은 반도체 기판(100) 상에 수직하게 형성된다. Referring to FIG. 5, spacers 106 are formed on sidewalls and tops of the polysilicon patterns 103P. The spacer 106 is formed of amorphous carbon. The amorphous carbon spacer 106 is formed by performing a fluorocarbon polymer process at least once for 2 to 10 seconds. Here, the process execution time is determined by how much thickness of the amorphous carbon spacer 106 is formed. Meanwhile, the amorphous carbon spacer 106 is not only formed on the sidewalls as in a general space, but is also formed on the polysilicon patterns 103P. As such, the method of simultaneously forming the amorphous carbon spacer 106 on the sidewalls and the top of the polysilicon patterns 103P is a fluorocarbon polymer process, and for this purpose, the fluorocarbon polymer process is performed by repeating deposition and etching. . After the fluorocarbon polymer process, the polymer break-through process may be further performed. A polymer break-through process is needed when the profile of the amorphous carbon spacer 106 needs to be made better, or when the neighboring amorphous carbon spacer 106 is connected. This polymer breakthrough process is naturally performed under process conditions in which amorphous carbon can be etched. In addition, as described above, since the spacer 106 is formed by repeating deposition and etching, even if the spacer 106 is connected, the thickness of the connection portion is relatively thin compared to the thickness of the spacer 106. Therefore, the polymer breakthrough process may be performed by setting a thickness thinner than the thickness of the spacer 106 as the etching target thickness. When formed by the above-described deposition method, the amorphous carbon film 106 is not only formed on the sidewalls and the upper portions of the polysilicon patterns 103P but also has a constant thickness. Accordingly, the sidewalls of the amorphous carbon film 106 are vertically formed on the semiconductor substrate 100.

도 6을 참조하면, 스페이서(106)를 포함한 전체 기판 상에 SOG막(Spin on glass; 107)을 형성한다. SOG막(107)은 폴리 실리콘 패턴들(103P)을 감싸고 있는 스페이서(106)를 포함한 패턴들 사이의 공간을 완전히 매립하게 된다.Referring to FIG. 6, an SOG film (Spin on glass) 107 is formed on the entire substrate including the spacer 106. The SOG film 107 completely fills the space between the patterns including the spacers 106 surrounding the polysilicon patterns 103P.

도 7을 참조하면, 게이트 패턴들이 밀집된 메모리 셀 영역(Cell)을 제외한 지역 즉, 셀렉트 트렌지스터 영역(ST) 및 주변 회로 영역(Peri) 상에 형성된 SOG막(107)을 제거하기 위한 제2 포토 레지스트 패턴(108)을 형성한다. 이 후, 제2 포토 레지스트 패턴(108)을 이용한 식각 공정을 진행하여 셀렉트 트렌지스터 영역(ST) 및 주변 회로 영역(Peri) 상에 형성된 SOG막(107)을 제거한다. 이때 제2 포토 레지스트 패턴(108)을 형성하기 이전에 반사 방지막을 추가적으로 형성하여 상기 제2 포토 레지스트 패턴(108)을 형성하기 위한 노광 공정의 난반사를 방지할 수 있다. SOG막(107)은 습식 식각 공정으로 제거하는 것이 바람직하며, 건식 식각 공정으로 제거할 경우, 제 2 하드 마스크층(102B)과의 식각비를 개선하기 위하여 제 2 하드 마스크층(102B)을 SiON 대신 질화물으로 증착하는 것이 바람직하다.Referring to FIG. 7, a second photoresist for removing the SOG film 107 formed on the region except for the memory cell region Cell in which the gate patterns are dense, that is, the select transistor region ST and the peripheral circuit region Peri. Pattern 108 is formed. Thereafter, an etching process using the second photoresist pattern 108 is performed to remove the SOG film 107 formed on the select transistor region ST and the peripheral circuit region Peri. In this case, an anti-reflection film may be additionally formed before the second photoresist pattern 108 is formed to prevent diffuse reflection of the exposure process for forming the second photoresist pattern 108. The SOG film 107 is preferably removed by a wet etching process, and when removed by a dry etching process, the second hard mask layer 102B may be SiON to improve the etching ratio with the second hard mask layer 102B. It is preferable to deposit with nitride instead.

도 8을 참조하면, 제2 포토 레지스트 패턴(108)을 제거하기 위한 스트립 공정을 진행하여 게이트 패턴들이 밀집된 메모리 셀 영역(Cell)에 SOG 패턴들(107P)을 형성한다. 스트립 공정은 O2 플라즈마 공정을 이용하여 진행하는 것이 바람직하다. 이때 스트립 공정을 진행함으로써 아몰포스 카본으로 형성된 스페이서(106) 까지 함께 제거된다. 이로 인하여 스페이서(106)를 제거하기 위한 추가적인 공정이 필요하지 않아 공정 시간과 비용이 절감된다.Referring to FIG. 8, the strip process for removing the second photoresist pattern 108 is performed to form SOG patterns 107P in the memory cell region in which the gate patterns are dense. The strip process is preferably carried out using an O 2 plasma process. At this time, the strip process is performed to remove the spacer 106 formed of amorphous carbon together. This eliminates the need for an additional process to remove the spacers 106, thereby reducing process time and cost.

도 9를 참조하면, 폴리실리콘 패턴들(103P) 및 SOG 패턴들(107P)을 이용한 식각 공정을 진행하여 제 2 하드 마스크층(102B) 및 제 1 하드 마스크층(102A)을 순차적으로 식각하고, 폴리실리콘 패턴들(103P) 및 SOG 패턴들(107P)을 제거하여 하드 마스크 패턴들(102P)을 형성한다. 이 후, 하드 마스크 패턴(102P)을 이용한 식각 공정을 진행하여 식각 대상층(101)을 식각하여 메모리 셀 영역(Cell), 셀렉트 트렌지스터 영역(ST) 및 주변 영역(Peri)에 게이트 패턴들을 형성한다.Referring to FIG. 9, the second hard mask layer 102B and the first hard mask layer 102A are sequentially etched by performing an etching process using the polysilicon patterns 103P and the SOG patterns 107P. The polysilicon patterns 103P and the SOG patterns 107P are removed to form hard mask patterns 102P. Thereafter, an etching process using the hard mask pattern 102P is performed to etch the etching target layer 101 to form gate patterns in the memory cell region Cell, the select transistor region ST, and the peripheral region Peri.

위의 설명에서는 본 발명을 플래쉬 메모리 소자의 게이트 식각 공정 적용한 경우를 예로 들어서 설명하였으나, 본 발명은 디램(DRAM), 에스램(SRAM) 등의 모든 반도체 소자의 게이트 식각 공정, 소자분리 트렌치 식각 공정 및 콘택 식각 공정 등 반도체 소자 제조에 필요한 모든 식각 공정에 적용 가능함을 밝혀 둔다.In the above description, the present invention has been described taking the case of applying the gate etching process of the flash memory device as an example, but the present invention is a gate etching process and device isolation trench etching process of all semiconductor devices such as DRAM and SRAM. And it can be found that it can be applied to all the etching process required for semiconductor device manufacturing, such as contact etching process.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 반도체 소자의 하드 마스크 패턴 형성 공정 시 노광 공정을 이용한 포토 레지스트 패턴을 이용하여 제1 패턴들을 형성하고 아몰포스 카본을 이용하여 제1 패턴들의 측벽에 일정 두께의 스페이서를 형성한 후, 스페이서를 포함한 제1 패턴들 사이의 공간을 매립하여 제2 패턴들을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 마스크를 형성할 수 있다. 또한, 패턴 밀도가 조밀하여 중첩 정확도에 민감한 셀 패턴을 이중 노광 공정이 아닌 한번의 노광 공정을 통해 패턴을 형성할 수 있으므로 이중 노광 공정의 중첩 마진 부족에 기인한 패턴 사이즈 변이를 방지할 수 있다. 스페이서를 아몰포스 카본을 이용하여 형성함으로써, 공정의 스텝 수를 줄여 공정 시간 및 비용을 절감할 수 있다.According to an embodiment of the present invention, in the hard mask pattern forming process of a semiconductor device, first patterns are formed using a photoresist pattern using an exposure process, and spacers having a predetermined thickness on sidewalls of the first patterns using amorphous carbon. After forming the semiconductor device, the mask may be formed by filling the space between the first patterns including the spacers to form second patterns. In addition, since the pattern density is dense, the cell pattern sensitive to the overlapping accuracy may be formed through one exposure process instead of the double exposure process, thereby preventing pattern size variation due to lack of overlap margin in the double exposure process. By forming the spacer using amorphous carbon, the number of steps in the process can be reduced, thereby reducing the process time and cost.

Claims (11)

식각 대상층이 형성된 반도체 기판 상에 제1 하드 마스크층 및 제2 하드 마스크층을 순차적으로 형성하는 단계;Sequentially forming a first hard mask layer and a second hard mask layer on the semiconductor substrate on which the etching target layer is formed; 상기 제 2 하드 마스크층 상에 제 1 패턴들을 형성하는 단계;Forming first patterns on the second hard mask layer; 상기 제 1 패턴들의 표면에 스페이서를 형성하는 단계;Forming a spacer on a surface of the first patterns; 상기 스페이서가 형성된 상기 제 1 패턴들 사이에 제 2 패턴들을 형성하는 단계;Forming second patterns between the first patterns on which the spacers are formed; 상기 스페이서를 제거하는 단계; 및Removing the spacers; And 상기 제 1 패턴들 및 상기 제 2 패턴들을 식각 마스크로 사용하는 식각 공정으로 상기 제 2 하드 마스크층 및 상기 제 1 하드 마스크층을 식각하여 하드 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.Etching the second hard mask layer and the first hard mask layer to form hard mask patterns by an etching process using the first patterns and the second patterns as an etching mask; Pattern formation method. 메모리 셀 영역, 셀렉트 트랜지스터 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 식각 대상층, 하드 마스크층 및 제1 패턴들을 형성하는 단계;Forming an etch target layer, a hard mask layer, and first patterns on a semiconductor substrate including a memory cell region, a select transistor region, and a peripheral circuit region; 상기 제 1 패턴들의 표면에 스페이서를 형성하는 단계;Forming a spacer on a surface of the first patterns; 상기 스페이서가 형성된 상기 제 1 패턴들 사이에 제 2 패턴들을 형성하는 단계;Forming second patterns between the first patterns on which the spacers are formed; 상기 셀렉트 트랜지스터 영역 및 상기 주변 회로 영역의 상기 제2 패턴들을 제거하는 단계;Removing the second patterns of the select transistor region and the peripheral circuit region; 상기 스페이서를 제거하는 단계; 및Removing the spacers; And 상기 제 1 패턴들 및 잔류하는 상기 제 2 패턴들을 식각 마스크로 사용하는 식각 공정으로 상기 하드 마스크층을 식각하여 하드 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And etching the hard mask layer to form hard mask patterns by an etching process using the first patterns and the remaining second patterns as an etching mask. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 스페이서는 아몰포스 카본으로 형성하며, 아몰포스 카본 스페이서는 플루오르카본 폴리머 프로세스를 적어도 한번 이상 실시하여 형성하는 반도체 소자의 하드 마스크 패턴 형성방법.The spacer is formed of amorphous carbon, wherein the amorphous carbon spacer is formed by performing at least one or more fluorocarbon polymer process. 제 3 항에 있어서,The method of claim 3, wherein 상기 플루오르카본 폴리머 프로세스를 진행한 후에 폴리머 브레이크쓰루 공정을 더 실시하는 반도체 소자의 하드 마스크 패턴 형성방법.And further performing a polymer breakthrough process after the fluorocarbon polymer process. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 스페이서는 상기 제 1 패턴들의 측벽 및 상부에만 형성되는 반도체 소자의 하드 마스크 패턴 형성방법.The spacer may be formed only on sidewalls and upper portions of the first patterns. 제 1 항에 있어서,The method of claim 1, 상기 제 1 하드 마스크층은 아몰포스 카본으로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.The hard mask pattern forming method of a semiconductor device, wherein the first hard mask layer is formed of amorphous carbon. 제 1 항에 있어서,The method of claim 1, 상기 제 2 하드 마스크층은 SiON으로 형성하는 반도체 소자의 하드 마스크 패턴 형성방법.The second hard mask layer is formed of SiON hard mask pattern forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제 2 하드 마스크층은 SiON막 또는 질화막으로 형성하는 반도체 소자의 마스크 패턴 형성방법.And the second hard mask layer is formed of a SiON film or a nitride film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 패턴들은 폴리실리콘으로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.And forming the first patterns using polysilicon. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 2 패턴들은 스핀 온 글라스(SOG)로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.And forming the second patterns using spin on glass (SOG). 제 1 항에 있어서, The method of claim 1, 상기 제1 패턴들이 형성되는 영역이 메모리 셀 영역, 셀렉트 트랜지스터 영역 및 주변 영역으로 구분되고, The region where the first patterns are formed is divided into a memory cell region, a select transistor region, and a peripheral region, 상기 스페이서를 제거하기 전에 상기 셀렉트 트랜지스터 영역 및 상기 주변 영역에 형성된 상기 제2 패턴들을 제거하는 단계를 더 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And removing the second patterns formed in the select transistor region and the peripheral region before removing the spacers.
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