JP2002280388A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device

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JP2002280388A
JP2002280388A JP2001074041A JP2001074041A JP2002280388A JP 2002280388 A JP2002280388 A JP 2002280388A JP 2001074041 A JP2001074041 A JP 2001074041A JP 2001074041 A JP2001074041 A JP 2001074041A JP 2002280388 A JP2002280388 A JP 2002280388A
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Inventor
Mitsuhiro Omura
光広 大村
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device which can form a line-and-space pattern with a pitch which is finer than a limit of a resolution of the exposure technology. SOLUTION: Sidewall layers of a second insulating film 4, formed on the side wall of a first insulation film 2 formed on a semiconductor substrate 1, are used as a mask or an embedded base material with a line-and-space pattern. By using the sidewall layers as the mask or the embedded base material, a line-and-space pattern, having a pitch finer than a limit of a resolution of an exposure technology, can be formed easily. A third insulation film 7 is formed to cover the patterned second insulating film 4. The surface of the third insulation film is removed, by etching to expose the surface of the second insulation film and to leave the third insulating film on the sidewalls of the second insulation film. The patterned second insulation film and the third insulation film 7 formed on the sidewalls of the second insulation film are left on the semiconductor substrate as a mask.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の製造方法に係り、とくにゲート電極もしくは配線パターンを形成する方法に関するものである。 The present invention relates to relates to a method for manufacturing a semiconductor device, to a method for particular forming a gate electrode or a wiring pattern.

【0002】 [0002]

【従来の技術】従来半導体基板上にラインアンドスペースの配線パターンを形成する場合において、配線材料膜の加工によるパターン形成と、配線パターンを絶縁膜に形成した溝に埋め込むことを特徴とする埋め込みパターン形成とがある。 In the case of forming the Related Art wiring pattern having a line and space in a conventional semiconductor substrate, a buried features and patterning by processing the wiring material film, to embed the wiring pattern in a groove formed in the insulating film pattern there is formation and is. 加工によるパターン形成では、通常は露光技術によって解像可能なラインアンドスペースピッチの配線パターンと同じパターンを有するマスクを形成し、このマスクによって導電膜である下地膜を加工して所望の配線パターンを得る。 In the pattern formation by machining, typically by forming a mask having the same pattern as the wiring pattern of resolvable line and space pitch by exposure technique, a desired wiring pattern by processing the base film is a conductive film by the mask obtain. 埋め込みによるパターン形成では、通常は露光技術によって解像可能なラインアンドスペースピッチの配線パターンと同じパターンを有するマスクを形成し、このマスクによって絶縁膜である下地膜をパターニングして溝を形成し、この加工された下地膜の溝に配線材料を埋め込み、その後不要な配線材料を化学的機械的研磨(以下、CMP(Chemical Mechanic The pattern formation by implantation, usually forms a mask having the same pattern as the wiring pattern of resolvable line and space pitch by exposure technique, a groove is formed by patterning the underlying film is an insulating film by the mask, this groove of the processed undercoat film embedded wiring material, then a chemical mechanical polishing unnecessary wiring material (hereinafter, CMP (chemical Mechanic
al Polishing)という)法により研磨除去して所望の配線パターンを得る。 Obtaining a desired wiring pattern is polished and removed by al Polishing) hereinafter) method.

【0003】次に、図9及び図10(a)を参照して加工によるラインアンドスペースの配線パターン形成方法の従来例を説明する。 [0003] Next, a conventional example of a wiring pattern forming method of the line-and-space due to processing with reference to FIGS. 9 and 10 (a). 図9及び図10(a)は、半導体基板上に配線を形成する半導体装置の製造工程断面図である。 9 and FIG. 10 (a) is a cross sectional view of a manufacturing process of a semiconductor device for forming a wiring on a semiconductor substrate. シリコン酸化膜などの絶縁膜106に被覆されたシリコンなどの半導体基板101の主面上にアルミニウムなどの配線材料膜102を堆積させる。 On the main surface of the semiconductor substrate 101 such as silicon which is covered with the insulating film 106 such as a silicon oxide film is deposited wiring material film 102 such as aluminum. その上にシリコン酸化膜などの絶縁膜103を、例えば、CVD(Che An insulating film 103 such as a silicon oxide film thereon, for example, CVD (Che
mical Vapour Depositin) などにより堆積させる。 mical Vapour Depositin) deposited by such. その後、反射防止膜104、フォトレジスト105を順次塗布形成後、露光技術によりフォトレジスト105を加工して、そのラインアンドスペースパターンを形成する(図9(a))。 Thereafter, an antireflection film 104, after sequentially formed by coating a photoresist 105, by processing the photoresist 105 by the exposure technique to form the line and space pattern (Fig. 9 (a)). 次に、パターンニングされたフォトレジスト105をマスクとしてRIE(Reactive Ion Etch Then, RIE (Reactive Ion Etch the photoresist 105 which is patterned as a mask
ing)技術を用いて反射防止膜104及び絶縁膜103を順次加工し、その後、マスクとして用いたフォトレジスト105及び反射防止膜104をアッシング技術によって剥離することにより絶縁膜103のラインアンドスペースパターンを得る(図9(b))。 ing) sequentially processed antireflection film 104 and the insulating film 103 by using a technique, then, the line-and-space pattern of the insulating film 103 by removing the photoresist 105 and the antireflection film 104 used as the mask by ashing obtained (FIG. 9 (b)). 次に、前記ラインアンドスペースパターンが形成された絶縁膜103をマスクとして、RIE技術により配線材料膜102をパターン加工してそのラインアンドスペースパターンを有するメタル配線107を得る(図10(a))。 Next, the insulating film 103 with the line-and-space pattern is formed as a mask to obtain a metal wire 107 having the line and space pattern by patterning the wiring material film 102 by the RIE technique (FIG. 10 (a)) .

【0004】この時形成された配線107のラインアンドスペースパターンのピッチは、露光時のラインアンドスペースパターンのピッチと同じであり、したがって、 [0004] the pitch of the line-and-space pattern at this time is formed wire 107 is the same as the pitch of the line-and-space pattern at the time of exposure, therefore,
露光技術によって微細化の度合いが決定されることになる。 So that the degree of refinement is determined by the exposure technique. 次に、図10(b)及び図11を参照しながら埋め込み加工によるラインアンドスペースの配線パターン形成方法の従来例を説明する。 Next, a conventional example of FIG. 10 (b) and the wiring pattern forming method of the line-and-space due to the embedding processing with reference to FIG. 図10(b)及び図11 FIGS. 10 (b) and 11
は、半導体基板上に配線を形成する半導体装置の製造工程断面図である。 It is manufacturing process sectional views of a semiconductor device for forming a wiring on a semiconductor substrate. シリコン酸化膜などの絶縁膜206により被覆されたシリコンなどの半導体基板201の主面上にシリコン酸化膜などの絶縁膜202を堆積させる。 On the main surface of the semiconductor substrate 201 such as silicon coated with an insulating film 206 such as a silicon oxide film is deposited an insulating film 202 such as a silicon oxide film.
その上に反射防止膜203、フォトレジスト204を順次塗布形成後、露光技術によりフォトレジスト204にラインアンドスペースパターンを形成する(図10 Antireflection film 203 thereon, was successively formed by coating a photoresist 204, the exposure technique to form a line and space pattern in the photoresist 204 (FIG. 10
(b))。 (B)).

【0005】次に、パターンニングされたフォトレジスト204をマスクとしてRIE技術を用いて反射防止膜203、絶縁膜202を順次加工し、その後、マスクとして用いたフォトレジスト204及び反射防止膜203 [0005] Next, the antireflection film 203 by using the RIE technique with photoresist 204 patterned as a mask to sequentially processed insulating film 202, then, the photoresist 204 and the antireflection film 203 used as the mask
をアッシング技術によって剥離することにより絶縁膜2 Insulation by separating by ashing the film 2
02にラインアンドスペースパターン形状の溝を得る(図11(a))。 02 To obtain the groove line and space pattern (Fig. 11 (a)). 次に、ラインアンドスペースパターン形状の溝の内部を含めて絶縁膜202上に銅などの配線材料膜を堆積させる。 Then, including the inside of the groove line and space pattern is deposited wiring material film such as copper on the insulating film 202. そしてこの配線材料膜の表面を絶縁膜202の表面が露出するまでCMP法により研磨することにより、配線材料膜からなるラインアンドスペースパターン形状のゲート電極205のパターンを得る(図11(b))。 And by polishing by CMP until the surface of the wiring material film surface of the insulating film 202 is exposed, to obtain a pattern of the gate electrode 205 of the line-and-space pattern consisting of a wiring material film (FIG. 11 (b)) . この時、形成されたゲート電極20 At this time, the formed gate electrode 20
5のラインアンドスペースパターンのピッチは、露光時のラインアンドスペースパターンのピッチと同じであり、したがって、露光技術によって微細化の度合いが決定されることになる。 Pitch 5 line-and-space pattern is the same as the pitch of the line-and-space pattern at the time of exposure, therefore, so that the degree of refinement is determined by the exposure technique.

【0006】 [0006]

【発明が解決しようとする課題】従来半導体装置は、高集積化、高性能化を達成するために配線の微細化が必須となっており、ゲート電極、メタル配線の微細化は、とくに重要視されている。 [Problems that the Invention is to Solve Conventional semiconductor devices, higher integration has become a fine wiring in order to achieve high performance required, the gate electrode, finer metal wire, especially important It is. これら配線パターンの形成は、 Formation of the wiring patterns,
通常露光技術によりなされ、その解像度が配線パターンの最小寸法及び配線パターンのピッチを決定する。 Made by conventional exposure techniques, the resolution determines the pitch of the minimum size and the wiring pattern of the wiring pattern. しかし、露光技術の解像度には光及び電子線の波長に起因する限界があり、これより微細な構造は原理的に形成不可能であるという問題点があった。 However, the resolution of the exposure technique is limited due to the wavelength of light and an electron beam, which finer structure there is a problem that in principle form impossible. 本発明は、このような事情によりなされたものであり、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンを形成する半導体装置の製造方法を提供する。 The present invention has been made by such circumstances, to provide a method of manufacturing a semiconductor device for forming a line and space pattern having a fine pitch than the resolution limit of the exposure technique.

【0007】 [0007]

【課題を解決するための手段】本発明は、半導体基板上に形成された第1の絶縁膜の側壁に形成された第2の絶縁膜の側壁層をラインアンドスペースパターンを有するマスクもしくは埋め込み母材として用いることを特徴としている。 The present invention SUMMARY OF THE INVENTION are masked or buried base having a line-and-space pattern sidewall layer of a second insulating film formed on a sidewall of the first insulating film formed on a semiconductor substrate It is characterized by using as wood. この側壁層をこのようなマスクもしくは埋め込み母材として用いることによって、半導体基板上には、露光技術の解像度の限界よりも微細なピッチを有するラインアンドスペースパターンが容易に形成される。 By using this sidewall layer as such a mask or embedded base material, on the semiconductor substrate, the line and space pattern having a fine pitch than the resolution limit of the exposure technique is easily formed.

【0008】すなわち、本発明の半導体装置の製造方法は、半導体基板上に配線材料膜を形成する工程と、前記配線材料膜上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に所望のパターン形状を有する第1のマスクを形成する工程と、前記第1のマスクを用いて前記第1の絶縁膜をパターニングする工程と、前記第1のマスクを除去する工程と、前記パターニングされた第1の絶縁膜を被覆するように前記半導体基板上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜表面をエッチバックして、前記第1の絶縁膜の表面を露出させ、且つこの第1の絶縁膜側壁に前記第2の絶縁膜を形成する工程と、前記第1の絶縁膜を除去し、前記第1の絶縁膜側壁に形成された前記第2の絶縁膜を前記半導体基板上に残す工程と、前記半導 Namely, a method of manufacturing a semiconductor device of the present invention includes the steps of forming a wiring material film on a semiconductor substrate, forming a first insulating film on said wiring material film on said first insulating forming a first mask having a desired pattern shape on the film, patterning the first insulating film using the first mask, removing the first mask, forming a second insulating film on the semiconductor substrate so as to cover the first insulating film which is the patterning, said second insulating film surface is etched back, the first insulating film to expose the surface, and forming a second insulating film on the first insulating film sidewall, removing the first insulating film, said first insulating film and the second formed in the side wall a step of leaving the insulating film on the semiconductor substrate, the semiconductor 基板上に残された前記第2の絶縁膜を第2のマスクとして前記配線材料膜をエッチング加工することにより、パターンピッチが前記第1のマスクのパターンピッチより小さいゲート電極もしくは配線を形成する工程とを備えたことを特徴としている。 By etching the wiring material film using the second insulating film left on the substrate as a second mask, the step of the pattern pitch to form small gate electrode or wiring than the pattern pitch of the first mask It is characterized by comprising and.

【0009】本発明の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に所望のパターン形状を有するマスクを形成する工程と、前記マスクを用いて、前記第1の絶縁膜をパターニングする工程と、前記マスクを除去する工程と、前記パターニングされた第1の絶縁膜を被覆するように、 [0009] The method of manufacturing a semiconductor device of the present invention includes the steps of forming a step of forming a first insulating film on a semiconductor substrate, a mask having a desired pattern shape on the first insulating film, the using a mask, so as to cover a step of patterning the first insulating film, removing the mask, the first insulating film which is the patterning,
前記半導体基板上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜表面をエッチバックして、前記第1の絶縁膜の表面を露出させ、且つこの第1の絶縁膜側壁に前記第2の絶縁膜を形成する工程と、前記第1の絶縁膜を除去し、前記第1の絶縁膜側壁に形成された前記第2の絶縁膜を前記半導体基板上に残す工程と、前記第2の絶縁膜が残された半導体基板上に配線材料膜を堆積させる工程と、前記第2の絶縁膜の表面が露出するまで前記配線材料膜を化学的機械的研磨により研磨することにより、パターンピッチが前記マスクのパターンピッチより小さいゲート電極もしくは配線を形成する工程とを備えたことを特徴としている。 Forming a second insulating film on the semiconductor substrate, the second surface of the insulating film is etched back to expose the surface of the first insulating film and on the first insulating film sidewall and forming the second insulating film, a step of the first insulating film is removed, leaving the first insulating film and the second formed on the side walls of the insulating film on the semiconductor substrate, wherein by depositing a wiring material film on the second insulating film remaining on a semiconductor substrate, the surface of the second insulating film is polished by chemical mechanical polishing the interconnection material film until the exposed, is characterized in that the pattern pitch and a step of forming a small gate electrode or wiring than the pattern pitch of the mask.

【0010】前記ゲート電極もしくは配線のパターンピッチは、前記第マスクのパターンピッチの実質的に半分であるようにしても良い。 [0010] pattern pitch of the gate electrode or the wiring may be substantially half of the pattern pitch of the first mask. 前記ゲート電極もしくは配線のパターンピッチが前記第マスクのパターンピッチの実質的に半分である場合において、前記ゲート電極もしくは配線のパターンピッチは、露光技術の解像限界以下であるようにしても良い。 In case the pattern pitch of the gate electrode or the wiring is substantially half the pattern pitch of the first mask, the pattern pitch of the gate electrode or the wiring may be equal to or less than the resolution limit of the exposure technique. 前記配線材料膜は、単結晶シリコン、アモルファスシリコン、ポリシリコン、タングステンの少なくとも1つを材料とするか、もしくはこれらの材料の1つを成膜してなる積層膜からなるようにしても良い。 Said wiring material film, single crystal silicon, amorphous silicon, polysilicon, or at least one of the materials tungsten or may be one of these materials so that the deposited formed by laminating films. 前記配線材料膜は、アルミニウム、銅、チタン、チタンナイトライドの少なくとも1つを材料とするか、これらの材料の1つを成膜してなる積層膜からなるようにしても良い。 Said wiring material film, aluminum, copper, titanium, or at least one of the materials titanium nitride, may be one of these materials so that the deposited formed by laminating films. 本発明は、以上の構成により、露光技術の解像度の限界よりも微細なラインアンドスペースパターンピッチを有するゲート電極もしくは配線パターンが形成される。 The present invention, the above configuration, the gate electrode or a wiring pattern having a fine line-and-space pattern pitch than the resolution limit of the exposure technique is formed. 前記ゲート電極パターンもしくは配線パターンピッチは、マスクのパターンピッチの約半分にすることができる。 The gate electrode pattern or wiring pattern pitch may be about half of the pattern pitch of the mask.

【0011】 [0011]

【発明の実施の形態】以下、図面を参照しながら実施例を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment with reference to the accompanying drawings. まず、図1乃至図4を参照して第1の実施例を説明する。 First, a first embodiment will be described with reference to FIGS. 図1乃至図4は、半導体装置の製造工程断面図である。 1 to 4 are cross sectional view of a manufacturing process of a semiconductor device. トランジスタなどの半導体素子(図示せず)が形成されたシリコンなどの半導体基板1上にゲート絶縁膜としてシリコン酸化膜などの第1の絶縁膜2を熱酸化処理などにより堆積させ、さらに、ポリシリコンなどからなるゲート配線材料膜3をCVD技術を用いて第1の絶縁膜2上に堆積させる。 A semiconductor element such as a transistor of the first insulating film 2 such as a silicon oxide film is deposited by thermal oxidation on the semiconductor substrate 1 such as silicon (not shown) is formed as a gate insulating film, further, polysilicon It is deposited on the first upper insulating film 2 of the gate wiring material film 3 made of using CVD technique. 次に、ゲート配線材料膜3上にSiO 2などの第2の絶縁膜4をCVD技術を用いて形成する。 Next, a second insulating film 4 such as SiO 2 formed by a CVD technique on the gate wiring material film 3.

【0012】次に、フォトレジストに反射光が作用するのを防止するための反射防止膜5、フォトレジスト6をスピンコート技術を用いて順次積層し、露光技術を用いてフォトレジスト6にラインアンドスペースパターンをパターニングする。 [0012] Next, the antireflection film 5 for preventing the acts reflected light to the photoresist, the photoresist 6 sequentially laminated by a spin coating technique, line and the photoresist 6 by using the exposure technique patterning the space pattern. この際、フォトレジスト6が残ったライン部とフォトレジスト6が除去されたスペース部の寸法の比率は、1:3とする(図1(a))。 In this case, the ratio of the dimensions of the space portion of the line portion and the photoresist 6 photoresist 6 remained was removed, 1: 3 to (Figure 1 (a)). 続いて、 continue,
このフォトレジスト6をマスクとして、ドライエッチング技術を用いて反射防止膜5及び第2の絶縁膜4を加工し、アッシング技術を用いてフォトレジスト6及び反射防止膜5を除去することにより、第2の絶縁膜4にラインアンドスペースの比率が1:3のパターンを形成する(図1(b))。 The photoresist 6 as a mask, by processing the antireflection film 5 and the second insulating film 4 by using a dry etching technique to remove the photoresist 6 and the antireflection film 5 using ashing, second the ratio of the line and space in the insulating film 4 is 1: to form a third pattern (Figure 1 (b)). このパターニングされた第2の絶縁膜4上にSi 34などの第3の絶縁膜7をCVD技術を用いて堆積させる。 The patterned on the second insulating film 4 of the third insulating film 7, such as Si 3 N 4 is deposited using CVD techniques. この際、堆積される第3の絶縁膜7 In this case, a third insulating film to be deposited 7
の膜厚は、パターンニングされた第2の絶縁膜4のライン寸法と同一とする(図2(a))。 The film thickness, the same as the line dimension of the second insulating film 4 patterned (FIG. 2 (a)).

【0013】次に、ドライエッチング技術を用いて、第3の絶縁膜7を、第2の絶縁膜4の表面が露出するまでエッチバックすることにより、第2の絶縁膜4の側壁に第3の絶縁膜7からなる側壁層が得られる(図2 [0013] Next, using dry etching techniques, the third insulating film 7, is etched back until the surface of the second insulating film 4 is exposed, the third to the sidewall of the second insulating film 4 sidewall layer consisting of the insulating film 7 is obtained (FIG. 2
(b))。 (B)). 続いて、ウェットエッチング技術を用いて第2の絶縁膜4を除去してラインアンドスペースパターンを有する第3の絶縁膜7を得る。 Subsequently, to obtain a third insulating film 7 having a line-and-space pattern by removing the second insulating film 4 by using a wet etching technique. この際、ラインアンドスペースのピッチは、前述した露光技術を用いてレジストにラインアンドスペースパターンを形成した時のピッチの半分になっている(図3(a))。 In this case, the pitch of the lines and spaces is adapted to half the pitch when forming a resist on the line and space pattern using an exposure techniques described above (Figure 3 (a)). 次に、パターンニングされた第3の絶縁膜7をマスクとしてドライエッチング技術を用いてゲート配線材料膜3をエッチング加工する。 Next, a gate wiring material film 3 is etched by dry etching the third insulating film 7 patterned as a mask. このエッチング加工により、ラインアンドスペースのピッチが露光時の半分であるゲート電極8のパターンが形成される(図3(b))。 By this etching process, the pitch of the line-and-space pattern of the gate electrode 8 is half the time of exposure is formed (Figure 3 (b)). 以上の工程によれば、露光技術の解像度の限界よりも微細なラインアンドスペースパターンピッチを有するラインアンドスペースパターンを有するゲート電極8のパターンが形成される。 According to the above steps, the pattern of the gate electrode 8 having a line and space pattern with a fine line-and-space pattern pitch than the resolution limit of the exposure technique is formed.

【0014】また、露光技術によりフォトレジストをパターンニングする際、ラインアンドスペースの比率を1:3でパターンニングできない場合は、ラインアンドスペースの比率を1:1としてパターニングした後(図4(a))、O 2ガスを用いたダウンフロー技術によって、ライン部のレジストを等方的に後退させて、ラインアンドスペースの比率を1:3にすることができる(図4(b))。 Further, when patterning the photoresist through the exposure technique, the ratio of the line-and-space 1: If you can not patterned in 3, the ratio of line and space 1: after patterning as 1 (FIG. 4 (a )), the down-flow technique using O 2 gas, the resist line portion isotropically retracted, the ratio of the line and space can be 1: 3 (Figure 4 (b)). また、形成されたゲート電極のラインとスペースの比率は、前記露光技術によるパターンニングの際のラインアンドスペースの比、第3の絶縁膜7の堆積膜厚を変化させることにより制御することが可能である。 The ratio of the lines and spaces of the formed gate electrode, the ratio of the line-and-space at the time of patterning by the exposure technique, can be controlled by varying the thickness of the deposited third insulating film 7 it is. なお、この実施例と同様の方法により、半導体基板に素子分離領域を形成することも可能である。 Incidentally, by the same method as this example, it is also possible to form an element isolation region in the semiconductor substrate.

【0015】次に、図5乃至図8を参照して第2の実施例を説明する。 [0015] Next, a second embodiment with reference to FIGS. 図5乃至図8は、半導体装置の製造工程断面図である。 5 to 8 are manufacturing process sectional views of a semiconductor device. まず、トランジスタなどの半導体素子(図示しない)が形成されたシリコンなどの半導体基板11上に層間絶縁膜として、例えば、TEOS膜などからなる第1の絶縁膜12をCVD技術を用いて堆積し、 First, (not shown) semiconductor elements such as transistors as an interlayer insulating film on the semiconductor substrate 11 such as silicon is formed, for example, the first insulating film 12 made of a TEOS film is deposited using a CVD technique,
その上にSi 34などからなる第2の絶縁膜13をC The second insulating film 13 made of Si 3 N 4 thereon C
VD技術を用いて形成する。 It is formed by using the VD technology. 次に、フォトレジストに反射光が作用するのを防止する反射防止膜14、フォトレジスト15をスピンコート技術を用いて順次積層し、このフォトレジスト15に露光技術を用いてラインアンドスペースパターンを形成させる。 Next, the antireflection film 14 to prevent the acts reflected light to the photoresist, the photoresist 15 are sequentially laminated by a spin coating technique, forming a line and space pattern using an exposure technique the photoresist 15 make. この際、フォトレジスト15が有るライン部とフォトレジスト15が除去されたスペース部の寸法の比率は1:3とする(図5 In this case, the ratio of the dimension of the space portion of the line portion and the photoresist 15 where the photoresist 15 is present is removed 1: 3 to (5
(a))。 (A)). 続いて、フォトレジスト15をマスクとして、ドライエッチング技術を用いて反射防止膜14及び第2の絶縁膜13を順次加工し、アッシング技術を用いてフォトレジスト15及び反射防止膜14を除去することにより、ラインアンドスペース比率が1:3にパターニングされた第2の絶縁膜13を得る(図5(b))。 Subsequently, the photoresist 15 as a mask to sequentially process the antireflection film 14 and the second insulating film 13 by dry etching technique, by removing the photoresist 15 and antireflection film 14 with the ashing , a line-and-space ratio 1: obtaining a second insulating film 13 that is patterned in 3 (Figure 5 (b)).

【0016】次に、パターニングされた第2の絶縁膜1 [0016] Next, a second insulating film patterned 1
3上にTEOS膜などの第3の絶縁膜16をCVD技術を用いて堆積させる。 3 a third insulating film 16 such as a TEOS film by the CVD technique is deposited on. この際、堆積させる第3の絶縁膜16の膜厚は、パターンニングされた第2の絶縁膜13 In this case, the thickness of the third insulating film 16 is deposited, the second insulating film patterned 13
のライン寸法と同一であるとする(図6(a))。 And is the same as the line dimensions (Fig. 6 (a)). 次にドライエッチング技術を用いて、第3の絶縁膜16を第2の絶縁膜13の表面が露出するまでエッチバックすることにより、第2の絶縁膜13の側壁に第3の絶縁膜1 Then using a dry etching technique, by etching back until the third insulating film 16 is the surface of the second insulating film 13 is exposed, a third insulating film 1 on the side walls of the second insulating film 13
6からなる側壁層を得る(図6(b))。 Obtaining a side wall layer made of 6 (Figure 6 (b)). 次に、ウェットエッチング技術を用いて第2の絶縁膜13を除去することにより、ラインアンドスペースパターンを有する第3の絶縁膜16を得る。 Then, by removing the second insulating film 13 by wet etching technique, to obtain a third insulating film 16 having a line-and-space pattern. この際、ラインアンドスペースのピッチは、露光技術を用いてフォトレジスト15にラインアンドスペースパターンを形成した時のピッチの半分になっている(図7(a))。 In this case, the pitch of the lines and spaces is adapted to half the pitch when the forming a line and space pattern in the photoresist 15 using an exposure technique (Fig. 7 (a)). 次に、パターンニングされた第3の絶縁膜16上にアルミニウムなどのメタル配線材料膜17をスパッタリング技術、CVD技術等を用いて堆積させる(図7(b))。 Next, the third insulating film 16 on the metal wiring material film 17 to sputtering techniques such as aluminum which is patterned is deposited using a CVD technique or the like (FIG. 7 (b)). 次に、メタル配線材料膜17を、第3の絶縁膜16の表面が露出するまで、 Then, the metal wiring material film 17, until the surface of the third insulating film 16 is exposed,
CMP法により除去することにより、ラインアンドスペースのピッチが露光時の半分であるメタル配線18のパターンを形成する(図8)。 By removing by CMP, the pitch of the lines and spaces to form a pattern of the metal wiring 18 is half the time of exposure (Figure 8).

【0017】以上、この実施例によれば、露光技術の解像度の限界よりも微細なラインアンドスペースパターンピッチを有するラインアンドスペースパターンを有するメタル配線が形成される。 [0017] According to this embodiment, the metal wiring having a line and space pattern with a fine line-and-space pattern pitch than the resolution limit of the exposure technique is formed. 露光技術の解像限界は、一般に以下の(1)式に示されるk1 値によって定義される。 Resolution limit of the exposure technique is defined by generally following (1) k1 values ​​shown in expression. k1 =(解像寸法)×NA/λ ・・・(1) 解像寸法:実際に解像しようとする寸法 NA:露光装置の開口数 λ:露光装置の波長(KrFの場合248nm、ArF k1 = (resolution dimension) × NA / λ ··· (1) resolution dimension: Dimensions to be actually resolved NA: numerical aperture of an exposure apparatus lambda: For the wavelength of the exposure apparatus (KrF 248 nm, ArF
の場合193nmなど) In the case 193nm, etc.)

【0018】現在の露光技術の限界は、k1 値>0.2 [0018] The limitations of current exposure technology, k1 value> 0.2
程度であり、それ以下のk1 値の解像は困難である。 On the order, resolution of less k1 value is difficult. しかし、本発明によれば、例えば、k1 値=0.3の解像を行って、ピッチを半分にすることによって、上記解像寸法も半分にでき、最終的にk1 =1.5の露光と同様のラインアンドスペースパターンを得ることが可能となる。 However, according to the present invention, for example, by performing a resolution of k1 value = 0.3, by halving the pitch, the resolution dimension can also be halved, eventually exposing the k1 = 1.5 it is possible to obtain the same line and space pattern. つまり、露光技術の解像限界以上のラインアンドスペースパターンを得ることができる。 That is, it is possible to obtain a resolution limit or more line-and-space pattern exposure technique.

【0019】 [0019]

【発明の効果】以上、本発明によれば、側壁層をマスクあるいは埋めこみの母材として用いることによって、露光技術の解像度の限界よりも微細なラインアンドスペースパターンピッチを有するラインアンドスペースパターンが形成できるので高集積度が向上し高性能な半導体装置の製造が可能となる。 Effect of the Invention] According to the present invention, by using the sidewall layer as a base material of the mask or embedded, line and space pattern with a fine line-and-space pattern pitch than the resolution limit of the exposure technique is formed production of high integration density and improved high-performance semiconductor device can be so possible.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例の半導体装置の製造工程断面図。 [1] Production process cross-sectional view of a semiconductor device of the first embodiment of the present invention.

【図2】本発明の第1の実施例の半導体装置の製造工程断面図。 [2] Production process sectional views of a semiconductor device of the first embodiment of the present invention.

【図3】本発明の第1の実施例の半導体装置の製造工程断面図。 [3] Production process sectional views of a semiconductor device of the first embodiment of the present invention.

【図4】本発明の第1の実施例の半導体装置の製造工程断面図。 [4] manufacturing step sectional views of a semiconductor device of the first embodiment of the present invention.

【図5】本発明の第2の実施例の半導体装置の製造工程断面図。 [5] manufacturing step sectional views of a semiconductor device of the second embodiment of the present invention.

【図6】本発明の第2の実施例の半導体装置の製造工程断面図。 [6] manufacturing step sectional views of a semiconductor device of the second embodiment of the present invention.

【図7】本発明の第2の実施例の半導体装置の製造工程断面図。 7 production step sectional views of a semiconductor device of the second embodiment of the present invention.

【図8】本発明の第2の実施例の半導体装置の製造工程断面図。 [8] manufacturing process sectional views of a semiconductor device of the second embodiment of the present invention.

【図9】従来の半導体基板上に配線を形成する半導体装置の製造工程断面図。 [9] production step sectional views of a semiconductor device for forming a wiring in a conventional semiconductor substrate.

【図10】従来の半導体基板上に配線を形成する半導体装置の製造工程断面図。 [10] manufacturing process sectional views of a semiconductor device for forming a wiring in a conventional semiconductor substrate.

【図11】従来の半導体基板上に配線を形成する半導体装置の製造工程断面図。 [11] manufacturing process sectional views of a semiconductor device for forming a wiring in a conventional semiconductor substrate.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、11、101、201・・・半導体基板、2、12 1,11,101,201 ... semiconductor substrate, 2, 12
・・・第1の絶縁膜、 3、102・・・配線材料膜、4、13・・・第2の絶縁膜、5、14、104、 ... first insulating film, 3,102 ... wiring material film, 4,13 ... second insulating film, 5,14,104,
203・・・反射防止膜、6、15、105、204・ 203 ... the anti-reflection film, 6,15,105,204 -
・・フォトレジスト、7、16・・・第3の絶縁膜、 ... photoresist, 7, 16 ... the third insulating film,
8、205・・・ゲート電極、18、107・・・メタル配線、103、106、202、206・・・絶縁膜。 8,205 ... gate electrode, 18,107 ... metal wiring, 103,106,202,206 ... insulating film.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB01 BB02 BB04 BB14 BB18 BB30 CC05 DD04 DD71 DD75 HH14 5F004 AA02 EA10 EA12 EA27 EB02 5F033 HH04 HH05 HH06 HH08 HH11 HH18 HH19 HH33 MM01 PP06 PP15 QQ09 QQ11 QQ19 QQ28 QQ31 QQ48 VV06 XX03 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 BB01 BB02 BB04 BB14 BB18 BB30 CC05 DD04 DD71 DD75 HH14 5F004 AA02 EA10 EA12 EA27 EB02 5F033 HH04 HH05 HH06 HH08 HH11 HH18 HH19 HH33 MM01 PP06 PP15 QQ09 QQ11 QQ19 QQ28 QQ31 QQ48 VV06 XX03

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上に配線材料膜を形成する工程と、 前記配線材料膜上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に所望のパターン形状を有する第1 The a step of forming a 1. A wiring material on a semiconductor substrate film, forming a first insulating film on said wiring material film, a desired pattern shape on the first insulating film 1
    のマスクを形成する工程と、 前記第1のマスクを用いて前記第1の絶縁膜をパターニングする工程と、 前記第1のマスクを除去する工程と、 前記パターニングされた第1の絶縁膜を被覆するように前記半導体基板上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜表面をエッチバックして、前記第1の絶縁膜の表面を露出させ、且つこの第1の絶縁膜側壁に前記第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を除去し、前記第1の絶縁膜側壁に形成された前記第2の絶縁膜を前記半導体基板上に残す工程と、 前記半導体基板上に残された前記第2の絶縁膜を第2のマスクとして前記配線材料膜をエッチング加工することにより、パターンピッチが前記第1のマスクのパターンピッチより小さいゲート電極もしくは配線を形成する Forming a mask, the coating and patterning the first insulating film using the first mask, removing the first mask, the first insulating film the patterned forming a second insulating film on the semiconductor substrate to the second surface of the insulating film is etched back to expose the surface of the first insulating film, and the first insulating and forming the second insulating film to film sidewall, said first insulating film is removed, thereby leaving the first insulating film and the second formed on the side walls of the insulating film on the semiconductor substrate When the by etching the wiring material film as a second masking the second insulating film left on the semiconductor substrate, the pattern pitch of the first mask small gate electrode or wiring than the pattern pitch to form a 程とを備えたことを特徴とする半導体装置の製造方法。 Method of manufacturing a semiconductor device is characterized in that a degree.
  2. 【請求項2】 前記ゲート電極もしくは配線のパターンピッチは、前記第1のマスクのパターンピッチの実質的に半分であることを特徴とする請求項1に記載の半導体装置の製造方法。 Pattern pitch according to claim 2, wherein the gate electrode or the wiring method of manufacturing a semiconductor device according to claim 1, characterized in that substantially half of the pattern pitch of the first mask.
  3. 【請求項3】 半導体基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に所望のパターン形状を有するマスクを形成する工程と、 前記マスクを用いて、前記第1の絶縁膜をパターニングする工程と、 前記マスクを除去する工程と、 前記パターニングされた第1の絶縁膜を被覆するように、前記半導体基板上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜表面をエッチバックして、前記第1の絶縁膜の表面を露出させ、且つこの第1の絶縁膜側壁に前記第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を除去し、前記第1の絶縁膜側壁に形成された前記第2の絶縁膜を前記半導体基板上に残す工程と、 前記第2の絶縁膜が残された半導体基板上に配線材料膜を堆積させる工程と、 前記第2の絶縁膜の表面が露出するま Forming a first insulating film 3. A semiconductor substrate, forming a mask having a desired pattern shape on the first insulating film using the mask, the first a step of patterning the insulating film, removing the mask, said to cover the patterned first insulating film, forming a second insulating film on the semiconductor substrate, said first the second insulating film surface is etched back, the surface to expose the first insulating film, and forming a second insulating film on the first insulating film sidewall, wherein the first insulating film removal of depositing said first insulating the steps of the film side wall formed the second insulating layer left on the semiconductor substrate, a wiring material film on said second insulating film remaining on a semiconductor substrate a step of the surface of the second insulating film is exposed until 前記配線材料膜を化学的機械的研磨により研磨することにより、パターンピッチが前記マスクのパターンピッチより小さいゲート電極もしくは配線を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 By polishing by chemical mechanical polishing the interconnection material film, a method of manufacturing a semiconductor device characterized by comprising a step of pattern pitches to form a small gate electrode or wiring than the pattern pitch of the mask.
  4. 【請求項4】 前記ゲート電極もしくは配線のパターンピッチは、前記第マスクのパターンピッチの実質的に半分であることを特徴とする請求項3に記載の半導体装置の製造方法。 Pattern pitch of claim 4 wherein said gate electrode or the wiring method of manufacturing a semiconductor device according to claim 3, characterized in that substantially half of the pattern pitch of the first mask.
  5. 【請求項5】 前記ゲート電極もしくは配線のパターンピッチは、露光技術の解像限界以下であることを特徴とする請求項2又は請求項4に記載の半導体装置の製造方法。 Pattern pitch according to claim 5, wherein the gate electrode or the wiring, a method of manufacturing a semiconductor device according to claim 2 or claim 4, characterized in that it is below the resolution limit of the exposure technology.
  6. 【請求項6】 前記配線材料膜は、単結晶シリコン、アモルファスシリコン、ポリシリコン、タングステンの少なくとも1つを材料とするか、もしくはこれらの材料の1つを成膜してなる積層膜からなることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置の製造方法。 Wherein said wiring material film is made of single crystal silicon, amorphous silicon, polysilicon, or at least one of the materials tungsten or a laminated film made by forming one of these materials the method of manufacturing a semiconductor device according to any one of claims 1 to 5, characterized in.
  7. 【請求項7】 前記配線材料膜は、アルミニウム、銅、 Wherein said wiring material film, aluminum, copper,
    チタン、チタンナイトライドの少なくとも1つを材料とするか、もしくはこれらの材料の1つを成膜してなる積層膜からなることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置の製造方法。 Titanium, or at least one of the materials titanium nitride, or according to any one of claims 1 to 5, characterized in that it consists deposited formed by laminating films one of these materials the method of manufacturing a semiconductor device.
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