KR100976664B1 - Method of forming a pattern of a semi conductor - Google Patents

Method of forming a pattern of a semi conductor Download PDF

Info

Publication number
KR100976664B1
KR100976664B1 KR1020080091986A KR20080091986A KR100976664B1 KR 100976664 B1 KR100976664 B1 KR 100976664B1 KR 1020080091986 A KR1020080091986 A KR 1020080091986A KR 20080091986 A KR20080091986 A KR 20080091986A KR 100976664 B1 KR100976664 B1 KR 100976664B1
Authority
KR
South Korea
Prior art keywords
pattern
etching
photoresist
layer
forming
Prior art date
Application number
KR1020080091986A
Other languages
Korean (ko)
Other versions
KR20100033029A (en
Inventor
안상준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080091986A priority Critical patent/KR100976664B1/en
Publication of KR20100033029A publication Critical patent/KR20100033029A/en
Application granted granted Critical
Publication of KR100976664B1 publication Critical patent/KR100976664B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 식각 대상막 상에 제1 포토 레지스트 패턴이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 포토 레지스트 패턴을 포함한 상기 반도체 기판상에 제1 식각 보조막을 형성하는 단계와, 상기 제1 포토레지스트 패턴과 맞닿은 부분의 상기 제1 식각 보조막을 제1 식각 보조 패턴으로 형성하는 단계와, 잔류하는 상기 제1 식각 보조막을 제거하는 단계와, 상기 제1 식각 보조 패턴을 포함한 상기 반도체 기판상에 제2 식각 보조막을 형성하는 단계와, 상기 제2 식각 보조막 상에 포토 레지스트막을 형성하는 단계와, 상기 포토 레지스트막 및 상기 제2 식각 보조막을 패터닝하여 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하는 단계 및 상기 제2 포토 레지스트 패턴이 오픈된 영역의 상기 제2 식각 보조막 및 상기 제1 식각 보조 패턴은 제거되는 단계를 포함하기 때문에, 최대 정밀도를 갖도록 형성된 포토 레지스트 패턴에 비해 두 배의 피치를 갖는 미세한 패턴을 형성할 수 있다.The present invention relates to a method of forming a pattern of a semiconductor device, the method comprising: providing a semiconductor substrate having a first photoresist pattern formed on an etching target layer; and a first etching assistant on the semiconductor substrate including the first photoresist pattern. Forming a film, forming the first etching auxiliary layer in a portion in contact with the first photoresist pattern as a first etching auxiliary pattern, removing the remaining first etching auxiliary layer, and performing the first etching Forming a second etching auxiliary layer on the semiconductor substrate including an auxiliary pattern, forming a photoresist layer on the second etching auxiliary layer, and patterning the photoresist layer and the second etching auxiliary layer to form a second etching auxiliary layer Forming a photoresist pattern and a second etching assistant pattern; and the second etching of an area in which the second photoresist pattern is open Since the auxiliary layer and the first etching auxiliary pattern are removed, a fine pattern having a pitch twice as large as that of the photoresist pattern formed to have maximum precision can be formed.

RELACS, 패턴, 현상 공정, 포토 레지스트 RELACS, Pattern, Development Process, Photoresist

Description

반도체 소자의 패턴 형성 방법{Method of forming a pattern of a semi conductor}Method of forming a pattern of a semi conductor

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 미세한 패턴을 형성하기 위한 반도체 소자의 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a pattern of a semiconductor device for forming a fine pattern.

반도체 기판에는 게이트나 소자 분리막과 같은 다수의 요소들이 형성되며, 이러한 게이트 들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다. A plurality of elements such as gates or device isolation layers are formed on the semiconductor substrate, and metal wirings are formed to electrically connect the gates. The junction region (eg, source or drain of the transistor) of the metal wiring and the semiconductor substrate is electrically connected by the contact plug.

이러한 게이트나 금속 배선 등은 대부분 패턴 형성 공정을 통해 형성된다. 즉, 반도체 기판상에 패터닝을 형성하고자 하는 식각 대상막, 예를 들면 게이트 적층막이나 도전막 또는 절연막을 형성하고 식각 대상막 상에 식각 마스크 패턴을 형성한 뒤 식각 마스크 패턴을 이용한 식각 공정으로 식각 대상막을 패터닝한다. 이러한 패턴 형성 공정을 통해 미세 패턴을 형성하는 것은 초소형 및 고성능의 반도체 소자를 형성하는데 반드시 필요한 공정으로써 매우 중요하다. 하지만, 패턴 형성 공정시 사용되는 장비의 한계로 인하여 형성할 수 있는 패턴의 크기는 한정되어 있으며 이러한 장비의 한계를 극복하는데 많은 어려움이 있다. Most of these gates and metal wirings are formed through a pattern forming process. That is, an etching target layer, for example, a gate stacking layer, a conductive layer, or an insulating layer, on which the patterning is to be formed is formed on the semiconductor substrate, and an etching mask pattern is formed on the etching target layer, followed by etching using an etching mask pattern. Pattern the subject film. Forming a fine pattern through such a pattern forming process is very important as an essential step for forming a microminiature and high performance semiconductor device. However, due to the limitations of the equipment used in the pattern forming process, the size of the pattern that can be formed is limited and there are many difficulties in overcoming the limitation of such equipment.

본 발명은 제1 포토 레지스트 패턴 상에 제1 식각 보조막을 형성한 뒤 베이킹 공정을 실시하여 제1 식각 보조 패턴을 형성하고, 상기 제1 식각 보조 패턴 상에 제2 식각 보조막과 포토 레지스트막을 형성한 뒤 포토 레지스트 막에 대해 노광 및 현상 공정을 실시하여 포토 레지스트막과 제2 식각 보조막을 함께 패터닝하면서 상기 제1 식각 보조 패턴을 동시에 제거함으로써, 상기 제1 포토 레지스트 패턴 사이에 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성할 수 있다.According to an embodiment of the present invention, a first etching auxiliary layer is formed on a first photoresist pattern, followed by a baking process to form a first etching auxiliary pattern, and a second etching auxiliary layer and a photoresist layer are formed on the first etching auxiliary pattern. Thereafter, the photoresist film is exposed and developed to simultaneously remove the first etch assist pattern while patterning the photoresist film and the second etch auxiliary film together, thereby forming a second photoresist pattern between the first photoresist patterns. And a second etching assistant pattern.

본 발명의 일측면에 따른 반도체 소자의 패턴 형성 방법은, 식각 대상막 상에 제1 포토 레지스트 패턴이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 포토 레지스트 패턴을 포함한 상기 반도체 기판상에 제1 식각 보조막을 형성하는 단계와, 상기 제1 포토레지스트 패턴과 맞닿은 부분의 상기 제1 식각 보조막을 제1 식각 보조 패턴으로 형성하는 단계와, 잔류하는 상기 제1 식각 보조막을 제거하는 단계와, 상기 제1 식각 보조 패턴을 포함한 상기 반도체 기판상에 제2 식각 보조막을 형성하는 단계와, 상기 제2 식각 보조막 상에 포토 레지스트막을 형성하는 단계와, 상기 포토 레지스트막 및 상기 제2 식각 보조막을 패터닝하여 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하는 단계 및 상기 제2 포토 레지스트 패턴이 오픈된 영역의 상기 제2 식각 보조막 및 상기 제1 식각 보조 패턴은 제거되는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a pattern of a semiconductor device, the method including: providing a semiconductor substrate having a first photoresist pattern formed on an etching target layer; Forming an etch auxiliary layer, forming the first etch auxiliary layer in a portion in contact with the first photoresist pattern as a first etch auxiliary pattern, removing the remaining first etch auxiliary layer, and Forming a second etching auxiliary layer on the semiconductor substrate including an etching assistant pattern, forming a photoresist layer on the second etching auxiliary layer, and patterning the photoresist layer and the second etching auxiliary layer Forming a second photoresist pattern and a second etching auxiliary pattern; and the second equation of an area in which the second photoresist pattern is opened. Each auxiliary layer and the first etching assistant pattern may be removed.

본 발명의 다른 측면에 따른 반도체 소자의 패턴 형성 방법은, 제1 영역 및 제1 영역보다 넓은 폭 또는 피치의 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 식각 대상막과 제1 포토 레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 포함한 상기 반도체 기판상에 제1 식각 보조막을 형성하는 단계와, 상기 제1 포토 레지스트 패턴과 맞닿은 부분의 상기 제1 식각 보조막을 제1 식각 보조 패턴으로 형성하는 단계와, 잔류하는 상기 제1 식각 보조막을 제거하는 단계와, 상기 제1 식각 보조 패턴을 포함한 상기 반도체 기판상에 제2 식각 보조막을 형성하는 단계와, 상기 제2 식각 보조막 상에 포토 레지스트막을 형성하는 단계 및 상기 제1 영역의 상기 포토 레지스트막 및 상기 제2 식각 보조막을 패터닝하여 각각 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하며, 상기 제1 영역에서 상기 제2 포토 레지스트 패턴이 오픈된 영역 및 상기 제2 영역의 상기 제2 식각 보조막 및 상기 제1 식각 보조 패턴은 제거되는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a pattern of a semiconductor device, the method including: providing a semiconductor substrate including a first region and a second region in which a pattern having a width or pitch larger than that of the first region is formed; Forming an etch target layer and a first photoresist pattern on the substrate; forming a first etch auxiliary layer on the semiconductor substrate including the first photoresist pattern; and contacting the first photoresist pattern with the first photoresist pattern. Forming a first etching auxiliary layer as a first etching auxiliary pattern, removing the remaining first etching auxiliary layer, and forming a second etching auxiliary layer on the semiconductor substrate including the first etching auxiliary pattern. And forming a photoresist film on the second etching auxiliary layer, and removing the photoresist layer and the second etching auxiliary layer in the first region. Turning to form a second photoresist pattern and a second etch assist pattern, respectively, in the region in which the second photoresist pattern is opened in the first region, and the second etch auxiliary layer and the first etch in the second region. The auxiliary pattern includes the step of being removed.

상기 제1 식각 보조막은 상기 제1 포토 레지스트 패턴에 포함된 프로톤(proton)과 가교 반응하여 경화될 수 있는 물질막을 포함할 수 있다. 상기 제1 식각 보조막은 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)막을 포함할 수 있다. 상기 제1 식각 보조 패턴은 상기 반도체 기판에 대해 베이킹 공정을 실시하여 형성할 수 있다. 상기 제1 식각 보조 패턴은 상기 포토 레지스트막에 대한 현상 공정시 함께 제거될 수 있다.상기 제1 식각 보조 패턴은 상기 제1 식각 보조막과 식각 선택비가 다를 수 있다. 상기 제1 식각 보조 패턴의 두 께는 상기 제1 포토 레지스트 패턴의 폭과 동일할 수 있다. 상기 제1 식각 보조 패턴의 두께는 상기 제1 영역의 상기 제1 포토 레지스트 패턴의 폭과 동일할 수 있다. 잔류하는 상기 제1 식각 보조막은 DI 워터로 제거할 수 있다. 상기 제2 식각 보조막은 상기 포토 레지스트막과 함께 현상 가능한 반사 방지막(developer soluble BARC)을 포함할 수 있다. 상기 제2 식각 보조막은 산(acid)이 확산된 영역이 제거될 수 있다. 상기 제2 식각 보조막을 제거하는 식각 공정 중에 노출되는 상기 제1 식각 보조 패턴은 상기 제2 식각 보조막과 함께 제거될 수 있다. 상기 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하는 단계는, 상기 포토 레지스트막에 대해 노광 공정을 실시하는 단계와, 상기 포토 레지스트막에서 노광된 영역에 형성된 산(acid)은, 상기 포토 레지스트막의 노광된 영역과 맞닿은 상기 제2 식각 보조막의 영역으로 확산되는 단계 및 상기 포토 레지스트막의 노광된 영역을 제거하여 상기 제2 포토 레지스트 패턴을 형성하도록 현상 공정을 실시하되, 산(acid)이 확산된 상기 제2 식각 보조막 영역이 함께 식각되어 상기 제2 식각 보조 패턴이 형성되는 단계를 포함할 수 있다. 상기 노광 공정을 실시한 후에 상기 산(acid)을 활성화시키는 단계를 더욱 포함할 수 있다. 상기 노광 공정을 실시한 후에 상기 반도체 기판에 대해 PEB(Post Bake) 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 제2 포토 레지스트 패턴 및 상기 제2 식각 보조 패턴은 상기 제1 포토 레지스트 패턴 사이에 형성될 수 있다. 상기 제2 포토 레지스트 패턴 및 상기 제2 식각 보조 패턴은 상기 제1 영역의 상기 제1 포토 레지스트 패턴 사이에 형성될 수 있다.The first etching auxiliary layer may include a material layer which may be cured by crosslinking with a proton included in the first photoresist pattern. The first etching auxiliary layer may include a resolution enhancement lithography assisted by chemical shrink (RELACS) layer. The first etching assistant pattern may be formed by performing a baking process on the semiconductor substrate. The first etching assistant pattern may be removed together during the development process of the photoresist layer. The first etching assistant pattern may have an etching selectivity different from that of the first etching assistant layer. The thickness of the first etching assistant pattern may be equal to the width of the first photoresist pattern. The thickness of the first etching assistant pattern may be equal to the width of the first photoresist pattern of the first region. The remaining first etching auxiliary layer may be removed with DI water. The second etching auxiliary layer may include a developer soluble BARC that is developable together with the photoresist layer. The region where the acid is diffused may be removed from the second etching auxiliary layer. The first etching auxiliary pattern exposed during the etching process of removing the second etching auxiliary layer may be removed together with the second etching auxiliary layer. The forming of the second photoresist pattern and the second etching auxiliary pattern may include performing an exposure process on the photoresist film, and an acid formed in an exposed area of the photoresist film may be formed in the photoresist layer. A step of diffusing into the region of the second etching auxiliary layer in contact with the exposed region of the resist film and removing the exposed region of the photoresist film to form the second photoresist pattern, wherein acid is diffused And etching the second etching auxiliary layer regions together to form the second etching auxiliary pattern. After performing the exposure process, the method may further include activating the acid. After performing the exposure process, the method may further include performing a PEB (Post Bake) process on the semiconductor substrate. The second photoresist pattern and the second etch assist pattern may be formed between the first photoresist pattern. The second photoresist pattern and the second etch assist pattern may be formed between the first photoresist pattern of the first region.

본 발명은 최대 정밀도를 갖도록 형성된 포토 레지스트 패턴에 비해 두 배의 피치를 갖는 미세한 패턴을 형성할 수 있기 때문에, 더욱 고성능의 반도체 소자의 제조가 가능하다.Since the present invention can form a fine pattern having twice the pitch as compared with the photoresist pattern formed to have the maximum precision, it is possible to manufacture a higher performance semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1m은 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1M are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 반도체 기판(102)을 구비한다. 제1 영역(A)은 제2 영역(B)보다 조밀한 패턴이 형성되는 영역으로써, 제2 영역(B)에 형성되는 패턴의 폭 또는 피치는 제1 영역(A)에 형성되는 패턴의 폭 또는 피치보다 크다. 예를 들어, 제1 영역(A)은 낸드 플래시 메모리 소자의 셀 영역이고 제2 영역(B)은 낸드 플래시 메모리 소자의 주변 회로 영역일 수 있다.Referring to FIG. 1A, a semiconductor substrate 102 including a first region A and a second region B is provided. The first region A is a region in which a denser pattern is formed than the second region B. The width or pitch of the pattern formed in the second region B is the width of the pattern formed in the first region A. FIG. Or larger than the pitch. For example, the first region A may be a cell region of the NAND flash memory device, and the second region B may be a peripheral circuit area of the NAND flash memory device.

반도체 기판(102) 상에 식각 대상막(104)을 형성한다. 식각 대상막(104)은 패턴을 형성하고자 하는 막으로서, 콘택홀을 형성하기 위한 절연막이나 게이트를 형성하기 위한 게이트 적층막 등을 포함할 수 있다.An etching target layer 104 is formed on the semiconductor substrate 102. The etching target layer 104 may be a pattern for forming a pattern, and may include an insulating layer for forming a contact hole, a gate stacked layer for forming a gate, or the like.

식각 대상막(104) 상에는 식각 대상막(104)을 패터닝하기 위하여 하드 마스크막(106), 제1 반사 방지막(108) 및 제1 포토 레지스트막(110)을 형성한다. 제1 반사 방지막(108)은 제1 포토 레지스트막(110)에 대한 노광 공정시 제1 포토 레지스트막(110)의 하부에서 반사되는 노광을 감소시켜 노광 공정의 해상도를 높이는 역할을 한다.The hard mask layer 106, the first antireflection layer 108, and the first photoresist layer 110 are formed on the etching target layer 104 to pattern the etching target layer 104. The first anti-reflection film 108 serves to increase the resolution of the exposure process by reducing the exposure reflected from the lower portion of the first photoresist film 110 during the exposure process to the first photoresist film 110.

한편, 하드 마스크막(106)과 제1 반사 방지막(108)은 제1 포토 레지스트막(110)과 같이 유동성이 있는 막으로 형성함으로써, 하드 마스크막(106)과 제1 반사 방지막(108) 및 제1 포토 레지스트막(110)을 동일한 공정 장치 내에서 연속적으로 형성하는 것이 바람직하다. 이를 위하여, 하드 마스크막(106)은 SOC(Spin On Carbon)막으로 형성하고, 제1 반사 방지막(108)은 Si함유 BARC(Bottom Anti-Reflection Coating)막으로 형성할 수 있다. Si함유 BARC막의 경우 상부에 형성되 는 제1 포토 레지스트막(110)과의 식각 선택비 차이가 크기 때문에, 제1 포토 레지스트막(110)의 식각 공정시 손상되지 않을 수 있다.On the other hand, the hard mask film 106 and the first anti-reflection film 108 are formed of a fluid film like the first photoresist film 110, whereby the hard mask film 106 and the first anti-reflection film 108 and It is preferable to form the first photoresist film 110 continuously in the same process apparatus. To this end, the hard mask layer 106 may be formed of an SOC (Spin On Carbon) layer, and the first antireflection layer 108 may be formed of an Si-containing BARC (Bottom Anti-Reflection Coating) layer. In the case of the Si-containing BARC film, since the difference in etching selectivity with the first photoresist film 110 formed on the upper side is large, it may not be damaged during the etching process of the first photoresist film 110.

도 1b를 참조하면, 제1 포토 레지스트막(108; 도 1a 참조)에 대해 노광 및 현상 공정을 실시하여 제1 포토 레지스트 패턴(110a)을 형성한다. Referring to FIG. 1B, the first photoresist film 108 (see FIG. 1A) may be exposed and developed to form the first photoresist pattern 110a.

이때 제1 영역(A) 상의 제1 포토 레지스트 패턴(110a)의 폭(w1) 또는 피치(p)는 노광 및 현상 공정을 통해 구현할 수 있는 최소의 크기로 형성하는 것이 바람직하다. 제1 영역(A)에 형성되는 제1 포토 레지스트 패턴(110a)의 폭(w1)과 피치(p)는 식각 대상막(104)에 형성하고자 하는 패턴의 폭과 피치와 유사하게 형성하며, 제1 영역(A)에 형성되는 제1 포토 레지스트 패턴(110a) 사이의 거리(w2)는 제1 포토 레지스트 패턴(110a)의 폭(w1)의 3배 정도로 형성하는 것이 바람직하다. In this case, the width w1 or the pitch p of the first photoresist pattern 110a on the first region A may be formed to a minimum size that can be realized through an exposure and development process. The width w1 and the pitch p of the first photoresist pattern 110a formed in the first region A are formed to be similar to the width and pitch of the pattern to be formed on the etching target layer 104. The distance w2 between the first photoresist patterns 110a formed in the first region A is preferably about three times the width w1 of the first photoresist pattern 110a.

한편, 제1 영역(A)에 형성되는 제1 포토 레지스트 패턴(110a) 중 제2 영역(B)과 인접한 영역에 형성된 제1 포토 레지스트 패턴(110a)의 폭(w3)은 제1 영역(A)에 형성되는 다른 제1 포토 레지스트 패턴(110a)의 폭(w1)보다 크게 형성함으로써, 제2 영역(B)과의 패턴 밀도 차이에 의한 디싱 현상 등의 문제점을 최소화할 수 있다.Meanwhile, the width w3 of the first photoresist pattern 110a formed in the region adjacent to the second region B among the first photoresist patterns 110a formed in the first region A is the first region A. FIG. By forming larger than the width w1 of the other first photoresist pattern (110a) formed in the), it is possible to minimize problems such as dishing phenomenon due to the difference in the pattern density with the second region (B).

또한, 반도체 기판(100)의 제2 영역(B) 상에 형성되는 제1 포토 레지스트 패턴(110a)의 피치나 폭은 반도체 기판(100)의 제1 영역(A) 상에 형성되는 제1 포토 레지스트 패턴(110a)의 피치(p)나 폭(w1)보다 크게 형성할 수 있으며, 바람직하게는 반도체 기판(102)의 제2 영역(B)의 식각 대상막(104)을 패터닝하기 위하여 형성하는 식각 마스크 패턴과 유사하게 형성할 수 있다.In addition, the pitch or width of the first photoresist pattern 110a formed on the second region B of the semiconductor substrate 100 may be the first photo formed on the first region A of the semiconductor substrate 100. The resist pattern 110a may be formed to be larger than the pitch p or the width w1 of the resist pattern 110a, and is preferably formed to pattern the etch target layer 104 of the second region B of the semiconductor substrate 102. It may be formed similarly to the etching mask pattern.

도 1c를 참조하면, 제1 포토 레지스트 패턴(110a)을 포함하는 반도체 기판(102) 상에 제1 식각 보조막(112)을 형성한다. 제1 식각 보조막(112)은 제1 포토 레지스트 패턴(110a)보다 두껍게 형성한다. 제1 식각 보조막(112)은 제1 포토 레지스트 패턴(110a)에 포함된 프로톤(proton)과 가교 반응하여 경화될 수 있는 물질막으로써, RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)막을 포함할 수 있다. Referring to FIG. 1C, the first etching auxiliary layer 112 is formed on the semiconductor substrate 102 including the first photoresist pattern 110a. The first etching auxiliary layer 112 is formed thicker than the first photoresist pattern 110a. The first etching auxiliary layer 112 may be a material film that may be cured by crosslinking with a proton included in the first photoresist pattern 110a. The first etching auxiliary layer 112 may include a Resolution Enhancement Lithography Assisted by Chemical Shrink layer. have.

도 1d를 참조하면, 반도체 기판(102)에 대해 베이킹(baking) 공정을 실시한다. 이로써, 제1 포토 레지스트 패턴(110a)에 포함된 프로톤이 제1 포토 레지스트 패턴(110a)과 맞닿은 제1 식각 보조막(112)으로 확산되면서 제1 포토 레지스트 패턴(110a)과 맞닿은 제1 식각 보조막(112)이 변성되어 경화된다. 이로써, 제1 포토 레지스트 패턴(110a)을 둘러싸는 제1 식각 보조 패턴(114)이 형성된다. Referring to FIG. 1D, a baking process is performed on the semiconductor substrate 102. As a result, the protons included in the first photoresist pattern 110a are diffused into the first etching auxiliary layer 112 in contact with the first photoresist pattern 110a, and the first etching assistant is in contact with the first photoresist pattern 110a. The film 112 is modified to cure. As a result, the first etching auxiliary pattern 114 surrounding the first photoresist pattern 110a is formed.

제1 식각 보조 패턴(114)은 포토 레지스트막에 대한 현상 공정시 함께 제거될 수 있다. 또한, 제1 식각 보조 패턴(114)은 제1 식각 보조막(112)과 식각 선택비가 다르다. 즉, 제1 식각 보조막(112)을 제거하는 공정에서 제1 식각 보조 패턴(114)이 노출되더라도 제1 식각 보조 패턴(114)은 제거되지 않는다. The first etching auxiliary pattern 114 may be removed together in the development process for the photoresist film. In addition, the etch selectivity of the first etching assistant pattern 114 is different from that of the first etching assistant layer 112. That is, even when the first etching assistant pattern 114 is exposed in the process of removing the first etching assistant layer 112, the first etching assistant pattern 114 is not removed.

한편, 제1 식각 보조 패턴(114)이 형성되는 두께는 베이킹 공정시 온도와 공정 시간에 따라 변화되며, 온도가 높고 공정 시간이 길수록 제1 식각 보조 패턴(114)의 두께는 두껍게 형성될 수 있다. 하지만, 제1 식각 보조 패턴(114)의 두께는 제1 영역(A) 상에 형성된 제1 포토 레지스트 패턴(110a)의 폭(w1; 도 1b 참조)과 동일하게 형성하는 것이 바람직하다.On the other hand, the thickness of the first etching auxiliary pattern 114 is formed according to the temperature and the processing time during the baking process, the higher the temperature and the longer the processing time, the thicker the thickness of the first etching auxiliary pattern 114 may be formed. . However, the thickness of the first etching auxiliary pattern 114 is preferably equal to the width w1 of the first photoresist pattern 110a formed on the first region A (see FIG. 1B).

도 1e를 참조하면, 전술한 베이킹 공정에서 반응하지 않은 제1 식각 보조막(112; 도 1d 참조)를 제거한다. 제1 식각 보조막(112; 도 1d 참조)은 DI 워터 (DeIonized Water)를 이용한 린스(rinse) 방법으로 제거할 수 있다. 이로써, 제1 식각 보조 패턴(114)이 노출된다.Referring to FIG. 1E, the first etching auxiliary layer 112 (see FIG. 1D) that has not reacted in the above-described baking process is removed. The first etching auxiliary layer 112 (see FIG. 1D) may be removed by a rinse method using DI water (DeIonized Water). As a result, the first etching assistant pattern 114 is exposed.

도 1f를 참조하면, 제1 식각 보조 패턴(114)을 포함하는 반도체 기판(102) 상에 제2 식각 보조막(116)을 형성한다. 제2 식각 보조막(116)은 제1 식각 보조 패턴(114)의 높이보다 높게 형성하는 것이 바람직하다.Referring to FIG. 1F, a second etching assistant layer 116 is formed on the semiconductor substrate 102 including the first etching assistant pattern 114. The second etching auxiliary layer 116 may be formed higher than the height of the first etching auxiliary pattern 114.

제2 식각 보조막(116)은 포토 레지스트와 같이 현상 가능한 반사 방지막(developer soluble BARC)을 포함할 수 있다. 현상 가능한 반사 방지막은 반사 방지막과 같은 특성이 있어 베이킹 공정을 실시하면 크로스 링킹(cross linking)될 수 있다. 동시에, 현상 가능한 반사 방지막은 포토 레지스트막과 같은 특성이 있어 수소 이온(H+)과 같은 산(acid)이 확산된 영역은 디크로스 링킹(de-cross linking)되어 현상액에 의해 제거될 수 있다.The second etching auxiliary layer 116 may include a developer soluble BARC, such as a photoresist. The developable antireflection film has the same characteristics as the antireflection film, and thus may be cross linked by a baking process. At the same time, the developable antireflection film has the same characteristics as the photoresist film so that acid diffusion regions such as hydrogen ions (H + ) can be de-crosslinked and removed by the developer.

또한, 제2 식각 보조막(116)은 하부에 형성된 제1 식각 보조 패턴(114)과 식각 선택비가 유사하다. 즉, 제2 식각 보조막(116)을 제거하는 식각 공정중에 노출되는 제1 식각 보조 패턴(114)은 제2 식각 보조막(116)과 함께 제거될 수 있다.In addition, the etch selectivity of the second etch auxiliary layer 116 is similar to that of the first etch assist pattern 114 formed on the lower portion. That is, the first etching assistant pattern 114 exposed during the etching process of removing the second etching auxiliary layer 116 may be removed together with the second etching auxiliary layer 116.

도 1g를 참조하면, 제2 식각 보조막(116) 상에 제2 포토 레지스트막(118)을 형성한다. 제2 포토 레지스트막(118)은 Si 함유한 포토 레지스트막을 포함할 수 있다.Referring to FIG. 1G, a second photoresist layer 118 is formed on the second etching auxiliary layer 116. The second photoresist film 118 may include a Si-containing photoresist film.

도 1h를 참조하면, 레티클(reticlel; 200)을 이용하여 제2 포토 레지스트막(118)에 대해 노광 공정을 실시한다. 이때, 제2 포토 레지스트막(118)에서 노광되는 영역은 후속하는 현상 공정으로 제거되는 영역인데, 제1 영역(A)에서는 제1 보조 식각 패턴(114) 상부의 제2 포토 레지스트막(118)이 노광되며 제2 영역(B)에서는 제2 포토 레지스트막(118)의 전체 영역이 노광되는 것이 바람직하다. 제2 포토 레지스트막(118)에서 노광된 영역에는 수소 이온(H+)과 같은 산(acid)이 형성될 수 있다.Referring to FIG. 1H, an exposure process is performed on the second photoresist film 118 using a reticle 200. In this case, the region exposed in the second photoresist film 118 is a region removed by a subsequent development process, and in the first region A, the second photoresist film 118 over the first auxiliary etching pattern 114. It is preferable to expose this area and to expose the entire area of the second photoresist film 118 in the second area B. An acid, such as hydrogen ions (H + ), may be formed in the exposed region of the second photoresist film 118.

이후에, 반도체 기판(102)에 대해 PEB(Post Bake)를 실시하여 노광된 제2 포토 레지스트막(118) 영역의 수소 이온(H+)과 같은 산(acid)을 활성화시킨다. 이때, 노광된 제2 포토 레지스트막(118) 영역과 맞닿은 제2 식각 보조막(116)의 영역에 수소 이온(H+)과 같은 산(acid)이 확산된다.Thereafter, PEB (Post Bake) is applied to the semiconductor substrate 102 to activate an acid such as hydrogen ions (H + ) in the exposed second photoresist film 118. At this time, an acid such as hydrogen ions (H + ) is diffused into a region of the second etching auxiliary layer 116 which is in contact with the exposed second photoresist layer 118.

도 1i를 참조하면, 제2 포토 레지스트막(118; 도 1h 참조)에 대해 현상 공정을 실시한다. 이로써 제2 포토 레지스트막(118; 도 1h 참조) 중 노광된 영역은 제거되어 제1 영역(A) 상에 제2 포토 레지스트 패턴(118a)이 형성된다. 제2 포토 레지스트 패턴(118a)은 제1 영역(A)의 제1 보조 식각 패턴(114) 사이의 상부에 형성된다.Referring to FIG. 1I, a development process is performed on the second photoresist film 118 (see FIG. 1H). As a result, the exposed region of the second photoresist film 118 (see FIG. 1H) is removed to form the second photoresist pattern 118a on the first region A. FIG. The second photoresist pattern 118a is formed between the first auxiliary etching patterns 114 of the first region A. FIG.

도 1j를 참조하면, 계속하여 현상 공정을 실시하여, 노광된 제2 포토 레지스트막(118; 도 1h 참조) 영역과 맞닿은 제2 식각 보조막(116; 도 1i 참조)이 제거되면서 제2 식각 보조 패턴(116a)이 형성된다. 즉, 노광된 제2 포토 레지스트 막(118; 도 1h 참조) 영역과 맞닿은 제2 식각 보조막(116; 도 1i 참조) 영역은 전술한 공정에서 수소 이온(H+)과 같은 산(acid)이 확산된 영역인데, 이는 포토 레지스트막에 대한 현상 공정이 함께 제거될 수 있다. 이로써, 제2 포토 레지스트 패턴(118a) 하부에는 제2 식각 보조 패턴(116a)이 형성되며, 제2 포토 레지스트 패턴(118a)이 오픈된 영역에는 제2 식각 보조 패턴(114)이 노출된다.Referring to FIG. 1J, the development process may be continued to remove the second etching assistant layer 116 (see FIG. 1I) that is in contact with the exposed second photoresist layer 118 (see FIG. 1H). Pattern 116a is formed. That is, the region of the second etching auxiliary layer 116 (see FIG. 1I) that is in contact with the exposed second photoresist layer 118 (see FIG. 1H) may be free of acid such as hydrogen ions (H + ) in the above-described process. This is a diffused region, in which the developing process for the photoresist film can be removed together. As a result, a second etching assistant pattern 116a is formed under the second photoresist pattern 118a, and the second etching assistant pattern 114 is exposed in a region where the second photoresist pattern 118a is open.

도 1k를 참조하면, 계속하여 현상 공정을 실시하여, 노출된 제2 식각 보조 패턴(116a) 및 제2 영역(B)에서 잔류하며 노출되는 제2 보조막(116; 도 1i 참조)이 제거된다. 이로써, 제1 반사 방지막(108) 상의 제1 영역(A)에는 노출된 제1 포토 레지스트 패턴(110a) 사이에 제2 포토 레지스트 패턴(118a) 및 제2 식각 보조 패턴(116)이 형성된다. 또한, 제1 반사 방지막(108) 상의 제2 영역(B)에는 제1 포토 레지스트 패턴(110a)이 노출된다.Referring to FIG. 1K, a development process is continued to remove the exposed second etching auxiliary pattern 116a and the second auxiliary layer 116 remaining in the second region B (see FIG. 1I). . As a result, the second photoresist pattern 118a and the second etching assistant pattern 116 are formed between the exposed first photoresist pattern 110a in the first region A on the first antireflection film 108. In addition, the first photoresist pattern 110a is exposed in the second region B on the first anti-reflection film 108.

도 1l을 참조하면, 제1 포토 레지스트 패턴(110a), 제2 포토 레지스트 패턴(118a) 및 제2 식각 보조 패턴(116)을 이용한 식각 공정으로 제1 반사 방지막(108; 도 1k 참조)과 하드 마스크막(106; 도 1k 참조)을 식각하여 제1 반사 방지막 패턴(108a) 및 하드 마스크 패턴(106a)을 형성한다. 이후에, 제1 포토 레지스트 패턴(110a), 제2 포토 레지스트 패턴(118a) 및 제2 식각 보조 패턴(116)은 제거된다. 이로써, 식각 대상막(104) 상에는 제1 반사 방지막 패턴(108a) 및 하드 마스크 패턴(106a)을 포함하는 식각 마스크 패턴이 형성된다.Referring to FIG. 1L, the first anti-reflection film 108 (refer to FIG. 1K) and the hard layer may be hardened by an etching process using the first photoresist pattern 110a, the second photoresist pattern 118a, and the second etching assistant pattern 116. The mask layer 106 (see FIG. 1K) is etched to form the first anti-reflection film pattern 108a and the hard mask pattern 106a. Thereafter, the first photoresist pattern 110a, the second photoresist pattern 118a, and the second etching assistant pattern 116 are removed. As a result, an etching mask pattern including the first anti-reflection film pattern 108a and the hard mask pattern 106a is formed on the etching target layer 104.

도 1m을 참조하면, 제1 반사 방지막 패턴(108a) 및 하드 마스크 패턴(106a) 을 이용한 식각 공정으로 식각 대상막(104; 도 1l 참조)을 패터닝하여 목표 패턴(104a)을 형성한다. 이렇게 형성된 목표 패턴(104a)은 제1 포토 레지스트 패턴(110a)보다 두 배의 피치를 갖는 미세한 패턴이다.Referring to FIG. 1M, the etching target layer 104 (see FIG. 1L) is patterned by an etching process using the first anti-reflection film pattern 108a and the hard mask pattern 106a to form a target pattern 104a. The target pattern 104a thus formed is a fine pattern having a pitch twice that of the first photoresist pattern 110a.

도 1a 내지 도 1m은 본 발명의 일실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1M are cross-sectional views of a device for explaining a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 식각 대상막102 semiconductor substrate 104 etching target film

106 : 하드 마스크막 108 : 제1 반사 방지막106: hard mask film 108: first antireflection film

110 : 제1 포토 레지스트막 110a : 제1 포토 레지스트 패턴110: first photoresist film 110a: first photoresist pattern

112 : 제1 식각 보조막 114 : 제1 식각 보조 패턴112: first etching auxiliary layer 114: first etching auxiliary pattern

116 : 제2 식각 보조막 116a : 제2 식각 보조 패턴116: second etching auxiliary layer 116a: second etching auxiliary pattern

118 : 제 포토 레지스트막 118a : 제2 포토 레지스트 패턴118th photoresist film 118a second photoresist pattern

Claims (18)

식각 대상막 상에 제1 포토 레지스트 패턴이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a first photoresist pattern formed on an etching target layer; 상기 제1 포토 레지스트 패턴을 포함한 상기 반도체 기판상에 제1 식각 보조막을 형성하는 단계;Forming a first etching auxiliary layer on the semiconductor substrate including the first photoresist pattern; 상기 제1 포토레지스트 패턴과 맞닿은 부분의 상기 제1 식각 보조막을 제1 식각 보조 패턴으로 형성하는 단계;Forming the first etching auxiliary layer in a portion in contact with the first photoresist pattern as a first etching auxiliary pattern; 잔류하는 상기 제1 식각 보조막을 제거하는 단계;Removing the remaining first etching auxiliary layer; 상기 제1 식각 보조 패턴을 포함한 상기 반도체 기판상에 제2 식각 보조막을 형성하는 단계;Forming a second etching auxiliary layer on the semiconductor substrate including the first etching auxiliary pattern; 상기 제2 식각 보조막 상에 포토 레지스트막을 형성하는 단계;Forming a photoresist film on the second etching auxiliary layer; 상기 포토 레지스트막 및 상기 제2 식각 보조막을 패터닝하여 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하는 단계; 및Patterning the photoresist layer and the second etching auxiliary layer to form a second photoresist pattern and a second etching auxiliary pattern; And 상기 제2 포토 레지스트 패턴이 오픈된 영역의 상기 제2 식각 보조막 및 상기 제1 식각 보조 패턴은 제거되는 단계를 포함하는 반도체 소자의 패턴 형성 방법.And removing the second etch auxiliary layer and the first etch auxiliary pattern in a region in which the second photoresist pattern is open. 제1 영역 및 제1 영역보다 넓은 폭 또는 피치의 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a first region and a second region in which a pattern having a width or pitch wider than that of the first region is formed; 상기 반도체 기판상에 식각 대상막과 제1 포토 레지스트 패턴을 형성하는 단계;Forming an etching target layer and a first photoresist pattern on the semiconductor substrate; 상기 제1 포토레지스트 패턴을 포함한 상기 반도체 기판상에 제1 식각 보조막을 형성하는 단계;Forming a first etching auxiliary layer on the semiconductor substrate including the first photoresist pattern; 상기 제1 포토 레지스트 패턴과 맞닿은 부분의 상기 제1 식각 보조막을 제1 식각 보조 패턴으로 형성하는 단계;Forming the first etching auxiliary layer in a portion in contact with the first photoresist pattern as a first etching auxiliary pattern; 잔류하는 상기 제1 식각 보조막을 제거하는 단계;Removing the remaining first etching auxiliary layer; 상기 제1 식각 보조 패턴을 포함한 상기 반도체 기판상에 제2 식각 보조막을 형성하는 단계;Forming a second etching auxiliary layer on the semiconductor substrate including the first etching auxiliary pattern; 상기 제2 식각 보조막 상에 포토 레지스트막을 형성하는 단계;Forming a photoresist film on the second etching auxiliary layer; 상기 제1 영역의 상기 포토 레지스트막 및 상기 제2 식각 보조막을 패터닝하여 각각 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하며, 상기 제1 영역에서 상기 제2 포토 레지스트 패턴이 오픈된 영역 및 상기 제2 영역의 상기 제2 식각 보조막 및 상기 제1 식각 보조 패턴을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.Patterning the photoresist layer and the second etch auxiliary layer in the first region to form a second photoresist pattern and a second etch assist pattern, respectively, wherein the second photoresist pattern is opened in the first region; and And removing the second etching assistant layer and the first etching assistant pattern of the second region. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 보조막은 상기 제1 포토 레지스트 패턴에 포함된 프로 톤(proton)과 가교 반응하여 경화될 수 있는 물질막을 포함하는 반도체 소자의 패턴 형성 방법.The method of claim 1, wherein the first etching auxiliary layer includes a material layer which may be cured by crosslinking with a proton included in the first photoresist pattern. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 보조막은 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)막을 포함하는 반도체 소자의 패턴 형성 방법.The method of claim 1, wherein the first etching auxiliary layer includes a resolution enhancement lithography assisted by chemical shrink (RELACS) layer. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 제1 식각 보조 패턴은 상기 반도체 기판에 대해 베이킹 공정을 실시하여 형성하는 반도체 소자의 패턴 형성 방법.The first etching assistant pattern is a pattern forming method of a semiconductor device is formed by performing a baking process for the semiconductor substrate. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 보조 패턴은 상기 포토 레지스트막에 대한 현상 공정시 함께 제거되는 반도체 소자의 패턴 형성 방법.The first etching auxiliary pattern is a pattern forming method of a semiconductor device which is removed together during the development process for the photoresist film. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 보조 패턴은 상기 제1 식각 보조막과 식각 선택비가 다른 반도체 소자의 패턴 형성 방법.The method of claim 1, wherein the first etching assistant pattern has an etching selectivity different from that of the first etching auxiliary layer. 제1항에 있어서,The method of claim 1, 상기 제1 식각 보조 패턴의 두께는 상기 제1 포토 레지스트 패턴의 폭과 동일한 반도체 소자의 패턴 형성 방법.The method of claim 1, wherein the thickness of the first etching assistant pattern is the same as the width of the first photoresist pattern. 제2항에 있어서,The method of claim 2, 상기 제1 식각 보조 패턴의 두께는 상기 제1 영역의 상기 제1 포토 레지스트 패턴의 폭과 동일한 반도체 소자의 패턴 형성 방법.The method of claim 1, wherein a thickness of the first etching assistant pattern is the same as a width of the first photoresist pattern of the first region. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 잔류하는 상기 제1 식각 보조막은 DI 워터로 제거하는 반도체 소자의 패턴 형성 방법.And removing the remaining first etching auxiliary layer with DI water. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 보조막은 상기 포토 레지스트막과 함께 현상 가능한 반사 방지막(developer soluble BARC)을 포함하는 반도체 소자의 패턴 형성 방법.The second etching auxiliary layer may include a developer soluble BARC that is developable together with the photoresist layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 보조막은 산(acid)이 확산된 영역이 현상액에 의해 제거될 수 있는 반도체 소자의 패턴 형성 방법.The second etching auxiliary layer is a pattern forming method of a semiconductor device in which an acid diffusion region can be removed by a developer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 보조막을 제거하는 식각 공정 중에 노출되는 상기 제1 식각 보조 패턴은 상기 제2 식각 보조막과 함께 제거될 수 있는 반도체 소자의 패턴 형성 방법.The first etching assistant pattern exposed during the etching process of removing the second etching auxiliary layer may be removed together with the second etching auxiliary layer. 제1항 또는 제2항에 있어서, 상기 제2 포토 레지스트 패턴 및 제2 식각 보조 패턴을 형성하는 단계는,3. The method of claim 1, wherein the forming of the second photoresist pattern and the second etching assistant pattern comprises: 상기 포토 레지스트막에 대해 노광 공정을 실시하는 단계;Performing an exposure process on the photoresist film; 상기 포토 레지스트막에서 노광된 영역에 형성된 산(acid)은, 상기 포토 레지스트막의 노광된 영역과 맞닿은 상기 제2 식각 보조막의 영역으로 확산되는 단 계; 및An acid formed in an exposed area of the photoresist film may be diffused into an area of the second etching auxiliary film that is in contact with the exposed area of the photoresist film; And 상기 포토 레지스트막의 노광된 영역을 제거하여 상기 제2 포토 레지스트 패턴을 형성하도록 현상 공정을 실시하되, 산(acid)이 확산된 상기 제2 식각 보조막 영역이 함께 식각되어 상기 제2 식각 보조 패턴이 형성되는 단계를 포함하는 반도체 소자의 패턴 형성 방법.The development process may be performed to remove the exposed region of the photoresist layer to form the second photoresist pattern, wherein the second etching auxiliary layer region in which acid is diffused is etched together to form the second etching assistant pattern. Pattern forming method of a semiconductor device comprising the step of forming. 제14항에 있어서,The method of claim 14, 상기 노광 공정을 실시한 후에 상기 산(acid)을 활성화시키는 단계를 더욱 포함하는 반도체 소자의 패턴 형성 방법.And activating the acid after performing the exposure process. 제14항에 있어서,The method of claim 14, 상기 노광 공정을 실시한 후에 상기 반도체 기판에 대해 PEB(Post Bake) 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 패턴 형성 방법.And performing a post bake (PEB) process on the semiconductor substrate after performing the exposure process. 제1항에 있어서,The method of claim 1, 상기 제2 포토 레지스트 패턴 및 상기 제2 식각 보조 패턴은 상기 제1 포토 레지스트 패턴 사이에 형성되는 반도체 소자의 패턴 형성 방법.The second photoresist pattern and the second etch assist pattern may be formed between the first photoresist pattern. 제2항에 있어서,The method of claim 2, 상기 제2 포토 레지스트 패턴 및 상기 제2 식각 보조 패턴은 상기 제1 영역의 상기 제1 포토 레지스트 패턴 사이에 형성되는 반도체 소자의 패턴 형성 방법.The second photoresist pattern and the second etch assist pattern are formed between the first photoresist pattern of the first region.
KR1020080091986A 2008-09-19 2008-09-19 Method of forming a pattern of a semi conductor KR100976664B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080091986A KR100976664B1 (en) 2008-09-19 2008-09-19 Method of forming a pattern of a semi conductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080091986A KR100976664B1 (en) 2008-09-19 2008-09-19 Method of forming a pattern of a semi conductor

Publications (2)

Publication Number Publication Date
KR20100033029A KR20100033029A (en) 2010-03-29
KR100976664B1 true KR100976664B1 (en) 2010-08-18

Family

ID=42182057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080091986A KR100976664B1 (en) 2008-09-19 2008-09-19 Method of forming a pattern of a semi conductor

Country Status (1)

Country Link
KR (1) KR100976664B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784062B1 (en) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 Method for forming micro pattern in semiconductor device
KR20080015378A (en) * 2006-08-14 2008-02-19 삼성전자주식회사 Fabricating method of a semiconductor integrated circuit device
KR100816210B1 (en) 2006-08-24 2008-03-21 동부일렉트로닉스 주식회사 Method of fabricating semiconductor devices
KR100858877B1 (en) 2007-08-13 2008-09-17 주식회사 하이닉스반도체 Method for fabricating semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784062B1 (en) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 Method for forming micro pattern in semiconductor device
KR20080015378A (en) * 2006-08-14 2008-02-19 삼성전자주식회사 Fabricating method of a semiconductor integrated circuit device
KR100816210B1 (en) 2006-08-24 2008-03-21 동부일렉트로닉스 주식회사 Method of fabricating semiconductor devices
KR100858877B1 (en) 2007-08-13 2008-09-17 주식회사 하이닉스반도체 Method for fabricating semiconductor device

Also Published As

Publication number Publication date
KR20100033029A (en) 2010-03-29

Similar Documents

Publication Publication Date Title
KR100822622B1 (en) Method of forming a micro pattern in a semiconductor device
US8110340B2 (en) Method of forming a pattern of a semiconductor device
US8835324B2 (en) Method for forming contact holes
KR20090070474A (en) Method for a micro pattern in a semiconductor device
JP2009164546A (en) Method of forming semiconductor element pattern
KR100965011B1 (en) Method of forming a micro pattern in a semiconductor device
US7078348B1 (en) Dual layer patterning scheme to make dual damascene
CN101335184B (en) Method for forming fine pattern in semiconductor device
KR100843899B1 (en) Method for manufacturing of semiconductor device
KR100796509B1 (en) Method of manufacturing semiconductor device
KR100976664B1 (en) Method of forming a pattern of a semi conductor
KR101001483B1 (en) Method of forming a pattern of a semi conductor
JP2011238795A (en) Pattern forming method
KR20110077484A (en) Method of forming fine pattern for semicondutor device
US8940641B1 (en) Methods for fabricating integrated circuits with improved patterning schemes
KR101080908B1 (en) Method of forming micro patterns in semiconductor device
KR101002456B1 (en) Method of forming patterns for semiconductor device
KR100972674B1 (en) Method of forming patterns in semiconductor device
KR101094488B1 (en) Method of forming a pattern of a semi conductor
KR20090100079A (en) Method for forming a pattern of semiconductor device
KR20090019144A (en) Method of forming micro pattern for semiconductor device
KR100913000B1 (en) Method of forming a micro pattern in a semiconductor device
KR20080060549A (en) Method of forming a trench in semiconductor device
KR100257770B1 (en) Method for forming fine conduction film of semiconductor device
KR20110108712A (en) Method for fabricating contact hole in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee