KR100816210B1 - Method of fabricating semiconductor devices - Google Patents
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Abstract
공정 기판에 패터닝 대상층 및 패터닝 보조층을 형성하는 단계, 보조층 위에 포토레지스트 패턴을 형성하는 단계, 보조층 적어도 일부 두께에 대한 이방성 식각을 실시하여 보조층 제1 패턴을 형성하는 단계, 보조층 제1 패턴이 형성된 기판에 산화나 질화 등 표면 변성을 실시하여 변성막으로 덮인 보조층 제2 패턴을 형성하는 단계, 변성막에 대한 이방성 식각을 실시하여 보조층 제2 패턴의 상단이 노출되고 보조층 제2 패턴 측벽에 변성막 패턴을 형성하는 단계, 변성막 패턴이 있는 상태로 보조층에 대한 이방성 식각을 실시하는 단계를 구비하여 이루어지는 반도체 장치 패턴 형성 방법이 개시된다. Forming a patterning target layer and a patterning auxiliary layer on the process substrate, forming a photoresist pattern on the auxiliary layer, performing anisotropic etching on at least a part of the thickness of the auxiliary layer to form the auxiliary layer first pattern, and the auxiliary layer agent 1, forming a second pattern covered with a modified film by performing surface modification such as oxidation or nitride on the substrate on which the pattern is formed, and performing anisotropic etching on the modified film to expose an upper end of the second pattern of the auxiliary layer and A method of forming a semiconductor device pattern comprising forming a modified film pattern on a sidewall of a second pattern, and performing anisotropic etching on an auxiliary layer while the modified film pattern is present.
본 발명에 따르면 보조막 패턴의 형성과 보조막 패턴 표면의 변성 및 변성막, 보조막, 패터닝 대상막 사이의 식각 선택비를 이용하여 현재의 포토리소그래피 공정으로 가능한 선폭보다 훨씨 작은 선폭의 물질 패턴을 형성할 수 있어 소자 고집적화를 이룰 수 있다.According to the present invention, a material pattern having a line width that is much smaller than the line width that is possible by the current photolithography process is formed by using the formation of the auxiliary layer pattern, the modification of the surface of the auxiliary layer pattern and the etching selectivity between the modified layer, the auxiliary layer, and the patterning layer. It can be formed to achieve high device integration.
Description
도1 내지 도8은 본 발명의 일 실시예에 따른 방법의 각 단계를 나타내는 공정 단면도들이다.1 through 8 are process cross-sectional views illustrating each step of the method according to an embodiment of the present invention.
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치를 형성함에 있어서, 기판에 미소 선폭의 패턴을 형성하는 방법에 관한 것이다.BACKGROUND OF THE
반도체 장치의 소자 고집적화는 주로 포토리소그래피 기술의 이용과 개선을 통해 이루어지고 있다. 포토리소그래피 기술은 일반적으로 널리 알려진 바와 같이 웨이퍼에 포토레지스트같은 감광성막을 입히고, 패턴 마스크를 통해 광선을 비추어 일정 형태의 포토레지스트 패턴을 형성하는 노광 공정과, 노광 공정에서 만들어진 포토레지스트 패턴을 식각 방지막으로 이용하여 식각을 실시함으로써 원하는 물질층에 패턴을 형성하는 화학적 에칭 공정 혹은 리소그래피 공정으로 이루어진다. Device high integration of semiconductor devices is mainly achieved through the use and improvement of photolithography technology. Photolithography technology is a photoresist, such as a photoresist on a wafer as is widely known, and the exposure process to form a photoresist pattern of a certain shape by shining a light through a pattern mask, and the photoresist pattern produced in the exposure process as an etching prevention film The etching is performed using a chemical etching process or a lithography process for forming a pattern on a desired material layer.
포토리소그래피 기술의 노광 공정에서 소자 고집적화를 위해서 가령, 노광 공정을 진행할 때 광원으로 파장이 짧아 해상도를 높일 수 있는 자외선, 원자외선이 사용되고 있다. 이런 파장이 짧은 광선을 발생시키고 이용하기 위해서 광원 전구에 들어가는 가스의 종류로 불화 아르곤(ArF), 불화 크립톤(KrF), 불소(F2) 등이 사용되고 있다. 한편, 포토레지스트도 해상도를 높일 수 있는 종류를 사용하고 있다.For high integration of devices in the exposure process of the photolithography technique, for example, ultraviolet rays and far-ultraviolet rays, which have a short wavelength as a light source and can increase resolution, are used during the exposure process. Argon fluoride (ArF), krypton fluoride (KrF), fluorine (F 2 ), and the like are used as a kind of gas entering a light source bulb to generate and use light having a short wavelength. On the other hand, the photoresist also uses the kind which can raise the resolution.
그러나, 기존의 노광 방법은 렌즈의 수차나 광선의 파장에 따른 분해능 같은 광학적인 한계를 가지고 있으며, 포토레지스트도 감광성을 유지하면서 분해능을 높일 수 있는 물질적인 한계가 있는 것으로 알려지고 있다. 따라서, 기존의 포토리소그래피 기술을 이용하여 50 나노 미터 폭의 패턴을 형성하는 것도 현재 매우 어려운 작업으로 알려져 있다. However, the conventional exposure method has optical limitations such as resolution according to lens aberration and wavelength of light, and photoresists are known to have material limitations to increase resolution while maintaining photosensitivity. Thus, forming a 50 nanometer wide pattern using existing photolithography techniques is currently known to be a very difficult task.
본 발명은 상술한 종래의 반도체 장치 제조 공정에서 미세 패턴 형성의 어려움을 완화시켜 줄 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method of forming a semiconductor device that can alleviate the difficulty of forming a fine pattern in the above-described conventional semiconductor device manufacturing process.
본 발명은 종래의 포토리소그래피 기술로 형성하는 미세 패턴의 절반 이하의 미세 패턴을 형성할 수 있도록 하는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a semiconductor device which enables the formation of fine patterns of less than half of fine patterns formed by conventional photolithography techniques.
본 발명은 특히, 기존의 포토리소그래피 기술로 형성하는 것보다 선폭을 절반 이하로 줄여 폴리 실리콘 미세 패턴을 형성할 수 있도록 하는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.In particular, it is an object of the present invention to provide a method for forming a semiconductor device in which a polysilicon fine pattern can be formed by reducing the line width to half or less than the conventional photolithography technique.
상기 목적을 달성하기 위한 본 발명의 방법은, 공정 기판에 패터닝 대상층 및 패터닝 보조층을 형성하는 단계, 보조층 위에 포토레지스트 패턴을 형성하는 단계, 보조층 적어도 일부 두께에 대한 이방성 식각을 실시하여 보조층 제1 패턴을 형성하는 단계, 보조층 제1 패턴이 형성된 기판에 산화나 질화 등 표면 변성을 실시하여 변성막으로 덮인 보조층 제2 패턴을 형성하는 단계, 변성막에 대한 이방성 식각을 실시하여 보조층 제2 패턴의 상단이 노출되고 보조층 제2 패턴 측벽에 변성막 패턴을 형성하는 단계, 변성막 패턴이 있는 상태로 보조층에 대한 이방성 식각을 실시하는 단계를 구비하여 이루어진다.The method of the present invention for achieving the above object, the step of forming a patterning target layer and a patterning auxiliary layer on the process substrate, forming a photoresist pattern on the auxiliary layer, by performing anisotropic etching for at least a part thickness of the auxiliary layer Forming a layer first pattern, performing surface modification such as oxidation or nitriding on the substrate on which the auxiliary layer first pattern is formed, to form an auxiliary layer second pattern covered with the modified film, and performing anisotropic etching on the modified film And forming a modified film pattern on the sidewalls of the auxiliary layer second pattern and exposing the top of the second pattern of the auxiliary layer, and performing anisotropic etching on the auxiliary layer in a state where the modified film pattern is present.
본 발명에서 보조층 적어도 일부 두께에 대한 이방성 식각을 실시하는 단계로부터 변성막 패턴을 식각 마스크로 기판에 대한 이방성 식각을 실시하는 단계는 보조층의 잔여 두께를 이용하여 두번 되풀이되어 이루어질 수 있다. In the present invention, the anisotropic etching of the substrate using the modified layer pattern as an etching mask from the anisotropic etching of at least a portion of the auxiliary layer may be repeated twice using the remaining thickness of the auxiliary layer.
가령, 변성막 패턴이 있는 상태로 보조층에 대한 이방성 식각을 하여 보조층 제3 패턴을 형성하고, 제3 패턴에 대한 표면 변성을 통해 보조층 제4 패턴 및 새로운 변성막을 형성하고, 변성막에 대한 이방성 식각으로 제4 패턴 상단을 드러내고, 제4 패턴에 대한 식각 제거로 새로운 변성막 패턴을 형성한 뒤 이를 식각마스크로 패터닝 대상층을 식각하여 대상층 패턴을 형성하는 단계가 더 이루어질 수 있다.For example, anisotropic etching of the auxiliary layer in the state of the modified film pattern is performed to form the auxiliary layer third pattern, and the auxiliary layer fourth pattern and the new modified film are formed on the modified film by surface modification. The method may further include forming an object layer pattern by exposing an upper portion of the fourth pattern by anisotropic etching, forming a new modified layer pattern by removing the etching on the fourth pattern, and etching the patterned object layer with an etching mask.
본 발명에서 패터닝 보조층으로는 폴리실리콘막이 통상 사용될 수 있고, 변성막은 실리콘 산화막이나 실리콘 질화막일 수 있다. 패터닝 대상층은 유전체 역할을 하는 실리콘 질화막, 실리콘 산화막이나 도선의 역할을 하는 금속 기타 물질층 일 수 있다. In the present invention, a polysilicon film may be generally used as the patterning auxiliary layer, and the modified film may be a silicon oxide film or a silicon nitride film. The patterning target layer may be a silicon nitride film serving as a dielectric, a silicon oxide film, or a metal or other material layer serving as a conductive wire.
본 발명에서 이방성 식각으로는 식각 효율을 높일 수 있는 활성이온식각(reactive ion etching; 이하 RIE와 혼용함)In the present invention, as anisotropic etching, active ion etching (hereinafter, referred to as RIE) may increase etching efficiency.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도1은 실리콘 반도체 기판(1)에 실리콘 질화막으로 이루어진 절연층(10)과 폴리실리콘층(20) 및 포토레지스트 패턴(30)이 차례로 적층된 상태를 도시한다. 폴리실리콘층은 화학기상증착(CVD)로 주로 형성되고, 포토레지스트막은 스핀 코팅으로 형성될 수 있다. 이하 폴리실리콘층은 패터닝 보조막으로 실리콘 산화막 절연층은 패터닝 대상층으로 보고 본 발명의 공정을 진행할 수 있다. 포토레지스트 패턴은 포토레지스트막에 대한 마스크 노광 및 현상을 통해 형성된다.FIG. 1 shows a state in which an
도2는 포토레지스트 패턴(30)을 식각 마스크로 폴리실리콘층(20)을 일부 두께 식각하여 폴리실리콘층 제1 패턴(21)을 형성한 상태를 나타낸다. 식각은 RIE를 이용하여 이루어질 수 있고, 기타 다른 형태의 비등방성 식각이 이루어질 수 있다.FIG. 2 illustrates a state in which the polysilicon layer
도3을 참조하면, 도2에서 포토레지스트 패턴이 스트립핑이나 애싱을 통해 제거되고, 폴리실리콘층 제1 패턴(21)이 형성된 기판에 대한 표면 산화가 일정 두께로 이루어져 제1 패턴은 내부의 변화되지 않고 폴리실리콘층으로 남은 제2 패턴(211)과 제2 패턴을 감싸는 실리콘 산화막(220)으로 나뉘어진다. 이때, 기판 산화 공정은 수증기 분위기의 습식 열산화 방식으로 이루어질 수 있다. 산화막은 산화에 제공된 원래의 폴리실리콘막 두께보다 두껍게 형성될 수 있다. Referring to FIG. 3, the photoresist pattern is removed by stripping or ashing in FIG. 2, and the surface oxidation of the substrate on which the polysilicon layer
도4를 참조하면, 별도의 식각 마스크 없이 기판의 실리콘 산화막(220)에 대한 이방성 식각이 진행된다. 식각은 제2 패턴(211)의 상단이 드러날 정도로 이루어지며, 이 식각을 통해 제2 패턴의 양 측벽에는 스페이서 형태로 산화막 제1패턴(221)이 제2 패턴(211)에 접한 상태로 형성된다. Referring to FIG. 4, anisotropic etching of the
도5를 참조하면, 도4의 상태에서 노출된 제2 패턴(211) 및 산화막 제1패턴(221) 사이의 잔류 폴리실리콘층(20)에 대한 식각이 이루어진다. 식각과정에서는 패터닝 대상층인 실리콘 질화막(10)이 드러날 때까지 폴리실리콘층에 대한 식각을 실시한다. 폴리실리콘 제3 패턴(23)이 형성된다. Referring to FIG. 5, etching of the
도6을 참조하면, 실리콘 산화막 제1패턴(221)에 대한 식각이 실시된다. 식각은 불산을 이용하여 습식으로 이루어지거나, 이방성 RIE 식각 형태로 이루어질 수 있다. 산화막 제1 패턴(221)이 제거되면 도5의 단계에서 산화막 제1 패턴에 의해 보호된 폴리실리콘층 제3 패턴(23)이 남게 된다. 그리고, 제3 패턴(23)에 대한 표면 산화가 다시 실시된다. 산화는 습식 분위기에서 이루어질 수 있고, 측벽 및 상부에 산화막(240)이 덮인 폴리실리콘층 제4 패턴(231)이 형성된다.Referring to FIG. 6, etching of the silicon oxide
도7을 참조하면 도6의 상태에서 도4의 단계에서와 같은 산화막(240)에 대한 이방성 식각이 이루어진다. 결과, 폴리실리콘층 제4 패턴(231) 상부가 드러나고, 제4 패턴(231)의 측벽에는 스페이서와 같은 형태로 산화막 제2 패턴(241)이 형성된다. 이어서 제4 패턴(231)에 대한 식각이 이루어진다. 식각은 이방성 식각이나, 등방성 습식 식각으로 이루어질 수 있다. 따라서, 도7과 같이 산화막 제2 패턴(241)이 남겨진다. 산화막 제2 패턴 아래에는 패터닝 대상막인 실리콘 질화막(10)이 있 다.Referring to FIG. 7, in the state of FIG. 6, anisotropic etching is performed on the
도8을 참조하면 산화막 제2 패턴을 식각 마스크로 대상막인 실리콘 질화막을 식각한다. 그 결과, 대상막 패턴(15)이 형성된다. 산화막 제2 패턴이 선택적 식각을 통해 제거되면 하부 기판(1) 위에 대상막 패턴(15)이 형성된 공정 기판을 얻을 수 있다.Referring to FIG. 8, the silicon nitride layer serving as the target layer is etched using the oxide layer second pattern as an etching mask. As a result, the
이상의 실시예에서는 폴리실리콘 패턴의 표면을 산화하여 산화막 패턴을 형성하는 작업이 중복되어 실시됨으로서 포토레지스트 패턴의 폭보다 4배 정도 작은 선폭의 대상막 패턴을 형성할 수 있으며, 대상막 선폭은 폴리실리콘 패턴에 대한 산화의 정도에 따라 조절될 수 있다.In the above embodiment, the operation of oxidizing the surface of the polysilicon pattern to form an oxide film pattern is repeated, thereby forming a target film pattern having a line width that is about four times smaller than the width of the photoresist pattern, and the target film line width is polysilicon. It can be adjusted according to the degree of oxidation to the pattern.
한편, 도5의 단계에서 추가로 제3 패턴에 대한 표면 산화가 이루어지지 않고, 폴리실리콘층 제3 패턴을 식각 마스크로 하부의 대상막 패턴을 식각하는 단계가 이루어질 수도 있다. 이 경우에도 포토레지스트 패턴보다 작은 가령, 1/2 선폭의 대상막 패턴이 얻어질 수 있다. Meanwhile, in the step of FIG. 5, additional surface oxidation may not be performed on the third pattern, and the lower object layer pattern may be etched using the polysilicon layer third pattern as an etch mask. Also in this case, an object film pattern of, for example, 1/2 line width smaller than the photoresist pattern can be obtained.
본 발명에서는 보조막 패턴의 형성과 보조막 패턴 표면의 변성 및 변성막, 보조막, 패터닝 대상막 사이의 식각 선택비를 이용하여 현재의 포토리소그래피 공정으로 가능한 선폭보다 훨씨 작은 선폭의 물질 패턴을 형성할 수 있으므로 소자 고집적화에 이용될 수 있다.In the present invention, a material pattern having a line width that is much smaller than the line width possible by the current photolithography process is formed by using the formation of the auxiliary layer pattern, the modification of the surface of the auxiliary layer pattern, and the etching selectivity between the modified layer, the auxiliary layer, and the patterning layer. It can be used for device high integration.
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| KR20060110706A (en) * | 2005-04-21 | 2006-10-25 | 삼성전자주식회사 | Method for fabricating small pitch patterns by using double spacers |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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