KR20080015378A - Fabricating method of a semiconductor integrated circuit device - Google Patents

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KR20080015378A
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mask layer
sacrificial
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KR1020070081965A
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이민호
마이클 엠. 쿠루스
배상길
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삼성전자주식회사
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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers

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Abstract

A method for manufacturing a semiconductor integrated circuit device are provided to prevent an unnecessary pattern from being formed on an etching target layer by reducing the generation of a side robe on a photoresist pattern. A mask layer is formed on an etching target layer(110). A photolithography process using an exposing mask is performed to pattern the mask layer. A sacrificial mask layer(130) is formed on the first mask pattern and the etching target layer. A bake process is performed on the first mask pattern and the sacrificial mask layer. Parts of the sacrificial mask layer and the first mask pattern are removed to form a second mask pattern(122). A separation distance between respective patterns of the second mask pattern is more extended than the first mask pattern. The mask layer is a hydrophobic photoresist. The sacrificial mask layer is a hydrophilic photoresist.

Description

반도체 집적 회로 장치의 제조 방법{Fabricating method of a semiconductor integrated circuit device}Fabrication method of a semiconductor integrated circuit device

본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성을 향상시키기 위한 반도체 집적 회로 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly, to a method for manufacturing a semiconductor integrated circuit device for improving reliability.

반도체 제조 공정에 있어서 식각 공정은 큰 비중을 차지하고 있으며, 최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 미세 패턴을 형성하기 위해 사진 식각(photolithography) 공정 기술이 널리 사용되고 있다.In the semiconductor manufacturing process, the etching process occupies a large proportion, and as the integration of semiconductor devices is recently increased, photolithography process technology is widely used to form fine patterns of semiconductor devices.

이와 같은 사진 식각 공정은 마스크 패턴, 예를 들어 포토레지스트 패턴 등을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 피식각대상막에 식각 공정을 수행한다.The photolithography process forms a mask pattern, for example, a photoresist pattern, and performs an etching process on the object to be etched using the photoresist pattern as an etching mask.

포토레지스트 패턴 등을 형성할 때, 동일한 노광 마스크를 사용하더라도 빛의 양을 조절하면 다양한 감광막 패턴 임계치수(Develop Inspection Critical Demension; DICD)를 얻을 수 있다. 즉, 다양한 감광막 패턴 임계치수를 갖는 포토레지스트 패턴을 형성할 수 있다. When forming the photoresist pattern, even if the same exposure mask is used, by controlling the amount of light, various photoresist pattern critical dimensions (DICD) can be obtained. That is, photoresist patterns having various photoresist pattern critical dimensions can be formed.

그런데, 보다 큰 감광막 패턴 임계치수를 얻기 위해 노광 에너지를 증가할 경우, 포토레지스트 패턴 상에 원하지 않는 패턴인 사이드 로브(sidelobe)가 발생할 수 있다. 포토레지스트 상에 형성된 사이드 로브는 후속 공정을 진행하는 동안 피식각대상막에 원하지 않는 패턴이 형성될 수 있다. 즉, 반도체 소자의 신뢰성이 감소할 수 있다.However, when the exposure energy is increased to obtain a larger photoresist pattern threshold, sidelobes, which are undesirable patterns, may occur on the photoresist pattern. Side lobes formed on the photoresist may form unwanted patterns on the object to be etched during subsequent processing. That is, the reliability of the semiconductor device can be reduced.

본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.An object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device with improved reliability.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Problems to be solved by the present invention are not limited to the above-mentioned problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 피식각대상막 상에 마스크층을 형성하고, 노광 마스크를 사용한 사진 식각 공정을 진행하여 상기 마스크층을 패터닝하고, 상기 제1 마스크 패턴 및 상기 피식각대상막 상에 희생 마스크층을 형성하고, 상기 제1 마스크 패턴 및 상기 희생 마스크층을 베이크 공정을 진행하고, 상기 희생 마스크층 및 상기 제1 마스크 패턴의 일부를 제거하여 상기 제1 마스크 패턴 보다 각 패턴 간 이격 거리가 확장된 제2 마스크 패턴을 형성하는 것을 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor integrated circuit device, forming a mask layer on an object to be etched, and performing a photolithography process using an exposure mask to pattern the mask layer. Forming a sacrificial mask layer on the first mask pattern and the etch target layer, baking the first mask pattern and the sacrificial mask layer, and a part of the sacrificial mask layer and the first mask pattern The method may further include forming a second mask pattern in which a separation distance between the patterns is extended from the first mask pattern.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 따른 반도체 집적 회로 장치에 의하면, 동일한 노광 마스크를 사용하여 보다 확장된 패턴 간 이격 거리를 형성할 수 있다. 또한, 포토레지스트 패턴 상에 사이드 로브의 발생이 감소하여 피식각대상막에 원치 않는 패 턴이 발생하는 것을 막을 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.According to the semiconductor integrated circuit device according to example embodiments of the inventive concepts, a larger distance between patterns may be formed using the same exposure mask. In addition, the occurrence of side lobes on the photoresist pattern may be reduced, thereby preventing unwanted patterns from occurring on the etched film. Therefore, the reliability of the semiconductor integrated circuit device can be improved.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.Advantages and features of the present invention, and methods of achieving the same will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and the present embodiments merely make the disclosure of the present invention complete, and are common in the art to which the present invention pertains. It is provided to fully inform the knowledge of the scope of the invention. That is, the invention is only defined by the scope of the claims. Thus, in some embodiments, well known process steps, well known structures and well known techniques are not described in detail in order to avoid obscuring the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, including and / or comprising includes the presence or addition of one or more other components, steps, operations and / or elements other than the components, steps, operations and / or elements mentioned. Use in the sense that does not exclude. And ″ and / or ″ include each and all combinations of one or more of the items mentioned.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단 면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.In addition, the embodiments described herein will be described with reference to stages and / or schematics, which are ideal illustrations of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. In addition, each component in each drawing shown in the present invention may be shown to be somewhat enlarged or reduced in view of the convenience of description. Like reference numerals refer to like elements throughout.

이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. Hereinafter, a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 6. 1 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 2 to 6 are cross-sectional views of intermediate structures for explaining a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 피식각대상막(110) 상에 마스크층(120a)을 형성한다(S10).1 and 2, a mask layer 120a is formed on the object layer 110 to be etched (S10).

피식각대상막(110)은 패터닝 하고자 하는 물질막으로써, 최종적으로 패터닝하고자 하는 막일 수도 있고, 또 다른 마스크, 예를 들어 하드 마스크일 수도 있다. 피식각대상막(110)은 예를 들어, 실리콘 기판(silicon substrate) 또는 웨이퍼 등이거나, 폴리 실리콘(poly silicon), 금속 실리사이드(metal silicide) 또는 금속(metal) 등을 포함하는 도전막(conductive layer)일 수 있다. 또한, 실리콘 산화막(silicon oxide: SiO2), 실리콘 질화막(silicon nitride: Si3N4), 실리콘 산질화 막(silicon oxy-nitride: SixOyNz) 또는 기타 절연막일 수 있다.The object to be etched 110 is a material film to be patterned, and may be a film to be finally patterned or may be another mask, for example, a hard mask. The object to be etched 110 may be, for example, a silicon substrate or a wafer, or a conductive layer including poly silicon, a metal silicide, a metal, or the like. May be). In addition, the silicon oxide layer may be a silicon oxide layer (SiO 2 ), a silicon nitride layer (Si 3 N 4 ), a silicon oxy-nitride layer (SixOyNz), or other insulating layer.

마스크층(120a)은 피식각대상막(110) 상에 형성하며, 예를 들어 스핀 코팅(spin coating) 등의 방법을 이용하여 형성할 수 있다. 마스크층(120a)은 포토레지스트층일 수 있다. 구체적으로, 포토레지스트층은 양성 포토레지스트와 같은 소수성(hydrophobic) 포토레지스트로 형성되거나, 음성 포토레지스트와 같은 친수성(hydrophilic) 포토레지스트로 형성할 수 있다.The mask layer 120a may be formed on the target layer 110 to be etched, for example, by using a spin coating method or the like. The mask layer 120a may be a photoresist layer. Specifically, the photoresist layer may be formed of a hydrophobic photoresist such as a positive photoresist, or may be formed of a hydrophilic photoresist such as a negative photoresist.

또한, 포토레지스트층에는 피식각대상막(110)에 전사하고자하는 패턴 크기에 적합한 분해능을 가진 포토레지스트를 사용할 수 있다. 예를 들어, 금속 콘택 패턴과 같이 100nm 이상 크기의 패턴을 형성하고자 할 경우에는 KrF(248nm) 포토레지스트를 사용할 수 있으며, 100nm 이하 크기의 스토리지 노드가 형성될 개구 패턴, 리세스 트렌치 패턴 또는 배선 패턴 등을 형성하고자 할 경우에는 ArF(193nm) 포토레지스트, F2(158nm) 포토레지스트 등을 사용할 수 있다. In addition, a photoresist having a resolution suitable for the pattern size to be transferred to the etching target film 110 may be used as the photoresist layer. For example, when a pattern having a size of 100 nm or more is formed, such as a metal contact pattern, KrF (248 nm) photoresist may be used, and an opening pattern, a recess trench pattern, or a wiring pattern in which a storage node having a size of 100 nm or less is formed. In the case of forming such a material, an ArF (193 nm) photoresist, an F 2 (158 nm) photoresist, or the like may be used.

이 때, 포토레지스트층 및 피식각대상막 사이에 반사 방지막(미도시)을 더 형성하여 포토레지스트층 및 피식각대상막의 경계에서 일어날 수 있는 반사 현상을 방지할 수 있다. 반사 방지막은 유기 또는 무기 반사 방지막 중에 임의로 선택하여 사용할 수 있다. 예를 들어, 유기 반사 방지막(Anti Reflective Coating; ARC) 등으로 형성할 수 있으나, 이에 한정되는 것은 아님은 물론이다.In this case, an anti-reflection film (not shown) may be further formed between the photoresist layer and the object to be etched to prevent reflection that may occur at the boundary between the photoresist layer and the object to be etched. The antireflection film can be arbitrarily selected from among organic or inorganic antireflection films. For example, it may be formed of an anti-reflective coating (ARC) or the like, but is not limited thereto.

이어서, 도 1 및 도 3을 참조하면, 제1 마스크 패턴(120)을 형성한다(S20). 이 때, 제1 마스크 패턴(120)의 패턴 간 이격 거리(W)는 최종적으로 형성하려는 제 2 마스크 패턴의 패턴 간 이격 거리(T) 보다 좁게 형성한다.1 and 3, the first mask pattern 120 is formed (S20). In this case, the spacing distance W between the patterns of the first mask pattern 120 is formed to be smaller than the spacing distance T between the patterns of the second mask pattern to be finally formed.

구체적으로, 제1 마스크 패턴(120)은 마스크층(120a) 상에 사진 식각 공정을 진행하여 형성할 수 있다. 이 때, 사진 식각 공정의 노광 공정을 수행함에 있어서, 마스크층(120a)을 노광하는 노광에너지는 원하는 패턴 간 이격 거리(T)을 형성하기 위해 필요한 노광 에너지의 약 90%로 줄인다.In detail, the first mask pattern 120 may be formed by performing a photolithography process on the mask layer 120a. At this time, in performing the exposure process of the photolithography process, the exposure energy for exposing the mask layer 120a is reduced to about 90% of the exposure energy required to form the desired distance between the patterns (T).

감소된 노광 에너지로 마스크층(120a)을 노광한 후, 현상 공정을 수행하면 제1 마스크 패턴(120) 상에 사이드 로브(sidelobe)가 발생하는 것을 막을 수 있다. 따라서, 후속 공정을 진행하는 동안 피식각대상막(110)에 원하지 않는 패턴이 형성될 염려가 줄어드므로, 결과적으로 반도체 집적 회로 장치의 신뢰도가 향상될 수 있다.After exposing the mask layer 120a with the reduced exposure energy, a development process may prevent side lobes from being generated on the first mask pattern 120. Therefore, the possibility of forming an unwanted pattern on the object to be etched 110 is reduced during the subsequent process, and as a result, the reliability of the semiconductor integrated circuit device can be improved.

제1 마스크 패턴(120)의 표면에는 약 6%의 산(acid)이 잔류할 수 있다. 구체적으로 설명하면, 포토레지스트층이 노광되면 수소 이온(H+)이 발생하는데, 현상 공정을 거치더라도 수소 이온이 완전히 제거되지 못하여 제1 마스크 패턴(120)의 표면에 산(acid)의 형태로 존재할 수 있다. About 6% of acid may remain on the surface of the first mask pattern 120. In detail, when the photoresist layer is exposed, hydrogen ions (H + ) are generated. However, even after the development process, the hydrogen ions are not completely removed. May exist.

이어서, 도 1 및 도 4를 참조하면, 제1 마스크 패턴(120) 및 피식각대상막(110) 상에 희생 마스크층(130)을 형성한다(S30).1 and 4, the sacrificial mask layer 130 is formed on the first mask pattern 120 and the etching target layer 110 (S30).

희생 마스크층(130)은 예를 들어, 스핀 코팅(spin coating) 등의 방법으로 형성할 수 있다. 희생 마스크층(130)은 포토레지스트층일 수 있다. 구체적으로, 포토레지스트층은 양성 포토레지스트와 같은 소수성(hydrophobic) 포토레지스트로 형 성하거나, 음성 포토레지스트와 같은 친수성(hydrophilic) 포토레지스트로 형성할 수 있다. The sacrificial mask layer 130 may be formed by, for example, spin coating. The sacrificial mask layer 130 may be a photoresist layer. Specifically, the photoresist layer may be formed of a hydrophobic photoresist, such as a positive photoresist, or may be formed of a hydrophilic photoresist, such as a negative photoresist.

이 때, 희생 마스크층(130)은 마스크층(도 2의 120a 참조)과 서로 다른 성질의 포토레지스트를 사용한다. 예를 들어, 마스크층(120a)을 소수성인 양성 포토레지스트로 형성한 경우 희생 마스크층(130)은 친수성인 음성 포토레지스트로 형성할 수 있다. 마스크층(120a) 및 희생 마스크층(130)을 동일한 성질, 예를 들어 마스크층(120a) 및 희생 마스크층(130) 모두를 소수성의 포토레지스트로 형성할 경우, 하나의 용매제에 의해 마스크층(120a) 및 희생 마스크층(130)이 동시에 용해될 수 있기 때문이다. 따라서, 희생 마스크층(130)은 예를 들어, 알코올을 포함하는(alcohol-based) 용매제 타입으로 친수성(hydrophilic)을 띄는 포토레지스트일 수 있다.In this case, the sacrificial mask layer 130 uses a photoresist having a different property from that of the mask layer (see 120a of FIG. 2). For example, when the mask layer 120a is formed of a hydrophobic positive photoresist, the sacrificial mask layer 130 may be formed of a hydrophilic negative photoresist. When the mask layer 120a and the sacrificial mask layer 130 are formed of the same property, for example, both the mask layer 120a and the sacrificial mask layer 130 are made of hydrophobic photoresist, the mask layer is formed by one solvent. This is because the 120a and the sacrificial mask layer 130 may be dissolved at the same time. Thus, the sacrificial mask layer 130 may be, for example, a photoresist that is hydrophilic in alcohol-based solvent type.

희생 마스크층(130)을 제1 마스크 패턴(120) 상에 형성하면, 상술한 제1 마스크 패턴(120)의 표면에 남아있던 산(acid)이 활성화(activated)된다. 즉, 제1 마스크 패턴(120)의 표면이 희생 마스크층(130)에 의해 활성화된다고 할 수 있다. 활성화된 제1 마스크 패턴(120)의 표면은 후술할 베이크 공정을 통해 현상이 가능한 확장 영역을 형성한다.When the sacrificial mask layer 130 is formed on the first mask pattern 120, an acid remaining on the surface of the first mask pattern 120 described above is activated. That is, it may be said that the surface of the first mask pattern 120 is activated by the sacrificial mask layer 130. The surface of the activated first mask pattern 120 forms an extended area that can be developed through a bake process, which will be described later.

이어서, 도 1 및 도 5를 참조하면, 제1 마스크 패턴(120) 및 희생 마스크층(130)을 베이크(bake)한다(S40).Subsequently, referring to FIGS. 1 and 5, the first mask pattern 120 and the sacrificial mask layer 130 are baked (S40).

베이크 공정에 의해, 제1 마스크 패턴(120)은 확장 영역(121)과 잔여 영역(122)으로 구분된다. By the baking process, the first mask pattern 120 is divided into the extended region 121 and the remaining region 122.

확장 영역(121)은 후술할 제2 마스크 패턴을 형성할 때 희생 마스크층(130)과 함께 제거되는 영역이다. 구체적으로 설명하면, 베이크 공정 동안 희생 마스크층(130)은 제1 마스크 패턴(120) 표면의 활성화된 산과 치환 반응을 일으킨다. 치환 반응에 의해 제1 마스크 패턴(120)의 표면 및 그 주변부는 히드록시기(-OH) 말단을 포함하는 확장 영역(121)을 형성한다.The extended region 121 is a region that is removed together with the sacrificial mask layer 130 when forming the second mask pattern to be described later. Specifically, during the baking process, the sacrificial mask layer 130 causes a substitution reaction with the activated acid on the surface of the first mask pattern 120. By the substitution reaction, the surface of the first mask pattern 120 and the periphery thereof form an extended region 121 including a hydroxyl group (−OH) terminal.

즉, 확장 영역(121)은 후속 공정인 현상(develop) 공정에서 희생 마스크층(130)과 함께 제거되며, 제거되지 않고 남아있는 잔여 영역(122)은 후술할 제2 마스크 패턴을 형성하게 된다.That is, the extended region 121 is removed together with the sacrificial mask layer 130 in a development process, which is a subsequent process, and the remaining region 122 that is not removed forms a second mask pattern to be described later.

이어서, 도 1 및 도 6을 참조하면, 희생 마스크층(130) 및 확장 영역(121)을 제거하여 제2 마스크 패턴(122)을 형성한다(S50).1 and 6, the sacrificial mask layer 130 and the extension region 121 are removed to form the second mask pattern 122 (S50).

상술한 바와 같이 제1 마스크 패턴(120)의 확장 영역(121)은 히드록시기 말단을 포함하므로 용매제에 의해 현상이 가능하다. 따라서, 확장 영역(121)은 희생 마스크층(130)을 제거하는 용매제에 의해 희생 마스크층(130)과 함께 제거될 수 있다.As described above, since the extended region 121 of the first mask pattern 120 includes a hydroxyl group terminal, development may be performed by a solvent. Therefore, the extended region 121 may be removed together with the sacrificial mask layer 130 by a solvent for removing the sacrificial mask layer 130.

확장 영역(121)을 희생 마스크층(130)과 함께 제거하면, 제1 마스크 패턴(120)의 패턴 간 이격 거리(W) 보다 넓은 패턴 간 이격 거리(T)을 포함하는 제2 마스크 패턴(122)이 형성된다. 제2 마스크 패턴(122)은 감소된 노광 에너지를 사용하므로 원하는 패턴 간 이격 거리를 포함하되 제2 마스크 패턴(122) 상에 사이드 로브가 발생할 염려를 줄일 수 있는 장점이 있다.When the extension region 121 is removed together with the sacrificial mask layer 130, the second mask pattern 122 includes an inter-pattern spacing T that is wider than the inter-pattern spacing W of the first mask pattern 120. ) Is formed. Since the second mask pattern 122 uses the reduced exposure energy, the second mask pattern 122 may include a separation distance between the desired patterns, but may reduce the risk of side lobes occurring on the second mask pattern 122.

또한, 도면에 도시하지는 않았으나, 상기 제2 마스크 패턴(122)을 식각 마스 크로 하여 피식각대상막(110)을 식각하는 후속 공정을 진행할 수 있다. 상술한 바와 같이 제2 마스크 패턴(122) 상에 사이드 로브가 발생하는 것이 줄어드므로 식각 공정을 진행한 후, 피식각대상막(110)에 원치 않는 패턴이 발생할 염려도 줄일 수 있다. 이후의 반도체 집적 회로 장치의 제조 방법에 관한 공정은 반도체 기술분야의 통상의 지식을 가진 자에게 자명하므로 그 설명은 생략하기로 한다.Although not shown in the drawing, a subsequent process of etching the etching target layer 110 may be performed by using the second mask pattern 122 as an etching mask. As described above, since the generation of side lobes on the second mask pattern 122 is reduced, after the etching process, an unwanted pattern may be reduced on the target layer 110 to be etched. Since a process relating to a method for manufacturing a semiconductor integrated circuit device will be apparent to those skilled in the semiconductor art, the description thereof will be omitted.

본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 동일한 마스크를 사용하여 보다 넓은 패턴 간 이격 거리를 형성할 수 있으며, 원치 않는 패턴이 발생하는 것을 막을 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.According to the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, a larger distance between patterns can be formed using the same mask, and an unwanted pattern can be prevented from occurring. Therefore, the reliability of the semiconductor integrated circuit device can be improved.

이상 첨부된 도면을 참조하면 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.2 to 6 are cross-sectional views of intermediate structures for explaining a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

110: 피식각대상막 120a: 마스크층110: etching target film 120a: mask layer

120: 제1 마스크 패턴 121: 확장 영역120: first mask pattern 121: extended area

122: 잔여 영역 130: 희생 마스크층122: remaining region 130: sacrificial mask layer

Claims (8)

피식각대상막 상에 마스크층을 형성하고,Forming a mask layer on the object to be etched, 노광 마스크를 사용한 사진 식각 공정을 진행하여 상기 마스크층을 패터닝하고,Performing a photolithography process using an exposure mask to pattern the mask layer, 상기 제1 마스크 패턴 및 상기 피식각대상막 상에 희생 마스크층을 형성하고,Forming a sacrificial mask layer on the first mask pattern and the etching target layer; 상기 제1 마스크 패턴 및 상기 희생 마스크층을 베이크 공정을 진행하고,Baking the first mask pattern and the sacrificial mask layer; 상기 희생 마스크층 및 상기 제1 마스크 패턴의 일부를 제거하여 상기 제1 마스크 패턴 보다 각 패턴 간 이격 거리가 확장된 제2 마스크 패턴을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.And removing a portion of the sacrificial mask layer and the first mask pattern to form a second mask pattern in which a distance between the patterns is greater than that of the first mask pattern. 제 1 항에 있어서, The method of claim 1, 상기 제1 마스크 패턴을 형성하는 것은,Forming the first mask pattern, 상기 노광 마스크로 각 패턴간 제2 이격 거리를 갖는 제2 마스크 패턴을 형성하는데 필요한 노광 에너지의 90%를 상기 노광 마스크로 각 패턴간 제1 이격 거리를 갖는 제1 마스크 패턴을 형성하는 노광 에너지로 사용하는 것인 반도체 집적 회로 장치의 제조 방법.90% of the exposure energy required to form the second mask pattern having the second separation distance between the patterns with the exposure mask is the exposure energy for forming the first mask pattern having the first separation distance between the patterns with the exposure mask. The manufacturing method of the semiconductor integrated circuit device used. 제 1 항에 있어서, The method of claim 1, 상기 마스크층 및 상기 희생 마스크층은 다른 물질인 반도체 집적 회로 장치의 제조 방법.And the mask layer and the sacrificial mask layer are different materials. 제 1 항에 있어서,The method of claim 1, 상기 마스크층은 소수성 포토레지스트이고, 상기 희생 마스크층은 친수성 포토레지스트인 반도체 집적 회로 장치의 제조 방법.And said mask layer is a hydrophobic photoresist and said sacrificial mask layer is a hydrophilic photoresist. 제 1 항에 있어서,The method of claim 1, 상기 희생 마스크층은 알코올을 포함하는 용매제 타입인 반도체 집적 회로 장치의 제조 방법.And the sacrificial mask layer is a solvent type containing alcohol. 제 1 항에 있어서,The method of claim 1, 상기 베이크 공정을 진행한 후의 상기 제1 마스크 패턴은,The first mask pattern after the baking process, 상기 베이크 공정에서 상기 희생 마스크층과 반응하여 현상 가능한 상태로 전환된 영역인 확장 영역 및 상기 희생 마스크층과 반응하지 않은 잔여 영역을 포함하는 반도체 집적 회로 장치의 제조 방법.And an extended region which is a region which is converted into a developable state by reacting with the sacrificial mask layer in the baking process and a remaining region which does not react with the sacrificial mask layer. 제 6 항에 있어서,The method of claim 6, 상기 희생 마스크층과 같이 제거되는 상기 제1 마스크 패턴의 일부는 상기 확장 영역인 반도체 집적 회로 장치의 제조 방법.And a portion of the first mask pattern removed like the sacrificial mask layer is the extended region. 제 1 항에 있어서,The method of claim 1, 상기 제2 마스크 패턴을 형성한 후에,After forming the second mask pattern, 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 피식각대상막을 식각하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.And etching the etch target layer using the second mask pattern as an etch mask.
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KR100976664B1 (en) * 2008-09-19 2010-08-18 주식회사 하이닉스반도체 Method of forming a pattern of a semi conductor

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