KR100781048B1 - 반도체 소자의 층간 절연막 형성방법 - Google Patents

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Abstract

본 발명에서는 반도체 소자의 층간 절연막 형성방법에 관해 개시된다.
본 발명에 따른 층간 절연막 형성방법은 반도체 기판상에 일정한 간격을 갖는 다수의 패턴들을 형성하는 단계; 상기 패턴들을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 전면에 DHF 케미컬을 이용한 표면 처리로 상기 층간 절연막의 표면을 라운드 형태로 형성하는 단계; 및 상기 라운드 형태로 형성된 층간 절연막을 선택적으로 연마하여 평탄화하는 단계가 포함되어 구성되는 것을 특징으로 한다.
층간 절연막, CMP, DHF, USG, HDP

Description

반도체 소자의 층간 절연막 형성방법{METHOD FOR MANUFACTURING PRE METAL DIELECTRIC LAYER}
도 1a 내지 도 1b는 종래 기술에 의한 반도체 소자의 층간 절연막 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 층간 절연막 형성방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 층간 절연막 형성방법에 관해 개시된다.
일반적으로 반도체 소자는 기판 상에 다수의 층이 순차 적층되는 구조를 갖는데, 다층 구조에서 각 층간의 전기적인 절연 등을 위해 층간 절연막(PMD : Pre Metal Dielectric Layer)이 필요하다.
이러한 층간 절연막은 센츄라(centura) 장비를 사용하여 기판 상에 형성되며, 층간 절연막 형성 장비는 2∼4개의 챔버들로 구성되어 있고, 필요에 따라 웨이퍼 정렬 챔버를 더 포함하고 있다.
이와 같이 다수의 챔버로 구성된 층간 절연막 형성 장비가 반도체 기판 상에 층간 절연막을 증착하는 공정은 아래와 같다.
먼저, 반도체 기판을 첫 번째 챔버에 로딩시킨 후 반도체 기판에 소정 두께를 갖는 절연막을 증착시키는 공정을 수행한 다음 반도체 기판을 배출시키고, 이후 클리닝 공정을 수행하여 첫 번째 챔버에 잔존하는 증착용 가스를 제거한다.
이러한 과정을 장비 내의 챔버 수만큼 반복적으로 수행하여 다층의 절연막으로 이루어진 층간 절연막을 반도체 기판 상에 형성시킨다.
이때 증착 공정을 수행하고 클리닝된 챔버들의 내부에는 완전히 클리닝되지 않고 남은 가스, 예를 들면, TEOS, TEPO가 존재하며, 또한 각각의 챔버들은 일정 시간 동안 휴지 시간, 즉 공정을 수행하지 않는 시간을 갖게 된다.
이후, CMP 공정을 진행하여 층간 절연막을 평탄화시킴으로써, 층간 절연막 형성 공정을 완료한다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 층간 절연막 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 의한 반도체 소자의 층간 절연막 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 일정한 간격을 갖는 플래시 소자의 컨트롤 게이트(12)와 같은 패턴을 형성한다.
이어서, 상기 컨트롤 게이트(12)를 포함한 반도체 기판(11)의 전면에 층간 절연막(13)으로 사용되어지는 HDP 방식을 이용하여 USG막를 형성한다.
도 1b에 도시한 바와 같이, 상기 층간 절연막(13)의 전면에 CMP 공정을 실시 하여 평탄화 작업을 실시한다.
이때, 상기 HDP(High Density Plasma) 방식에 의해 형성된 USG막은 딥 앤드 식각(deep and etch) 방식으로 도포되는 특성으로 인하여 하부의 패턴에 따라 산(mount) 프로파일(profile)을 이루며, 이러한 구조는 CMP진행시 하부의 패터닝된 컨트롤 게이트(12)가 손상(화살표 A)을 입어 제품 수율 저하를 초래한다.
본 발명은 평탄화 공정시 하부에 형성된 패턴을 손상을 방지하여 제품의 수율을 향상시키도록 한 반도체 소자의 층간 절연막 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 층간 절연막 형성방법은 반도체 기판상에 일정한 간격을 갖는 다수의 패턴들을 형성하는 단계; 상기 패턴들을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 전면에 DHF 케미컬을 이용한 표면 처리로 상기 층간 절연막의 표면을 라운드 형태로 형성하는 단계; 및 상기 라운드 형태로 형성된 층간 절연막을 선택적으로 연마하여 평탄화하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 층간 절연막 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 층간 절연막 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101)상에 일정한 간격을 갖는 플래시 소자의 컨트롤 게이트(102)와 같은 패턴을 형성한다.
여기서, 상기 컨트롤 게이트(102)를 패턴의 한 예로 들어 설명하고 있지만, 트랜지스터의 게이트 전극, 이미지 센서의 게이트 전극 그리고 각종 금속배선을 등도 패턴의 한 예를 들 수 있다.
이어서, 상기 컨트롤 게이트(102)를 포함한 반도체 기판(101)의 전면에 층간 절연막(103)으로 사용되어지는 HDP 방식을 이용하여 USG막를 형성한다.
이때, 상기 HDP(High Density Plasma) 방식에 의해 형성된 USG막은 딥 앤드 식각(deep and etch) 방식으로 도포되는 특성으로 인하여 하부의 패턴에 따라 산(mount) 프로파일(profile)을 이룬다.
한편, 상기 층간 절연막(103)은 USG 이외에 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막, BPSG(Boron Phosphorus Silicate Glass) 중에서 어느 하나를 사용할 수 있다.
도 2b에 도시한 바와 같이, 상기 층간 절연막(103)의 전면에 DHF 케미컬(chemical)을 이용하여 표면 처리를 실시하여 상기 층간 절연막(102) 표면의 산(Mount) 프로파일을 라운드(round) 형태로 변화시킨다.
여기서, 상기 DHF 케미컬(chemical)을 이용하여 표면 처리는 30 ~ 60% HF 용액과 DI를 1:50 ~ 1:300으로 혼합하여 실시한다.
도 2c에 도시한 바와 같이, 상기 표면이 라운드된 층간 절연막(103)의 전면에 CMP 공정을 실시하여 평탄화 작업을 실시한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 층간 절연막 형성방법은 다음과 같은 효과가 있다.
즉, 라운드로 처리된 층간 절연막을 평탄화함으로써 평탄화 공정시에 하부 패턴의 어텍(attack)을 방지하여 제품의 수율을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판상에 일정한 간격을 갖는 다수의 패턴들을 형성하는 단계;
    상기 패턴들을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 전면에 DHF 케미컬을 이용한 표면 처리로 상기 층간 절연막의 표면을 라운드 형태로 형성하는 단계; 및
    상기 라운드 형태로 형성된 층간 절연막을 선택적으로 연마하여 평탄화하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  2. 제 1항에 있어서,
    상기 층간 절연막은 HDP 방식을 이용하여 USG막을 도포하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  3. 제 1항에 있어서,
    상기 DHF 케미컬을 이용한 층간 절연막의 표면 처리는 30~60% HF 용액과 DI를 1:0 ~ 1:300으로 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  4. 제 1항에 있어서,
    상기 층간 절연막은 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막, BPSG(Boron Phosphorus Silicate Glass) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
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* Cited by examiner, † Cited by third party
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KR19990061043A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 금속배선 형성방법

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* Cited by examiner, † Cited by third party
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KR19990061043A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 금속배선 형성방법

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